JP5695656B2 - 自己整列グラフェン・トランジスタ - Google Patents

Description

本発明はトランジスタに関し、さらに具体的には、グラフェン・チャネルを用いて形成された電界効果トランジスタに関する。

グラフェンは、蜂巣状結晶格子に密集され、ｓｐ２結合した炭素原子の１原子厚さの平板シートである。これは、炭素原子およびそれらの結合で作られた原子スケールの亀甲状網と見ることができる。

グラフェンは、その高速なキャリヤ移動性および超薄の単一原子体厚さによって、高速電子技術に対する大きな潜在性を有する。トランジスタの性能は、キャリヤの移動性に加えて、その端子に関連する寄生容量および抵抗にも依存する。これら寄生容量のデバイス性能への影響は、デバイス寸法の縮小に伴い特に重要になっている。ソース／ドレイン電極とゲート電極との間の寄生容量を最小化するためには、ソース電極／ドレイン電極の間に配置されたゲート電極がそれらとオーバーラップしないデバイス構造を維持する必要がある。しかしながら、このギャップ（ソース／ドレインとゲートとの間のゲート無しの領域）はアクセス抵抗を上昇させ、ドレイン−チャネル間、およびソース−チャネル間の全体的寄生抵抗に寄与する。従って、最も望ましいトランジスタ構造は、ゲート電極とソース／ドレイン電極とが、相互にオーバーラップせず最小のギャップで整列する自己整列デバイスである。

シリコン（Ｓｉ）ＭＯＳＦＥＴでは、通常、自己整列ＦＥＴは、ソース／ドレイン・コンタクトの形成の前に、ゲート・スタックを囲む酸化物の側壁を形成することによって実現される。しかしながら、この技法は、グラフェンの場合には、Ｓｉと炭素との間の材料処理要件の違いによってそのまま適用することはできない。現在のところ、かかる自己整列グラフェン・トランジスタを作製するスキームは知られていない。

本発明の態様は、以下に説明する添付の請求項によって定義される。

本発明の一つの実施形態によって、グラフェン電界効果トランジスタが開示される。本実施形態の電界効果トランジスタは、シード層、シード層の上に形成されたゲート酸化物、およびゲート酸化物上に形成されたゲート金属を包含するゲート・スタックを含む。また、本実施形態の電界効果トランジスタは、絶縁層、およびシード層と該絶縁層との間に設けられたグラフェン・シートも含む。

本発明の別の実施形態によって、グラフェン電界効果トランジスタを形成する方法が開示される。本方法は、絶縁層を用意するステップと、絶縁層上にグラフェン・シートを形成するステップと、グラフェン・シート上にシード層を形成するステップと、シード層の上にゲート誘電体層を形成するステップと、ゲート誘電体層の上面にゲートを形成するステップと、シード層、ゲート誘電体、およびゲートをスペーサ材料中にカプセル化してカプセル化ゲート・スタックを形成するステップと、グラフェン・シート上の、カプセル化ゲート・スタックの第一側にソース・コンタクトを形成するステップと、グラフェン・シート上の、カプセル化ゲート・スタックの第二側にドレイン・コンタクトを形成するステップと、を含む。

本発明の技法を介してさらなる特質および利点が実現される。本発明の他の実施形態および態様が本明細書に詳細に記載され、これらは、請求対象の発明の一部と見なされる。本発明の利点および特質をより良く理解するために、説明と図面とを参照する。

本発明と見なされる主題は、具体的に指摘され、本明細書に添付の請求項で明確に請求されている。本発明の前述および他の特質および利点は、添付の図面と併せ以下の詳細な説明によって明らかになろう。

本発明の一つの実施形態によって、ＦＥＴを形成する第一処理段階を示す。 シード層が加えられた後の図１の構造体を示す。 シード層上に酸化物層が形成された後の図２の構造体を示す。 酸化物層の上にゲートが形成された後の図３の構造体を示す。 シード層および酸化物層の、ゲートで覆われていない部分が除去された後の図４の構造体を示す。 ゲート、シード層、および酸化物層がスペーサ材料でカプセル化された後の図５の構造体を示す。 図６の構造体を三次元で示す。 スペーサ材料の一部が除去された後の図７の構造体を示す。 ソース・コンタクトおよびドレイン・コンタクトが加えられた後の図８の構造体を示す。

本発明の一つの実施形態は、自己整列、トップゲートのグラフェン電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）デバイスを対象とする。一つの実施形態において、ゲート電極は、いかなるリソグラフィ的整列手順も用いずに、ソース／ドレイン電極と整列する。具体的には、以下に説明するように、グラフェンの表面特性を利用し、ゲート電極の周りに側壁を形成し、しかして、異なった方法を介して、最新技術のＳｉ ＭＯＳＦＥＴで達成されたのと同様な自己整列を可能にする。

ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）酸化物は、純粋なグラフェン表面に直接に堆積できないことが知られている。ＡＬＤ処理を用いてグラフェン上に均一な酸化物層を形成するためには、まず、グラフェンの表面をある種のシード層で機能化または被覆しなければならない。本発明の諸実施形態は、この独特の能力を利用し、グラフェン上にＡＬＤ酸化物を表面の外形に応じて選択的に堆積する。さらに、自己整列のソース／ドレインおよびゲート端子を有するトップゲート・グラフェンＦＥＴを作製する方法が開示される。

一つの実施形態において、一般的には、ＡＬＤ酸化物と金属電極との層から成るトップ・ゲート・スタックが形成される。次いで、ゲート金属電極がエッチング・マスクとして使われ、酸化層およびシード層が除去される。これにより、ゲート・スタック下部域を除いた、純粋なグラフェン表面が得られる。その後のＡＬＤ処理において、グラフェンの残り部分には一切の酸化物が不在のまま、酸化物の薄層がゲート・スタック上に堆積される。最後に、ソースおよびドレイン・コンタクトが「純粋な」グラフェン領域に形成される。

このゲート・スタック上への第二の酸化物被覆は、ソース／ドレイン電極とゲート電極との間のスペーサとしての役割を果たすことを理解する。このスペーサは、最小限のゲート無し領域を生成する。

本発明の利点の一部には、以下に限らないが、自己整列ゲート生成による寄生抵抗および容量の最小化、およびこれによるデバイスの高周波性能の向上が含まれる。さらに、本明細書で開示する方法は、グラフェンの独特な表面特性を利用しており、製造性および量産性が高い。本方法は、リソグラフィ的整列処理に一切依存せず、ソース／ドレイン電極とゲート電極との整列を実現する。ｈｉｇｈ−ｋ ＡＬＤ酸化物は、ゲート誘電体として用いることができ、これにより究極的にナノ・スケール・グラフェンのＦＥＴが可能になる。

次いで図１を参照すると、本発明の一つの実施形態による、ＦＥＴの生産工程におけるある構造体の例が示されている。この構造体は、基板１０２を含む。基板１０２は、任意の材料で形成することができるが、一つの実施形態では、シリコンで形成される。基板１０２は、一部の実施形態では省略することができるが、グラフェンＦＥＴが他のエレメントとともに集積される場合には有用であり得ることを理解しておくべきである。

基板１０２の上面に絶縁層１０４が配置される。この絶縁層は、任意の電気絶縁性材料で形成することができる。一つの実施形態において、絶縁層１０４は酸化物で形成される。別の実施形態において、絶縁層１０４は、非ドープの炭化ケイ素（ＳｉＣ）材料で形成される。

グラフェン層１０６は、絶縁層１０４の上面に配置される。一つの実施形態によれば、グラフェン層１０６は、最終的には、ＦＥＴのソース、ドレイン、およびチャネルを形成することになる。トランジスタのスイッチング速度を上昇させるためには、チャネル長さおよび高さ（または深さ）の双方を最小にする必要がある。グラフェン・チャネルを利用することによって、最小（１原子の厚さ）のチャネル高さが得られる。本明細書で開示する自己整列を用いることによって、チャネル長さの低減に役立ち得る。

グラフェン層１０６は、絶縁層１０４の上に堆積することもできる。絶縁層１０４がＳｉＣで形成されている場合、グラフェン層１０６を該絶縁層上で直接に成長させることができる。一つの実施形態において、どのように形成するかを問わず、グラフェン層１０６を１原子だけの高さにすることができる。当然ながら、一部の実施形態において、グラフェン層１０６を、単層、２層、または数層のグラフェンで構成することもできよう。

グラフェン層１０６上に酸化物（ゲート酸化物層）を形成するためには、グラフェン層を機能化しなければならない。機能化とは、ＡＬＤによって酸化物をグラフェン層１０６の上面に堆積させることを可能にする処理をいうものとする。これを成し遂げることのできる一つのやり方は、直接的な物理気相堆積法によって、Ａｌの自然酸化により形成されたＡｌ_２Ｏ_３などの、シードの層を堆積することである。以下の説明において、かかる付加的な層はシード層というものとする。

図２に示されるように、シード層２０２が、グラフェン層１０６の上面に形成され、絶縁層１０４の少なくとも一部にも接着する。シード層２０２は、さまざまな仕方で形成することができる。例えば、シード層２０２は、グラフェン層１０６上に、ＮＯ_２を堆積するかまたはさまざまなポリマーをスピン・コーティングすることによって形成することができる。別の実施形態では、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって、グラフェン層１０６の上に金属を堆積し、次いでそれを酸化させることもできる。例えば、この金属をアルミニウム（Ａｌ）とすることができ、これは酸化されると、酸化アルミニウム（Ａｌ_２Ｏ_３）を形成する。

グラフェンの固有特性の故に、酸化物をグラフェン上に直接には形成できない。かかる制約はＡＬＤ堆積にも同様に当てはまる。そこで、シード層２０２が、酸化物（この場合、いわゆる「ゲート誘電体」）がグラフェン層１０６の上に形成されるのを可能にする。本明細書では、シード層２０２を加えるこの処理を、グラフェン層１０６を「機能化する」というものとする。当然ながら、グラフェン層１０６を機能化する他の方法を用いることもできる。

グラフェン層１０６が機能化された後、図３に示すように、酸化物層３０２が、シード層２０２の上に、グラフェン層１０６の少なくとも一部と重なるようにして形成される。一つの実施形態において、この酸化物層３０２はＡＬＤによって堆積される。酸化物層３０２は、ゲートの誘電体層を形成することができ、このために、この酸化層３０２を誘電体材料で形成することができる。一つの実施形態において、酸化物層３０２は、ｈｉｇｈ−ｋ 誘電体材料で形成することができる。酸化物層３０２には、１〜２０ｎｍ範囲の厚さを持たせることができる。当然ながら、この範囲は要求条件ではない。酸化物層３０２は、例えば、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）またはＡｌ_２Ｏ_３で形成することができる。

図４は、ゲート電極４０２が形成された後の図３の構造体を示す。一つの実施形態において、ゲート電極４０２は金属で形成することができる。一つの実施形態では、リソグラフィおよびリフトオフによって、金属がゲート電極４０２として堆積される。当然ながら、他のゲート形成方法を用いることも可能である。

図５は、酸化物層３０２およびシード層２０２の、ゲート電極４０２で覆われていない部分が除去された後の図４の構造体を示す。酸化物層３０２の残存部分はゲート誘電体５０２を形成し、その下側には薄層シード層の部分５０４がある。酸化物層は、エッチングで除去することができ、シード層は溶剤または薬液中で除去することができる。一つの実施形態において、薄層シード層の部分５０４は、ゲート電圧がゲート電極４０２に印加されたとき、グラフェン層１０６の動作に干渉しないほどに十分に薄い。

図６は、ゲート電極４０２、ゲート誘電体５０２、および薄層シード層の部分５０４（まとめてゲート・スタックという）の周りにゲート・スペーサ６０２が形成された後の図５の構造体を示す。ゲート・スタック上にスペーサ６０２を形成するために、再度ＡＬＤ処理が用いられ、ゲート・スタックを取り囲む薄い酸化物の層が堆積される。なお、基板上の他のあらゆる箇所からシード層が除去されているので、グラフェン層１０６の上に堆積された酸化物はない。すなわち、スペーサ６０２は、グラフェン層１０６には接着しない。このことにより、いかなるパターン設定またはエッチングも行う必要なく、後の工程でソースおよびドレイン・コンタクトを作製することが可能になる。しかして、チャネルの長さは、ゲート・スタックの長さによって規定される。ゲート・スタックとソースおよびドレインとの間の距離は、スペーサ６０２の厚さで規定される。

図７は、図６に示された構造体の三次元描写である。図７の目的上、スペーサ６０２は、ほぼゲート・スタックの領域だけに堆積されるように仮定されている。当然ながら、スペーサ６０２は、絶縁層１０４の他の部分にも同様に堆積され得よう。スペーサ６０２がグラフェン層１０６の表面に存在しないことに留意すべきである。上記で説明したように、ほとんどの物質はグラフェンには付着しない。グラフェン層１０６の露出された部分はソースおよびドレインを形成し、ゲート・スタックがこれらの位置を整列させる。こうして、ソースおよびドレインはゲートに自己整列される。

図８は、ゲート・スペーサの一部が除去され、ゲート電極４０２が露出された後の図７の構造体を示す。ゲート・スペーサ６０２を形成する酸化物は、例えばリソグラフィとエッチングとによって除去することができる。ゲート・スペーサ６０２が除去されて、ゲート電極４０２との電気接触が可能になる。

図９は、ゲート・スタックおよびグラフェン層１０６が電極材料で覆われた後の、図８の構造体を示す。この電極材料は、電極８０２、８０４、および８０６として示されている。電極８０２および８０４は、ＦＥＴのソースおよびドレイン・コンタクトを形成することができる。ゲート無しの領域（グラフェン層１０６のスペーサ６０２の下の部分として区画される）は極小の寸法である。これは、ＦＥＴが、その長さの大部分がゲートから成るチャネル長を有することを可能にする。すなわち、このチャネル長を低減させる限界は、必要な極小のゲート長さだけである。

図９に示されるように、グラフェン層１０６へのソースおよびドレイン（８０２／８０４）は、「純粋な」グラフェン層１０６の上に金属の薄層を堆積することによって作製される。酸化物と違って、金属電極は、グラフェンに付着するのに、シード層または機能化作用物質を必要としない。なお、酸化物スペーサ６０２は、ソース、ドレイン、およびゲート・コンタクトが電気的に短絡しないことを確実にする。最終構造は、ゲートが側壁でソース／ドレイン領域と分離された、自己整列、上面ゲートのグラフェンＦＥＴであり、この側壁の厚さは、いかなる最新技術のリソグラフィが実現可能な整列対処技術のものよりも小さい。

本明細書で使用する用語は、特定の実施形態を説明する目的のためだけのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形「ある（ａ、ａｎ）」、および「該（ｔｈｅ）」は、文脈上明確に別途に示されていなければ、複数形も同じように含むことを意図されている。さらに、本明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」もしくは「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、またはコンポーネント、あるいはこれらの複数の存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものでないことがさらに理解されよう。

添付の請求項中の全てのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションのエレメントの、対応する構造、材料、処置および同等物は、具体的に請求された他の請求エレメントと組み合わせて機能を遂行するための、一切の構造、材料または処置を包含することが意図されている。本発明の記述は、例示および説明目的で提示されたもので、網羅的であること、または本発明を開示した形態に限定することは意図されていない。当業者には、本発明の範囲および思想から逸脱することのない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態のため、本発明を理解できるようにするため、選択し説明したものである。

本明細書に描かれた流れ図は単なる一例である。本発明の思想から逸脱しない、本明細書に記載された図またはステップ（またはオペレーション）の多くの変形があり得る。例えば、これらのステップは異なった順序で実施することができ、また、ステップは追加し、削除し、または変更することができる。このような全ての変形は、請求対象の発明の一部と見なされる。

本発明の好適な実施形態を説明してきたが、現在のまたは将来の当業者は、添付の請求項の範囲に含まれる、さまざまな改良および増強を行うことができよう。これらの請求項は、前述で説明した本発明に対し、適正な保護を保持すると解釈すべきである。

Claims (15)

1. ゲート・スタックであって、シード層、前記シード層の上に形成されたゲート酸化物および前記ゲート酸化物の上に形成されたゲート金属を含む、前記ゲート・スタックと、
   絶縁層と、
   前記シード層と前記絶縁層との間に設けられたグラフェン・シートと、
   前記ゲート・スタックの上面および両側面に形成され、前記グラフェン・シート上に堆積されていない酸化物スペーサと、
   を含むグラフェン電界効果トランジスタ。
2. 前記グラフェン・シート上に形成され、前記酸化物スペーサによって前記ゲート・スタックから隔てられたソース・コンタクトと、
   前記グラフェン・シート上に形成され、前記酸化物スペーサによって前記ゲート・スタックから隔てられたドレイン・コンタクトと、
   をさらに含む、請求項１に記載のグラフェン電界効果トランジスタ。
3. 前記グラフェン・シートは前記絶縁層の上に堆積される、請求項１に記載のグラフェン電界効果トランジスタ。
4. 前記グラフェン・シートは前記絶縁層上で成長される、請求項１に記載のグラフェン電界効果トランジスタ。
5. 前記シード層は、ポリマーおよび酸化金属膜の一つを含む、請求項１に記載のグラフェン電界効果トランジスタ。
6. 前記ゲート酸化物は誘電体である、請求項１に記載のグラフェン電界効果トランジスタ。
7. 前記誘電体はｈｉｇｈ−ｋ誘電体である、請求項６に記載のグラフェン電界効果トランジスタ。
8. 前記酸化物スペーサは、前記ゲート金属の一部を露出させるため除去された部分を有する、請求項１に記載のグラフェン電界効果トランジスタ。
9. グラフェン電界効果トランジスタを形成する方法であって、
   絶縁層を用意するステップと、
   前記絶縁層上にグラフェン・シートを形成するステップと、
   前記グラフェン・シート上にシード層を形成するステップと、
   前記シード層の上にゲート誘電体層を形成するステップと、
   前記ゲート誘電体層の上面にゲートを形成するステップと、
   前記シード層、前記ゲート誘電体層および前記ゲートで構成されるゲート・スタックおよび前記グラフェン・シート上に酸化物のＡＬＤ堆積を行うことによって前記グラフェン・シートに付着しない酸化物スペーサを形成し、該酸化物スペーサ中に前記シード層、前記ゲート誘電体層、および前記ゲートをカプセル化してカプセル化ゲート・スタックを形成するステップと、
   前記グラフェン・シート上の、前記カプセル化ゲート・スタックの第一側にソース・コンタクトを形成するステップと、
   前記グラフェン・シート上の、前記カプセル化ゲート・スタックの第二側にドレイン・コンタクトを形成するステップと、
   を含む、方法。
10. 前記グラフェン・シートが前記絶縁層上で成長される、請求項９に記載の方法。
11. 前記シード層は前記グラフェン・シートを機能化させる、請求項９に記載の方法。
12. 前記シード層は、ポリマーおよび酸化金属膜の一つを含む、請求項９に記載の方法。
13. 前記ゲート誘電体層はｈｉｇｈ−ｋ誘電体材料で形成される、請求項９に記載の方法。
14. チャネルの長さは前記ゲートの長さおよび前記酸化物スペーサの厚さで規定される、請求項９に記載の方法。
15. 前記ソース・コンタクトは、前記酸化物スペーサによって前記ゲート・スタックから隔てられる、請求項９に記載の方法。

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