DE3628488A1 - Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellung - Google Patents
Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellungInfo
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Description
Die vorliegende Erfindung betrifft eine neue und verbesserte
Isolationsstruktur für MOS-Bauelemente und das Verfahren
ihrer Herstellung.
Allgemeiner gesagt betrifft die Erfindung die Herstellung
von bipolaren und unipolaren Halbleiterbauelementen der
MOS-Art (Metall-Oxid-Halbleiter), ob sie linear integrierte
Schaltkreise oder digital integrierte Schaltkreise von
kleinem (SSI), mittlerem (MSI), großem (LSI) oder sehr
großem (VLSI) Integrationsgrad sind. Um die Beschreibung
einfacher zu gestalten, ist beabsichtigt, obwohl sie sich
im allgemeinen auf MOS-Bauelemente oder -verfahren des N-
Kanal-Typs (NMOS) bezieht, die verschiedenen bekannten MOS-
Technologien, d. h. P-Kanal (PMOS), komplementär (CMOS) und
Variationen davon, natürlich miteinzubeziehen.
Moderne Herstellungsverfahhren für Halbleiterbauelemente der
MOS-Art, die oft kurz "MOS-Verfahren" genannt werden, verwenden
spezielle Herstellungstechniken, die zur Verbesserung
der Geometrie des beanspruchten Profils der Oberfläche
der Bauelemente und zum Erlauben eines immer größeren Integrationsgrades
entwickelt worden sind. Ein Hauptzweck solcher
Techniken ist die Vermeidung (oder die Glättung) von
scharfen Kanten in der Siliciumoxidschicht, die zum Bestimmen
der Bereiche verwendet wird, worin die aktiven und
passiven Komponenten des Bauelementes gebildet werden und
welche Ecken Punkte von großer Brüchigkeit der darüberliegenden
Metallisierungsschicht usw. mit sich bringen.
Beispiele solcher Techniken, die eine weit gestreute Anwendung
gewunden haben, sind gut bekannte Verfahren: LOCOS,
entwickelt von Philips, und Planox, entwickelt von SGS,
die, obwohl sie einige Punkte gemeinsam haben, insbesondere
in ihrem Abweichen von herkömmlichen Planarverfahren,
sicherlich unterschiedlich voneinander sind.
Während in dem LOCOS-Verfahren die dicke Oxidschicht, die
zum Isolieren benachbarter aktiver und passiver Komponenten
verwendet wird, in dem Substrat durch einen vorhergehenden
isotopischen Angriff von Silicium "begraben" wird, zum
Bilden der Gräben, die daraufhin mit Siliciumoxid gefüllt
werden, wird in dem Planox-Verfahren die Isolationsstruktur,
d. h. das dicke (Feld-)Oxid von dem Substrat innerhalb
vorbestimmter Bereiche in solch einer Art gezüchtet, daß es
für mindestens die Hälfte seiner Dicke in das Substrat
wächst.
Solche Verfahren sind in der Literatur breit beschrieben
und eine Beschreibung davon findet sich in dem Buch von H.
Lilen "Principles et applications des CI/MOS" Editions
Radio Paris, 1972, von Seite 61 bis Seite 65.
Insbesondere das Planoxverfahren ist in den Publikationen
von F. Morandi - IEDM Techn. Dig. Session 18, Oktober 1969
und von T. C. Wu - W. T. Stacy und K. N. Ritz - Journal of Electrochemical
Society, 130, 1563 (1983) offenbart.
Eine entscheidende Stufe des Planox-Verfahrens ist die
Bildung des Feldoxids, d. h. der dielektrische Struktur,
die die verschiedenen aktiven und passiven Elemente, die
das MOS-Bauelement bilden, isoliert.
Solch eine Struktur wird gebildet durch Züchten einer
Schicht von Oxid einer geeigneter Dicke, im allgemeinen
ungefähr 5000 bis 15000 Å auf Bereichen des Einkristallsiliciumsubstrats,
die durch Entfernen der Maskierungsschicht
aus Siliciumnitrid von den gewünschten Bereichen
mit photolithographischen Techniken bestimmt sind. Die
verbleibende Nitridschicht schützt die Bereiche wirksam vor
Oxidation, wo später die aktiven und passiven Elemente der
integrierten Schaltung gebildet werden.
Die Stufen, die beim Züchten des Oxids der Isolationsstruktur
gebildet werden, sind niedriger, weil das Züchten der
dicken Oxidschicht auf den unbedeckten Bereichen für ungefähr
die Hälfte ihrer Dicke unterhalb der ursprünglichen
Oberfläche des Siliciums fortschreitet, was dazu führt, daß
ungefähr die Hälfte ihrer Dicke "begraben" ist.
Natürlich sind wegen der Art, auf die das Feldoxid gebildet
wird, seine seitlichen Kanten nicht vertikal, sondern entscheidend
zusammengesackt. D. h., während das Oxidationsverfahren
von Siilicium in den unmaskierten Bereichen hauptsächlich
ein Diffusionsprozeß ist, neigt die Oxidation dazu,
zwar bei einer schnell weiter abnehmenden Geschwindigkeit,
ebenfalls unmittelbar unterhalb der Maskierungsnitridschicht
fortzuschreiten, obwohl letztere undurchdringlich
für Dampf und Sauerstoff ist, d. h. hinter die geometrischen
Begrenzungen der Kanten der Schicht selbst.
Deswegen zeigt das zu dicke (Feld)-Oxid, das mit dem Planoxverfahren
erhalten wird, im Querschnitt ein charakteristisches
Spitzzulaufen der Kanten, welches im Hinblick
auf seine Form oft mit dem Namen Planox "Nase" ("Beak")
bezeichnet wird.
Das teilweise "Begraben" der Isolationsstruktur, d. h. des
dicken (Feld)-Oxids und das Zusammensacken seiner Kanten
erzeugt eine Morphologie, die gekennzeichnet ist durch
kleine und wenig steile Stufen, die die Herstellung von
Schichten von polykristallinem Silicium und von
nachfolgender Metallisierung und/oder Isolationsschichten
sehr erleichtern.
Nichtdestoweniger muß der Betrag des Zusammensackens oder
die Länge der Planox-Nase sorgfältig begrenzt werden, weil
sie, obwohl die Kapazität und die Übergangsdurchbruchspannung
oder BV xj Kennwerte verbessert werden, bemerkenswerte
geometrische Probleme verursacht, insoweit sie die
benachbarten aktiven Bereiche vermindert und von da an eine
Begrenzung der Verminderung der Leitungsbreite mitgibt,
Probleme die stark gefühlt werden beim Verfolgen des immer
weiter anwachsenden Integrationsgrades und deswegen der
Verkleinerung. Es gibt weiterhin eine ganze Reihe von
Kollektor-Effekten, die dem Fachmann gut bekannt sind, im
Hinblick auf die die Struktur und Gestaltung der Feldoxidschicht
in MOS-Bauelementen so sein sollte, daß die folgenden
Erfordernisse erfüllt sind.
a) Bestimmen einer Schwellwertspannung des parasitären
Feldeffekttransistors, der in Verbindung mit solch einem
Oxid gebildet wird durch Verbinden von Streifen von
polykristallinem Silicium oder von Metall von ausreichend
hoher Ordnung, damit solch ein parasitärer
Transistor nicht leitet, wenn auf dem "Gate" die Arbeitsspannung
des Bauelementes angelegt wird.
b) Bestimmen einer Lawinendurchbruchsspannung des Übergangs,
der sicherlich höher ist als die maximale Betriebsspannung
des Bauelementes,
c) Verhindern des "Durchgriffs" ("Reach-through") oder der
V PT Erscheinung, d. h. Verhindern, daß der Verarmungsbereich
eines umgekehrt vorgespannten Überganges sich so
weit erstreckt, daß er den Verarmungsbereich eines
anderen nicht verknüpften Überganges erreicht, der auf
Masse gehalten wird.
d) Bestimmen einer niedrigeren Übergangskapazität entlang
der Kante des Bereichs.
e) Bestimmen von Stufen so klein und so wenig steil wie
möglich und
f) Erfordern des Bereichs so klein wie möglich.
Das herkömmliche Planoxverfahren erlaubt nicht die Dicke
der Feldoxidschicht unter einen gewissen Minimalgrenzwert
(ungefähr 5000 Å) zu vermindern, obwohl es bestimmte Vorteile
im Hinblick auf andere Techniken anbietet. In der Tat
bringt eine übermäßige Verminderung der Dicke der Feldoxidschicht
eine nicht annehmbare niedrigere Schwellwertspannung
des parasitären Transistors mit sich, bis man die
Dotierung von Silicium in dem Bereich direkt unterhalb der
dicken Oxidschicht erhöht, um eine hohe Schwellwertspannung
selbst mit einer verminderten Dicke der Oxidschicht zu erhalten.
Die Verstärkung der Siliciumdotierung in solch
einem Bereich würde ebenfalls die Verbesserung der Immunitätskennwerte
zu "Durchgreif"-Effekten entlang den Verarmungsbereichen
von nicht verbundenen Übergängen begünstigen,
aber eine solche vergrößerte Dotierung verschlechtert
entscheidend die Kennwerte der Lawinendurchbruchsspannung
des Überganges und der Kapazität des Überganges entlang der
Kante des Bereiches, der bereits negativ durch die Notwendigkeit
des Enthaltens der Länge der Planox-Nase beeinflußt
wird. Wie beobachtet werden kann, ist die Optimierung der
Struktur und der Anordnung der Feldoxidschicht in den bekannten
MOS-Verfahren extrem kritisch und wird schwer behindert
durch eine Reihe von gegensätzlichen Erfordernissen,
die auf die beste Art zur gleichen Zeit nicht
erfüllbar sind.
Es ist deswegen eine Aufgabe der vorliegenden Erfindung
eine neue und verbesserte Isolationsstruktur anzugeben, die
in einfacheren Art erlaubt, die oben erwähnten verschiedenen
Erfordernisse zu erfüllen. Es ist eine weitere
Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren
für die Herstellung von MOS-Bauelementen anzugeben.
Diese und andere Aufgaben und daraus folgende Vorteile
werden durch das Halbleiterbauelemente der MOS-Art der
vorliegenden Erfindung erhalten, die eine Struktur zum
Isolieren der verschiedenen aktiven und passiven Elemente
des Bauelementes aufweist, die erhalten wird durch die
Züchtung von Siliciumoxid in Bereichen, die durch Maskierung
mit Siliciumnitrid auf der Oberfläche des Einkristallsiliciumsubstrats
erhalten werden. Das MOS-Bauelement der
Erfindung ist dadurch gekennzeichnet, daß die Isolationsstruktur
Anhänge in Form von Siliciumoxidkeilen aufweist,
die sich in einer im wesentlichen kontinuierlichen Art
entlang und von den Kanten des Oberflächenteiles der
Schicht (dickes oder Feldoxid) der Isolationsstruktur von
Siliciumoxid innerhalb des Substrates erstrecken für eine
Tiefe, die ausreicht, um Kontakt und Bildung eines Überganges
zwischen einem Bereich von Silicium direkt unterhalb
des Oberteils oder Oberflächenteils der Isolationsstruktur,
der ein Dotierungsniveau höher als das Dotierungsniveau der
Masse des Substrates hat, und der Siliciumbereiche zu verhindern,
die hoch mit einer Polarität entgegengesetzt zu
der des Substrates der Diffusion dotiert sind, die verwendet
werden, um die aktiven und passiven Elemente des
Bauelementes zu bilden.
Solche Anhänge oder Keile, die im wesentlichen senkrecht zu
der Ebene des Substrates sind, haben vorzugsweise eine
Dicke im Bereich zwischen 100 und 3000 Å, obwohl größere
Dicken gleichermaßen zufriedenstellend sein können, und
eine Tiefe oder Breite vorzugsweise im Bereich zwischen 0,5
und 2,5 µm. Sie erlauben, dielektrisch und vollständig die
verschiedenen dotierten Bereiche des Einkristallsiliciums des
Substrates zu trennen.
Insbesondere trennen in N-Kanal-Bauelementen (NMOS) solche
Keile effektiv dielektrisch die Bereiche des N⁺-Artsilicium
der Übergänge, das hoch mit Donatoratomen (As, P, Sb)
dotiert ist, von dem Bereich des Siliciums der P⁺-Art, das
anreichernd mit Akzeptoratomen (B, In) dotiert ist, das
unmittelbar unterhalb der Oberflächenschicht des Oxids der
Isolationsstruktur (dickes oder Feldoxid) vorhanden ist.
Die Trennung, die mittels solcher Keile erhalten wird,
erlaubt das Züchten einer viel dünneren Oberflächenschicht
der Isolationsstruktur (Feldoxidschicht) insoweit man frei
ist, die nachfolgenden Effekte der Erniedrigung der
Schwellwertspannung des parasitären Transistors durch geeignetes
Vergrößern der Verunreinigungskonzentration, d. h.
Vergrößern des Dotierungsniveaus des Silicium P⁺ Bereichs,
der direkt unter der Isolationsoxidschicht liegt, zu
kompensieren und somit eine hohe Schwellwertspannung zu
bewahren oder selbst zu vergrößern.
Auf der anderen Seite ist es möglich, die Konzentration des
P⁺-Bereiches unter der horizontalen Oxidschicht der Isolationsstruktur
zu vergrößern und somit einen hohen Schwellwert
zu sichern, ohne die Kennwerte der Lawinendurchbruchspannung
(BV xj ) und der Kapazität der Übergänge zu unterdrücken,
weil letztere von dem Bereich von P⁺-Silicium
durch einen isolierenden Keil von Oxid getrennt sind.
Insbesondere die BV xj der Übergänge ist hoch, weil die
jeweiligen Verarmungsbereiche sich in das Volumen des Substrates
für eine lange Entfernung erstrecken müssen, bevor
sie über die hohe Konzentration von Akzeptoratomen kommen,
die unter der Oberflächenoxidschicht der Isolationsstruktur
vorhanden sind. Ferner ergibt sich, daß die Übergänge praktisch
frei von dem Effekt der Verstärkung des elektrischen
Feldes wegen des zylindrischen Biegens sind, das in allen
Übergängen erzeugt wird, die durch die herkömmlichen Planar-
und Planoxverfahren erhalten werden.
Selbst der Widerstand gegen die "Durchgreif"-Erscheinung
unter den Verarmungsbereichen der Übergänge wird extrem
vergrößert durch die Isolationsstruktur der Erfindung, in
der Tat müssen sich die Verarmungsbereiche selbst tief erstrecken,
um sich zu treffen. Es ist deswegen nicht länger
notwendig, die Verbindungen weitweg voneinander in der
horizontalen Richtung zu halten und die Minimalentfernung
zwischen Übergängen wird lediglich durch die lithographischen
Bestimmungen des Streifens begrenzt, entlang dessen
das Maskierungsnitrid angegriffen wird.
Weiterhin erlaubt die Möglichkeit des drastischen Verminderns
der Dicke der Oberflächenoxidschicht der Isolationsstruktur
und die Kürzung der sogenannten Planox-Nase
die Verbesserung der vertikalen und horizontalen geometrischen
Kennwerte durch Minimierung der Höhe der Stufen und
durch besseres Steuern der Gestaltung der Kante der Isolationsstrukturen.
In der Praxis wird die minimale Dicke der Oberflächenschicht
der Isolationsstruktur von Siliciumoxid (dickes
oder Feldoxid) ausschließlich durch die Notwendigkeit bestimmt,
die Kapazität gegen Masse der polykristallinem
Siliciumschicht zu begrenzen, weil alle anderen Erfordernisse
der Isolation unter den verschieden dotierten
Bereichen des Einkristallsiliciums des Substrates durch die
besondere Isolationsstruktur der Erfindung erfüllt werden,
die die beiden vertikalen Keile aufweist, die sich selbst
entlang der Kanten der Oberflächenoxidschicht in Richtung
auf das Innere des Substrates erstrecken. Auf diese Weise
kann die Dicke der Oberflächenschicht der Isolationsstruktur
des Siliciumoxids auf nur 1000 bis 5000 Å vermindert
werden. Die Bildung der Isolationsstruktur der Erfindung
wird perfekt und leicht erzielt in dem Zyklus der Behandlungen
von MOS-Verfahren und ebenfalls ändert sich die Art
des Entwerfens der Bauelemente nicht. Jedes bereits
existierende Layout kann mit der Technik der vorliegenden
Erfindung behandelt werden, ohne daß das Layout selbst
modifiziert werden muß.
Das Verfahren der Erfindung zur Herstellung der Isolationsstruktur
umfaßt das Maskieren der aktiven Bereiche mit
dem Angriff des Oxids, des Nitrids und der möglichen dünnen
Oxidschicht, die unter dem Nitrid liegt, bis das Silicium
des Substrates entblößt ist und das nachfolgende Züchten
der Siliciumoxidschicht der Isolation auf den entblößten
Oberflächen des Substrates für eine Dicke vorzugsweise im
Bereich zwischen 1000 und 5000 Å und ist dadurch gekennzeichnet,
daß ein Fenster einer Breite im Bereich zwischen
50 und 1000 Å definiert wird entlang der Kante der Siliciumoxidschicht
der Isolation, die auf der Oberfläche des
Siliciums gezüchtet wird. Das Siliciumsubstrat wird anisotropisch
angegriffen entsprechend diesem Fenster für eine
Tiefe im Bereich zwischen 0,5 und 2,5 µm und der erzeugte
Graben wird mit einem im wesentlichen dielektrischen Material,
vorzugsweise Siliciumoxid, gefüllt.
Die Art die notwendigen Fenster entlang der Kante der
Oberflächenoxidschicht der Isolation (Feldoxidschicht), die
auf der Oberfläche des Siliciumsubstrates gezüchtet ist, zu
machen, kann unterschiedlich sein. Gemäß einem ersten Verfahren
wird ein anisotropischer Angriff z. B. mittels einer
heißen orthophosphorischen Säure, der entblößten seitlichen
Kante der Siliciumnitridschicht bewirkt, die durch eine
Schicht von Siliciumoxid bedeckt ist, die als eine Maske
für die aktiven Bereiche der Oberfläche des Einkristalls
während des Betriebs des Züchtens der Oberflächenschicht
der Isolationsstruktur des Siliciumoxids (Feldoxidschicht)
gedient hat.
Durch Steuerung der Dauer des Angriffs ist es möglich, zu
veranlassen, daß die Kante der Siliciumnitridschicht für
die gewünschte Entfernung zurückgeschoben wird. Wenn dann
das Siliciumoxid unter isotropischen Bedingungen angegriffen
wird, wird die mögliche dünne Oxidschicht auf der Oberfläche
des Siliciums in Übereinstimmung mit dem Fenster
entfernt, wie auch die Oxidschicht, die die Oberfläche der
Nitridschicht bedeckt. Gemäß einem alternativen Verfahren
wird nach dem Maskieren der aktiven Bereiche durch Angreifen
des Oxids des Nitrids und der möglichen dünnen Oxidschicht,
die unter dem Nitrid liegt, bis das Silicium des
Substrates bloß gelegt wird, und vor dem Weiterschreiten,
um die Oxidschicht der Isolation auf den bloßgelegten Bereichen
des Substrates zu züchten, eine zweite Nitridschicht
einer Dicke ähnlich zu der Breite des gewünschten
Fensters niedergeschlagen wird, und die neue Nitridschicht
daraufhin unter Bedingungen des anisotropischen Angriffs
angegriffen und dies erlaubt eine hohe Geschwindigkeit des
Angriffs des Nitrids und eine niedrige Geschwindigkeit des
Angriffs des Siliciums, um den gesamten Niederschlag mit
Ausnahme des vertikalen Streifens, der die vertikalen Kante
der Maskierungsschicht der aktiven Bereiche ummantelt, zu
entfernen. Die Oberflächenschicht der Struktur des Isolationsoxids
wird dann auf den entblößten Bereichen gezüchtet,
die benachbart zu den vertikalen Streifen des
Nitrids sind, die nachfolgend in einer isotropischen Art
angegriffen werden, um die gewünschten Fenster für eine
anisotropische Ätzung des Siliciums zu definieren, die
später oxidiert werden, um die vertikalen Keile der Isolationsstruktur
der Erfindung zu bilden.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der
vorliegenden Erfindung ergeben sich aus den Unteransprüchen
und aus der nachfolgenden Beschreibung eines Ausführungsbeispieles
in Verbindung mit der Zeichnung. Darin zeigen:
Fig. 1 eine schematische perspektivische Darstellung eines
Mikroschnitts der Feldoxidschichtstruktur, wie sie
gemäß einem bekannten Verfahren erhalten wird,
Fig. 2 eine schematische perspektivische Darstellung eines
Mikroschnitts der Isolationsstruktur, die gemäß
der vorliegenden Erfindung gemacht ist,
Fig. 3a
b, c, d
und e schematisch einen teilweisen Mikroschnitt bei 90°
des Kantenteils der Oberflächenschicht (Feldoxid)
der Isolationsstruktur der Erfindung bei verschiedenen
Stufen ihrer Herstellung gemäß dem
ersten bevorzugten Verfahren der Erfindung, und
Fig. 4a,
b, c, d,
und e schematisch den Teilmikroschnitt bei 90° des Kantenteils
der Oberflächenschicht des Oxids der Isolationsstruktur
der Erfindung bei verschiedenen
Stufen ihrer Herstellung gemäß eines weiteren bevorzugten
Verfahrens der Erfindung.
Lediglich zum Zweck der Erläuterung ist in allen Figuren
ein Halbleiterbauelement mit Oberflächenfeldeffekt, N-
Kanal, MOS-Art, das auf einem P-Siliciumchip gebildet ist,
d. h. von Silicium, das gleichförmig mit Akzeptoratomen
dotiert ist, beispielsweise Boratomen, bis zu einer Konzentration
von ungefähr 1015 Atomen/cm3, gezeigt.
Wie in Fig. 1 gezeigt, zeigt ein typischer Mikroschnitt der
Struktur des Feldoxids in MOS-Bauelementen, wie sie im
allgemeinen gemäß bekannten Techniken gebildet ist, die
dicke Oxidschicht 1, die angeordnet ist, um zwei N⁺-Bereiche
in Bezug auf zwei nicht verknüpfte Übergänge 2 und 3
zu trennen, d. h. von zwei Bereichen des Siliziumsubstrats, die
hoch mit Donatoratomen dotiert sind, z. B. As, P oder Sb, bis
zu einer Konzentration von ungefähr 1020 Atomen/cm3.
Das dicke (Feld-)Oxid wird erhalten durch thermisches Oxidieren
des Siliciums in den Bereichen, die durch Eingravieren
mittels lithographischer Techniken definiert sind, und
das Maskieren von Schichten von Nitrid und von Oxid, die
auf dem Einkristallsiliciumsubstrat vorher geformt sind,
bis das Silicium selbst bloß gelegt ist. Das Züchten des
Oxids in solchen Bereichen wird fortgesetzt, bis eine Dicke
erhalten wird, die gemäß allgemeinen Techniken, in einem
Bereich zwischen 5000 und 15000 Å ist. Im allgemeinen wird,
bevor man fortschreitet, um das dicke Oxid zu züchten, das
Dotierungsniveau von Region 6 des P-Siliciumsubstrats
direkt unter der zu bildenden Feldoxidschicht erhöht durch
Ionenimplantation, bis es die Konzentration von ungefähr
1016 Atomen/cm3 von Akzeptoratomen, beispielsweise Boratomen,
erreicht, um die Schwellwertspannung des parasitären
Transistors zu vergrößern, der gebildet wird, wenn
die Schicht von polykristallinem Silicium 7, die als Steuer
(Gate)-Elektrode des Feldeffekts-Bauelementes arbeitet, den
zwei nicht miteinander in Verbindung stehend Übergängen 3
und 2, die die dicke Oxidschicht 1 getrennt werden,
überlagert wird.
In Fig. 2 wird die Isolationsstruktur der vorliegenden
Erfindung gezeigt, die gebildet wird durch eine Oberflächenoxidschicht
(Feldoxidschicht) 1, die erhalten wird
durch Oxidieren des Siliciums in der gleichen Art, wie in
der bekannten Technik, wobei aber die Dicke nur 1000 bis
5000 Å sein kann, und durch zwei Anhänge oder Keile 1 a und
1 b, die sich selbst entlang und von den Kanten der Oberflächenschicht
1 (Feldoxid) in das Siliciumsubstrat erstrecken.
Wie leicht zu sehen ist, trennen die beiden Anhänge oder
Keile 1 a und 1 b dielektrisch die N⁺-Bereiche der
Übergänge 2 und 3 von dem P⁺-Bereich 6, der unter der
dicken Oxidschicht 1 liegt, d. h. die Oberflächenoxidschicht
der Isolationsstruktur der Erfindung. Im allgemeinen ist
es, um die dielektrische Trennung unter verschieden dotierten
Siliciumbereichen sicherzustellen, ausreichend, daß die
beiden Keile 1 a und 1 b sich selbst in das Substrat für eine
Tiefe von mindestens 0,5 µm und vorzugsweise für eine Tiefe
zwischen 1 und 2,5 µm erstrecken.
Wie bereits oben gezeigt, ist klar, daß mit der neuen
Isolationsstruktur der Erfindung die Oberflächenoxidschicht,
d. h. die Feldoxidschicht, so dünn wie gewünscht
gezüchtet werden kann mit der folgenden Verbesserung der
vertikalen und horizontalen Geometrieen des Bauelementes.
Die Verdünnung der Feldoxidschicht wird möglich gemacht,
weil es möglich ist, ohne Probleme die P⁺ Konzentration des
Bereiches 6, der unter dem Feldoxid liegt, zu erhöhen und
somit eine hohe Schwellwertspannung zu bewahren, ohne die
BV xj und Kapazitätskennwerte der Übergänge 2 und 3
hinunter zu drücken, weil diese von dem P⁺ durch ein Keil des
Isolationsoxids getrennt sind.
Insbesondere ist die BV xj -Spannung der Übergänge hoch, weil
die jeweiligen Verarmungsbereiche sich in dem Substrat über
eine lange Entfernung erstrecken, bevor sie auf die hohe
Borkonzentration treffen, die unter dem dicken Oxid im
wesentlichen frei von dem Intensivierungseffekt des elektrischen
Feldes wegen der zylindrischen Biegung, was kennzeichnend
für alle Übergänge ist, die durch die herkömmlichen
Planar- und Planoxverfahren gebildet werden.
Ebenfalls wird die Freiheit von "Durchgriffs"-Erscheinungen
unter Verarmungsbereichen von nicht miteinander in Verbindung
stehenden Übergängen sehr stark vergrößert, weil sich
die Verarmungsbereiche in Bezug auf benachbarte nicht miteinander
in Verbindung stehende Übergänge in die Tiefe
erstrecken müssen, um sich durch Laufen unter der Unterkante
der Isolationsteile 1 a oder 1 b der Isolationsstruktur
der Erfindung treffen zu können.
Solch eine Befreiung des "Durchgriffs" kann wünschenswerterweise
weiter vergrößert werden durch Vergrößern des
Dotierungsniveaus P⁺ des Siliciums in den Regionen 8 a und
8 b benachbart zu den Unterkannten der Keile 1 a und
1 b.
In der Reihe der Fig. 3a . . . 3e und 4a . . . 4e, die einige
wesentliche Stufen der beiden bevorzugten Ausführungsformen
der Verfahren der Erfindung zum Herstellen der Isolationsstruktur
zeigen, werden neben den Bezugszeichen der verschiedenen
Teile oder Bereiche, die bereits in Fig. 1 und 2
verwendet werden, ebenfalls die Bezeichnungen OX, NITR und
RISIST zum Bezeichnen der folgenden Ausdrücke verwendet:
Siliciumoxid, Siliciumnitrid und "PHOTORESIST", d. h.
ultraviolettlichtempfindliches Harz, das in den photolithographischen
Verfahren verwendet wird, die bei der Herstellung
von integrierten Schaltungen und Halbleiterbauelementen
verwendet werden.
Gemäß einer ersten Ausführungsform umfaßt das Verfahren der
Erfindung zum Herstellen der Isolationsstruktur die folgenden
Tätigkeiten:
1. Dünne Oxidation (ungefähr 100 Å) der Oberfläche des
Einkristallsiliciums des Substrats, das thermische bei
einer Temperatur im Bereich zwischen 700 und 900°C in
einer Dampfumgebung ausgeführt wird, die erhalten wird
durch Verbrennen von H2 in einer O2 Atmosphäre,
2. Niederschlag der Maskierungsnitridschicht, ungefähr
(2000 Å) vorzugsweise durch Dampfphasen chemischen
Niederschlag (CDV) in einem Niederdruckofen bei einer
Temperatur von ungefähr 800°C von Dämpfen von Dichlorsilan
(SiH2Cl2) und Stickstoff gelöstem Amoniak
(NH3),
3. Oberflächenoxidation des Nitrids in einer Dampfumgebung
bei der Temperatur von ungefähr 1000°C für eine Zeit,
die ausreichend ist, um eine Dicke des Oxids von ungefähr
200 Å zu züchten oder Niederschlag eines äquivalenten
Oxids (ungefähr 500 Å), das durch chemischen
Dampfphasenniederschlag bewirkt wird.
4. Maskieren der aktiven Bereiche durch allgemeine photolithographische
Techniken mit nachfolgendem Angriff der
Schicht des Oxids und des Nitrids, vorzugsweise bewirkt
durch trockenen Angriff in Plasma oder durch RIE (Reaktives
Ionenätzen, d. h. durch rückwirkende Ionen bombardieren)
und nachfolgende Implantation eines Dotanten des
gleichen Typs wie der des Substrats (Bor für N-Kanalverfahren).
An diesem Punkt erscheint der Querschnitt, wie
teilweise in Fig. 3a gezeigt, worin es möglich ist, zu
sehen, daß die P⁺ Dotierung des Bereichs 6 des
Substrats 5 von P-Silicium Platz gegriffen hat und über
welcher das dicke Oxid gezüchtet wird, d. h. die
Oberflächenoxidschicht der Isolationsstruktur der Erfindung.
5. Schwere Feldoxidation bei einer Temperatur im Bereich
zwischen 700 und 1000°C in einer Dampfumgebung, die
erzeugt wird, durch Verbrennen von H2 in einer O2-
Atmosphäre, bis eine Dicke des Oxids in einem Bereich
zwischen 1000 und 5000 Å, vorzugsweise ungefähr 3000 Å
erhalten wird.
Der Querschnitt erscheint, wie in Fig. 3b gezeigt, wo es
möglich ist, die Züchtung des dicken (Feld-)Oxids 1 zu
beobachten, das Platz gegriffen hat mit einer beginnenden
Keilbildung der Züchtung unter der Maskierungsnitridschicht
(Planox-Nase), die sehr stark erhalten
wird wegen der verminderten Züchtung, die bewirkt wird.
6. Isotropischer Angriff der entblößten Kante der Maskierungsnitridschicht,
ausgeführt vorzugsweise mittels
einer orthophosphorischen Säure (H3PO4) bei einer Temperatur
von ungefähr 160°C für eine Zeitperiode im Bereich
zwischen 10 Minuten und 2 Stunden.
Der Querschnitt wird, wie der in Fig. 3c gezeigte, worin
das Zurückschieben in 9 der entblößten Kante der Nitridschicht
sichtbar ist, das durch den vorangehenden Angriff
erzeugt wird.
7. Angriff von Siliciumoxid bis zur vollständigen Entfernung
der Oxidschicht, die über der Maskierungsnitridschicht
gebildet ist, und der dünnen Oxidschicht von
ungefähr 100 Å, die unter dem Nitrid vorhanden ist, das
während des vorhergehenden Angriffs entfernt wurde.
8. Isotropischer Angriff von Silicium durch das Fenster,
das durch die vorhergehenden Schritte erzeugt wurde,
durch reaktive Ionenbombadierung (RIE) für eine Tiefe
von ungefähr 1 µm.
Der Querschnitt ist nun in Fig. 3d gezeigt, worin der
Graben 10 sichtbar ist, der durch den anisotropischen
Angriff des Einkristallsiciliums des Substrats erzeugt
wurde.
9. Thermische Oxidation bei einer Temperatur im Bereich
zwischen 700 und 1000°C in einer Dampfumgebung bis zum
vollständigen Füllen des Grabens 10 mit Siliciumoxid.
Nach Entfernen der verbleibenden Maskierungsschicht von
Siliciumnitrid wird die Isolationsstruktur der Erfindung
vervollständigt, so wie in Fig. 3e gezeigt und das
Verfahren zur Herstellung des MOS-Bauelementes erfolgt
weiter gemäß bekannten Techniken.
Gemäß einer weiteren bevorzugten Ausführungsform des Verfahrens
der Erfindung kann die Abgrenzung des Bereiches, wo
tiefes Eingravieren des Siliciumsubstrates bewirkt werden
muß für die Bildung der Isolationskanten entlang der Kante
der Oberflächenoxidschicht 1, d. h. die Bildung der notwendigen
Fenster zum anisotropischen Angreifen des Substrates,
ausgeführt werden alternativ durch Verwerten der Kennwerte
der anisotropischen Angriffe, die eine größere Steuerung
der Dimension des Bereiches erhalten, die dem Angriff ausgesetzt
sind, d. h. des Fensters, gemäß einem Verfahren, das
schematisch in der Reihe der Fig. 4a . . . 4e dargestellt
ist.
Das Verfahren umfaßt die Züchtung einer dünnen Oxidschicht
der Dicke von ungefähr 100 bis 200 Å gefolgt von der
Bildung, vorzugsweise durch dampfphasenchemischen Niederschlag,
einer Siliciumnitridschicht einer Dicke im Bereich
zwischen 1000 und 2000 Å, gefolgt von der Bildung einer
Siliciumoxidschicht von ungefähr 200 Å Dicke auf der Oberfläche
der Siliciumnitridschicht, oder durch Niederschlag
eines äquivalenten Oxides durch dampfphasenchemischen
Niederschlag. Nach diesen Züchtungen und Bildungen der
Schichten wird das lithographische Verfahren ausgeführt mit
dem Angriff des Oxids und des Nitrids und des darunter
liegenden Oxids bis das Silicium bloßgelegt ist (Fig. 4a).
Der Niederschlag von Siliciumnitrid für eine Dicke gleich
der Dimension der tiefen Ätzung, die wünschenswerterweise
erhalten werden muß, wird ausgeführt (Fig. 4b) und das
Nitrid wird anisotropisch angegriffen unter Bedingungen,
die eine hohe Angriffsgeschwindigkeit des Nitrids und eine
niedrigere Angriffsgeschwindigkeit des Siliciums begünnstigen.
Das Ergebnis ist schematisch in Fig. 4c dargestellt.
An diesem Punkt kann eine Oberflächenschicht von Siliciumoxid
einer Dicke von ungefähr 1000 Å gezüchtet werden (Fig. 4d),
in der gleichen Art, wie in Schritt 5 des vorher
beschriebenen Verfahrens.
Der nachfolgende Angriff des Nitrids in einer isotropischen
Art läßt dann eine bestimmte Oberfläche des Siliciums bloßgelegt
(Fig. 5) auf der der anisotropische Angriff ausgeführt
werden kann zum Bilden des Grabens 10, woraufhin man
mit dem vorher beschriebenen Verfahren fortschreiten kann.
Der Graben 10, der entlang der Kante der Oberflächenoxidschicht
1 (Feldoxid) der Isolationsstruktur der Erfindung
gebildet wird, kann auch nicht vollständig mit Siliciumoxid
gefüllt werden.
Gemäß einer Alternative des Verfahrens der Herstellung der
Isolationsstruktur der Erfindung, ist es, nachdem der Graben
10 durch anisotropischen Angriff des Siliciums durch
das geeignete Fenster gebildet wird, das vorzugsweise gemäß
einer der oben beschriebenen Ausführungsformen der Erfindung
erhalten wird, möglich mit einer Oxidation der Wände
des Grabens fortzufahren bis eine dünne und kontinuierliche
Schicht von Siliciumoxid einer Dicke im Bereich von z. B.
zwischen 100 und 200 Å erhalten wird. An diesem Punkt kann
das Füllen des inneren Kerns der Isolationskeile bewirkt
werden mit einem im wesentlichen dielektrischen Material,
das verschieden von Siliciumoxid ist. Beispielsweise ist es
möglich ein Siliciumnitrid oder ein Oxid eines anderen
Materials niederzuschlagen bis die Höhlung der Isolationskeile
vollständig gefüllt ist.
Obwohl die Erfindung unter Bezugnahme auf besonders bevorzugte
Anordnungen und Verfahren beschrieben worden ist, ist
beabsichtigt, daß Variationen und Modifikationen durch den
Fachmann ausgeführt werden können, obwohl er innerhalb des
Bereichs und des Geistes der Erfindung, die durch die
beigefügten Ansprüche definiert ist, bleibt.
Claims (8)
1. Halbleiterbauelement der Mos-Art, dadurch gekennzeichnet,
daß die Isolationsstruktur der verschiedenen
aktiven und passiven Elemente des Bauelementes eine
Oberflächenschicht aus Siliciumoxid (1), die auf Bereichen
der Oberfläche des Einkristallsiliciums des
Substrat (5) gezüchtet ist, die durch photolithographisches
Maskieren mittels Siliciumnitrids abgegrenzt ist,
und Anhänge aufweist in der Form von Keilen (1 a, 1 b) aus
Siliciumoxid, die sich in einer im wesentlichen kontinuierlichen
Art entlang und von den Kanten der Oberflächenschicht (1)
aus Siliciumoxid in das Substrat (5)
erstrecken für eine Tiefe die ausreichend ist, um die
Bildung von Übergängen zwischen einem Bereich von Silicium
(6), der unterhalb der Oberflächenoxidschicht (1)
der Isolationsstruktur vorhanden ist, der ein Dotierungsniveau
höher als das Dotierungsniveau der Masse des
Substrats hat, und benachbarten Bereichen (2, 3) aus
Silicium einer Dotierung mit entgegengesetzten Vorzeichen
in Bezug zu der des Substrates, die die aktiven und
passiven Komponente des Bauelementes bildet, zu verhindern.
2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß
die Keile (1 a, 1 b) eine Dicke im Bereich zwischen 100
und 3000 Å haben.
3. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß
die Keile (1 a, 1 b) sich in eine Richtung im wesentlichen
senkrecht zu der Ebene des Substrats (5) erstrecken und
eine Tiefe im Bereich zwischen 0,5 und 2,5 µm haben.
4. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß
die Keile (1 a, 1 b) gebildet werden durch eine dünne und
kontinuierliche Schicht von Siliciumoxid und worin der
Kern dieser Keile gebildet wird durch ein Füllen eines
dielektrischen Materials verschieden von Siliciumoxid.
5. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß
das Dotierungsniveau des Siliciums vergrößert wird in
dem Bereich (8 a, 8 b) unmittelbar benachbart zu den
untersten Enden der Keile (1 a, 1 b).
6. Verfahren zur Herstellung einer Isolationsstruktur von
aktiven Bereichen in MOS-Verfahren, das das Maskieren
der aktiven Bereiche, durch die der Angriff über Bereiche,
die durch Photolithographie von Siliciumoxid und
von einer Maskierungssiliciumnitridschicht ausgeführt
wird, bis das Silicium des Substrats bloßliegt, und
nachfolgendes Züchten der Isolationsschicht des Siliciumoxids
auf der Oberfläche des Substrates aufweist,
dadurch gekennzeichnet, daß ein Fenster einer Breite im
Bereich zwischen 50 und 1500 Å bestimmt wird entlang
der Kante der gezüchteten Isolationsschicht (1) aus
Siliciumoxid unmittelbar benachbart dazu, das Siliciumsubstrat
anisotropisch angegriffen wird entsprechend
dieses Fensters für eine Tiefe im Bereich zwischen 0,5
und 2,5 µm und der erzeugte Graben (10) gefüllt wird mit
einem im wesentlichen dielektrischen Material.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß
das Fenster gebildet wird durch Angreifen der bloßgelegten
Kante der Maskierungsschicht auf Siliziumnitrid
unter isotropischen Angriffsbedingungen für eine Zeitdauer,
die ausreichend ist, um die Kante der Siliciumnitridschicht
(NITR) um eine Entfernung zurückzuschieben,
die der gewünschten Breite des Fensters entspricht,
und durch nachfolgendes Entfernen der Schicht oder der
Schichten aus Siliciumoxid (OX) in Übereinstimmung mit
der Entfernung und Bloßlegen des Siliciums.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß
das Fenster gebildet wird durch Niederschlagen einer
Siliciumnitridschicht (NITR), einer Dicke gleich zu der
gewünschten Breite des Fensters über überlagerte
Schichten von Siliciumoxid (OX), Siliciumnitrid (NITR)
und Siliciumoxid (OX) der maskierten Bereiche, über
Bereiche des Siliciumsubstrats (5), die bereits durch
photolithographische Verfahren bloßgelegt sind und über
die vertikale Kante der Maskierungsschichten, durch
Ausführen eines anisotropischen Angriffs des Siliciumnitrids
(NITA) bis zum kompletten Entfernen der Siliciumnitridschicht
über diese Oberflächen parallel zu der
Ebene des Substrats (5), durch Züchten der Oberflächenschicht
des Siliciumoxids (OX) der Isolationsstruktur
über diese bloßgelegten Bereiche des Substrats, durch
isotropischen Angriff des Siliciumnitrids (NITR) bis zum
Entfernen der Siliciumnitridschicht, die auf der vertikalen
Kante der Maskierungsschichten niedergeschlagen
ist, um das darunterliegende Silicium bloßzulegen.
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IT8521994A0 (it) | 1985-08-28 |
JPH0821613B2 (ja) | 1996-03-04 |
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GB8612409D0 (en) | 1986-06-25 |
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DE3628488C2 (de) | 1995-07-06 |
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