DE3625742A1 - Integrierte cmos-schaltung und verfahren zum herstellen der schaltung - Google Patents

Integrierte cmos-schaltung und verfahren zum herstellen der schaltung

Info

Publication number
DE3625742A1
DE3625742A1 DE19863625742 DE3625742A DE3625742A1 DE 3625742 A1 DE3625742 A1 DE 3625742A1 DE 19863625742 DE19863625742 DE 19863625742 DE 3625742 A DE3625742 A DE 3625742A DE 3625742 A1 DE3625742 A1 DE 3625742A1
Authority
DE
Germany
Prior art keywords
layer
trench
insulating material
substrate
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19863625742
Other languages
English (en)
Other versions
DE3625742C2 (de
Inventor
Sheng Teng Hsu
Doris Winifred Flatley
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE3625742A1 publication Critical patent/DE3625742A1/de
Application granted granted Critical
Publication of DE3625742C2 publication Critical patent/DE3625742C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft eine integrierte CMOS-Schaltung mit einem Substrat. Sie betrifft ferner ein Verfahren zum Her­ stellen einer integrierten Schaltung. Insbesondere bezieht sich die Erfindung auf eine grabenisolierte integrierte CMOS-Schaltung und auf ein Verfahren zum Herstellen der Schaltung.
Integrierte CMOS-Schaltungen enthalten P-leitende MOS-Tran­ sistoren und N-leitende MOS-Transistoren, die in und längs einer Hauptfläche eines Substrats aus einkristallinem Sili­ zium gebildet werden. Die Transistoren werden mit Hilfe elektrischer Leiter in der gewünschten Schaltungsanordnung elektrisch miteinander verbunden. Im allgemeinen werden die Transistoren mit Hilfe einer zwischen ihnen an der Haupt­ fläche des Substrats befindlichen Zone aus Isoliermaterial, z.B. aus Siliziumoxid, elektrisch gegeneinander isoliert. Eine bereits verwendete Technik zum Herstellen der Isolier­ zonen besteht darin, eine Oxidmaske auf der Oberfläche des Substrats außer an den für die Isolierzonen vorgesehenen Bereichen zu bilden. Das Substrat wird dann in einer oxidie­ renden Atmosphäre erhitzt, um die freigelegten Bereiche der Substratoberfläche zu oxidieren und dadurch die Isolier­ zonen zu erzeugen. Dieses Verfahren zum Herstellen der Isolierzonen hat besonders beim Bilden sehr schmaler akti­ ver Bereiche zwischen den Isolierzonen den Nachteil, daß die Oxidzone keine abrupte Kante am Rand der Maskierschicht bildet, sondern sich unter diese Kante in Form eines "Vogel­ schnabels" erstreckt. Dadurch wird die Breite des für die Bildung der MOS-Transistoren vorgesehenen Aktivbereichs ver­ ringert.
Eine andere, kürzlich entwickelte Technik zum Herstellen der Isolierzonen besteht darin, Nuten bzw. Gräben in das Substrat zu ätzen und mit einem Isoliermaterial zu füllen.
Die Seitenwände der Gräben werden im allgemeinen oxidiert, um eine dünne Siliziumoxidschicht an den Seitenwänden zu erzeugen, während der Rest des Grabens mit einem Isolierma­ terial, z.B. einem Glas oder einem Kunststoff, gefüllt wird. In integrierten MOS-Schaltungen wird die Aktivzone an jeder Seite des Grabens, abhängig von dem Typ des in der Aktivzone herzustellenden MOS-Transistors entweder P- oder N-leitend dotiert. In einer integrierten CMOS-Schaltung wird die Aktivzone an einer Seite des Grabens P-dotiert und die Aktivzone an der anderen Seite des Grabens N-dotiert.
Ein Problem im Zusammenhang mit dieser Grabenisoliertechnik besteht jedoch darin, daß die an den Seitenflächen des Gra­ bens gebildete Oxidschicht Zwischenflächenfangstellen bzw. -traps in Form positiver Ladungen an der Grenzfläche zwi­ schen dem Siliziumsubstrat und der Oxidschicht erzeugt. Bei in N-dotierten Aktivzonen gebildeten P-MOS-Transistoren er­ geben sich durch die Traps keine Probleme. Bei in P-dotier­ ten Aktivzonen hergestellten N-MOS-Transistoren können durch die Traps jedoch Oberflächenverarmungszonen längs der Seitenwände des Grabens gebildet werden, die diese Tran­ sistoren nachteilig beeinflussen.
Der Erfindung liegt die Aufgabe zugrunde, eine wirksame und platz- bzw. raumsparende Isolierung zwischen den MOS- Tran­ sistoren einer integrierten CMOS-Schaltung zu schaffen. Die erfindungsgemäße Lösung wird im Kennzeichen des Patent­ anspruchs 1 angegeben. Verbesserungen und weitere Ausge­ staltungen der Erfindung werden in den übrigen Ansprüchen beschrieben. Durch die Erfindung wird insbesondere die Gra­ benisoliertechnik so verbessert, daß die an den Seitenwän­ den des jeweiligen Grabens erzeugte Isolierschicht nicht durch positive Ladungen an der Grenzfläche zwischen Sub­ strat und Oxidschicht nachteilige Wirkungen auf die in P- Wannen gebildeten N-MOS-Transistoren ausüben kann.
Die durch die Erfindung angestrebten Vorteile werden da­ durch erhalten, daß die Gräben eine minimale Tiefe haben und die angrenzenden Wannen eine bestimmte minimale Tiefe größer als die Tiefe der Gräben aufweisen, ferner soll die Trägerkonzentration in der P-leitenden Wanne längs der Kan­ ten der Gräben relativ hoch sein und wenigstens etwa 1016 Träger/cm3 betragen, um eine Inversion der P-leitenden Wan­ ne längs der Gräben zu verhindern. Eine so hohe Trägerkon­ zentration wird gemäß weiterer Erfindung erreicht, wenn entsprechend viele Dotierstoffe in das Substrat implantiert werden. Wenn beispielsweise die Implantation so geführt wird, daß am Boden des Grabens eine Trägerkonzentration von etwa 1012 Träger/cm3 entsteht, beträgt die Konzentration an der Außenfläche des Grabens im allgemeinen etwa 1016 Träger /cm3. Bei einer so hohen Trägerkonzentration nahe der Außen­ seite des P-leitenden Grabens und entsprechend relativ ho­ her Trägerkonzentration an den Grabenrändern wird eine In­ version der P-leitenden Wanne längs des Grabens verhindert.
Eine erfindungsgemäße integrierte CMOS-Schaltung bzw. ein integrierter CMOS-Schaltkreis enthält wenigstens einen mit einem Isoliermaterial gefüllten Graben in einer Hauptfläche eines Substrats aus einkristallinem Silizium. Von der Haupt­ fläche aus erstrecken sich Wannenzonen entgegengesetzten Leitungstyps längs gegenüberliegender Seitenwände des Gra­ bens in das Substrat. Die Wannenzonen reichen tiefer in das Substrat als der Graben und kontaktieren sich unterhalb des Bodens des Grabens. In jeder Wannenzone wird an der Haupt­ fläche des Substrats ein MOS-Transistor vorgesehen, wobei die einzelnen Transistoren durch den Graben gegeneinander isoliert werden.
Zum Herstellen der integrierten Schaltung werden der Graben in das Substrat geätzt und die Wannenzonen gebildet. Dabei kann der Graben vor oder nach den Wannenzonen hergestellt werden. Wenn die Wannenzonen vor dem Graben erzeugt werden, wird der Graben längs des Übergangs an der Grenze der Wannenzonen gebildet. Nach dem Herstellen von Graben und Wannenzonen werden die Substratoberfläche und der Graben mit einer Schicht aus Isoliermaterial bedeckt bzw. aus­ gefüllt. Die Isolierschicht wird dann bis zur Substratober­ fläche zurückgeätzt, so daß das den Graben füllende Isolier­ material eine im wesentlichen mit der Substratoberfläche planar abschließende Oberfläche erhält. Auf der Isolier­ schicht kann vor dem Ätzen des Isoliermaterials eine Pla­ nierschicht vorgesehen werden, um eine gleichmäßige Ätzung der Isolierschicht zu erhalten. Anschließend wird in den Wannenzonen auf jeder Seite des gefüllten Grabens je ein separater MOS-Transistor gebildet.
Anhand der schematischen Zeichnung von Ausführungsbeispie­ len werden Einzelheiten der Erfindung erläutert. Es zeigen:
Fig. 1 einen Schnitt durch eine grabenisolierte inte­ grierte CMOS-Schaltung;
Fig. 2a-2e eine Illustration eines Herstellungsgangs mit einer Folge von Schnitten durch einen entstehen­ den integrierten CMOS-Schaltkreis;
Fig. 3a-3g eine Illustration eines anderen Herstellungs­ verfahrens mit aufeinanderfolgenden Verfahrensstu­ fen entsprechenden Schritten eines entstehenden grabenisolierten, integrierten CMOS-Schaltkreises;
Fig. 4a und b Schnitte zweiter Verfahrensstufen einer Ab­ wandlung des Verfahrens nach Fig. 3a bis 3g;
Fig. 5a bis c Schnitte von Verfahrensstufen einer weiteren Abwandlung des Verfahrens nach Fig. 3a bis 3g, und
Fig. 6 einen Schnitt einer noch weiteren Abwandlung des Verfahrens gemäß Fig. 3a bis 3g.
Anhand von Fig. 1 wird eine insgesamt mit 10 bezeichnete grabenisolierte, integrierte CMOS-Schaltungsanordnung erläu­ tert. Zu der integrierten Schaltungsanordnung 10 gehört ein Substrat 12 aus einkristallinem Silizium mit einem Paar gegenüberliegender Hauptflächen 14 und 16. Das Substrat 12 ist entweder P- oder N-leitend und hat vorzugsweise ei­ nen relativ hohen Widerstand von mehr als etwa 5 Ohm cm. Das Substrat 12 besitzt mehrere Nuten bzw. Gräben 18 in der Hauptfläche 16. Die Gräben 18 trennen an der Hauptflä­ che 16 Zonen des Substrats 12 voneinander, in denen aktive Bauelemente, MOS-Transistoren, herzustellen sind. Die Grä­ ben 18 können mit Abstand voneinander parallel zueinander oder auf einer geschlossenen Linie verlaufen. Die Seiten­ wände 20 der Gräben 18 werden im wesentlichen vertikal, d.h. senkrecht zur Hauptfläche 16, gebildet. Eine dünne Schicht 22 aus thermisch gewachsenem Siliziumoxid bedeckt die Seitenwände 20 und die Fläche des Bodens 24 der Gräben 18. Ein Isoliermaterial 26 füllt das verbleibende Volumen der Gräben 18 aus. Als Isoliermaterial 26 kommen Silizium­ oxid, Siliziumnitrid, ein Glas, z.B. ein Phosphorsilikat­ glas oder ein Borphosphorsilikatglas, oder ein Kunststoff, z.B. Polyimid, in Frage.
Zwischen benachbarten Paaren von Gräben 18 befinden sich Zonen 28 eines Leitungstyps, z.B. P-Leitung, und zwischen anderen benachbarten Paaren von Gräben werden Zonen 30 des anderen Leitungstyps, z.B. N-Leitung, vorgesehen. Die Zonen 28 und 30 erstrecken sich in das Substrat 12 bis zu einer Tiefe die größer ist als die Tiefe der Gräben 18, und be­ rühren sich unterhalb der Böden 24 der Gräben 18. Die Zonen 28 und 30 bilden P- und N-Wannen, in denen die MOS-Tran­ sistoren gebildet werden. Obwohl die Wannen 28 und 30 in der Zeichnung als gleich tief in das Substrat 12 hineinrei­ chend dargestellt werden, können sie sich auch bis zu unter­ schiedlichen Tiefen erstrecken, wenn sie nur in den Bereich unterhalb der Böden 24 der Gräben 18 reichen und sich dort berühren.
In jeder P-Wanne 28 befindet sich an der Hauptfläche 16 ein Paar auf Abstand gesetzter, hoch N-leitender Zonen 32. Die N⁺-Zonen 32 bilden die Source- und Drain-Zonen eines MOS-Transistors, dessen Kanal durch einen Bereich 28 a der P-Wanne 28 zwischen den Zonen 32 an der Hauptfläche 16 ge­ bildet wird. In jeder N-Wanne 30 wird an der Hauptfläche 16 ein Paar auf Abstand gesetzter, hoch P-leitender Zonen 34 vorgesehen, die die Source- und Drain-Zonen eines MOS- Transistors darstellen, dessen Kanalzone durch einen Teil 30 a der Wanne 30 zwischen den Zonen 34 dargestellt wird. Auf der Hauptfläche 16 befindet sich eine dünne Schicht 36 aus Siliziumoxid, die sich über die Kanalzonen 28 a und 30 a erstreckt und das Gateoxid der MOS-Transistoren bildet. Auf der Oxidschicht 36 oberhalb jeder Kanalzone 28 a befin­ det sich ein Streifen 38 aus leitendem polykristallinem Silizium, der das Gate des MOS-Transistors in der Wanne 28 bildet. Auf der Oxidschicht 36 oberhalb der Kanalzone 30 a befindet sich ein Streifen 40 aus leitendem polykristal­ linem Silizium, der das Gate des in der Wanne 30 gebildeten MOS-Transistors darstellt. Oberhalb der Siliziumoxidschicht 36 und der Gates 38 und 40 wird eine Schicht 42 aus Isolier­ material, z.B. aus einem Glas, vorgesehen. Die Glasschicht 42 kann aus einem Phosphorsilikatglas oder aus einem Bor­ phosphorsilikatglas bestehen. Durch die Isolierschicht 42 und die Siliziumoxidschicht 36 erstrecken sich Kontaktöff­ nungen 44 zu den Source- und Drain-Zonen 32 bzw. 34 der Transistoren. Leitende Verbindungen 46 erstrecken sich durch die Kontaktöffnungen 44 zu den Source- und Drainzonen 32, 34 und über die Isolierschicht 42 zum Beschalten der verschiedenen Transistoren einer elektrischen Schaltung. Die Verbindungen 46 bestehen aus einem leitenden Material, z.B. aus einem Metall oder aus dotiertem polykristallinem Silizium.
Ein Verfahren zum Herstellen der integrierten Schaltungs­ anordnung 10 nach Fig. 1 wird anhand der Fig. 2a bis 2e erläutert. Nach Fig. 2a wird auf die Hauptfläche 16 eines aus einkristallinem Silizium bestehenden Substrats 12 eine dünne Schicht 48 aus Siliziumoxid aufgebracht. Die Silizi­ umoxidschicht 28 kann gebildet werden, indem die Hauptflä­ che 16 einer oxidierenden Atmosphäre, z.B. Wasserdampf, ausgesetzt und das Substrat 12 auf eine Temperatur, im all­ gemeinen auf etwa 900°C, erhitzt wird, bei der die Sili­ ziumoxidschicht 48 auf der Hauptfläche 16 wächst. Die Sili­ ziumoxidschicht 48 wird dann mit einer Schicht 50 aus einem Fotolack bedeckt. Die Fotolackschicht wird unter Einsatz üblicher fotolithografischer Techniken zum Bilden durch­ gehender Öffnungen über dem für die Gräben 18 vorgesehenen Bereich der Hauptfläche 16 begrenzt. Gemäß Fig. 2b werden die durch die Öffnungen 51 der Fotolackschicht 50 freige­ legten Teile der Siliziumoxidschicht 48 entfernt und Gräben 18 in das Substrat 12 geätzt. Die Gräben 18 können durch anisotropisches Plasma-Ätzen des Substrats 12 hergestellt werden. Die Fotolackschicht 50 wird anschließend mit einem Lösungsmittel entfernt; die Oxidschicht 48 wird mit einem Ätzmittel abgetragen.
Das Substrat 12 wird dann erneut in einer oxidierenden At­ mosphäre erhitzt, um die dünne Schicht 22 aus Siliziumoxid an den Seitenwänden 20 und am Boden 24 der Gräben 18 sowie eine dünne Schicht 52 aus dem Siliziumoxid auf der Haupt­ fläche 16 des Substrats 12 nach Fig. 2c zu erzeugen. Eine Schicht 54 aus einem Schmelzglas, z.B. aus einem Phosphor­ silikatglas oder einem Borphosphorsilikatglas, wird auf der Siliziumoxidschicht 52 und in den Gräben 18 niederge­ schlagen, bis die Gräben vollständig gefüllt sind. Die Glas­ schicht 54 wird erhitzt, um sie zum Fließen zu bringen, so daß sie eine glatte Oberfläche erhält. Über diese wieder­ geschmolzene Glasschicht 54 wird eine Planierschicht 56, z.B. ein Fotolack oder ein Polyimid, gesprüht. Die Planier­ schicht 56 wird so dick gemacht, daß sie eine planare Ober­ fläche erhält. Das Substrat 12 wird dann in einem Medium plasmageätzt, das mit im wesentlichen derselben Geschwin­ digkeit durch das Material der Planierschicht 56 und der wiederangeschmolzenen Glasschicht 54 ätzt. Dieser Ätzvor­ gang wird so lange fortgesetzt, bis die Siliziumoxidschicht 52 vollständig entfernt ist. Dadurch wird die Hauptfläche 16 des Substrats 12 freigelegt, und die Oberfläche der mit dem Isoliermaterial 26 gefüllten Gräben verbleibt koplanar mit der Hauptfläche 16 (vgl. Fig. 2d).
Die Hauptfläche 16 des Substrats 12 wird dann mit einer Fotolackschicht bedeckt, die unter Verwendung üblicher foto­ lithografischer Techniken begrenzt wird, um die Bereiche der Hauptfläche 16 zwischen abwechselnd benachbarten Gräben 18 freizulegen, d.h. die Folge der durch je zwei Gräben voneinander getrennten Streifen der Substratoberfläche ver­ bleibt abwechselnd freigelegt und maskiert. Es wird dann ein Dotierstoff des einen Leitungstyps, z.B. Phosphor, zum Erzeugen von N-Leitung in die freigelegten Oberflächenteile des Substrats 12 implantiert, um flache, hoch N-dotierte Zonen 58 nach Fig. 2d zu erzeugen. Die Fotolackschicht wird dann entfernt, und eine neue Fotolackschicht 60 wird auf die Hauptfläche 16 aufgebracht und so begrenzt, daß die anderen einander abwechselnden Bereiche der Hauptfläche 16 nach Fig. 2d freigelegt werden. Daraufhin werden Ionen eines Dotierstoffs des anderen Leitungstyps, z.B. Bor für P-Leitung, in die freigelegten Teile der Hauptfläche 16 eingebettet, um flache, hoch P-leitende Zonen 62 im Sub­ strat 12 zu bilden. Das Substrat 12 wird dann erhitzt, um die Dotierstoffe in den Substratkörper hineinzudiffundie­ ren und die Wannen 28 und 30 nach Fig. 2e zu bilden. Wenn die Dotierstoffe in das Substrat 12 bis zu einer Entfernung unterhalb der Böden 24 der Gräben 18 eindiffundieren, wan­ dern sie auch seitlich unter die Gräben 18, bis sie aufein­ anderstoßen bzw. sich kontaktieren.
Die MOS-Transistoren werden dann nach irgendeinem bekannten Verfahren in den Wannen 28 und 30 hergestellt. Beispiels­ weise würde das Gateoxid als dünne Oxidschicht 36 auf der Hauptfläche 16 des Substrats 16 in Anwesenheit von Wasser­ dampf bei einer erhöhten Temperatur aufgewachsen. Eine Schicht aus polykristallinem Silizium könnte dann auf der Oxidschicht 36 niedergeschlagen und so begrenzt werden, daß die Gates 38 und 40 oberhalb der Wannen 28 und 30 ent­ stehen. Im bekannten Verfahren würde dann eine Fotolack­ schicht über dem einen Satz der Wannen, z.B. über den Wan­ nen 30, erzeugt werden, und Dotierstoffe des den Wannen 28 entgegengesetzten Leitungstyps, z.B. Phosphor für N-Lei­ tung, würden durch die Oxidschicht 36 in die Wannen 28 im­ plantiert, um die Source- und Drainzonen 32 zu bilden. An­ schließend würde die Fotolackschicht von den Wannen 30 ent­ fernt und es würde eine Fotolackschicht über jeder Wanne 28 gebildet. Weiterhin würde ein Dotierstoff mit den Wannen 30 entgegengesetzten Leitungstyps, z.B. Bor für P-Leitung, durch die Oxidschicht 36 in die Wannen 30 implantiert, um die Source- und Drainzonen 34 zu bilden. Nach Entfernen der Fotolackschicht würde eine Isolierschicht 42 über die Oxidschicht 36 und die Gates 38 und 40 gelegt werden. Auf die beispielsweise aus Glas bestehende Isolierschicht 42 würde eine Fotolackschicht aufgebracht und so begrenzt wer­ den, daß durchgehende Öffnungen dort entstehen, wo die Kon­ taktöffnungen 44 erzeugt werden sollen. Die Isolierschicht 42 würde dann zum Herstellen der Kontaktöffnungen 44 geätzt werden. Nach dem Entfernen des Fotolacks würde die Isolier­ schicht (im allgemeinen ein Schmelzglas) erhitzt werden, um sie erneut zum Fließen zu bringen und die Kanten der Kontaktöffnungen 44 zu glätten. Auf die Glasschicht 42 und in die Kontaktöffnungen 44 würde dann eine Schicht aus ei­ nem Material zum Herstellen der leitenden Verbindungen 46 gebracht. Diese Verbindungsschicht würde dann begrenzt, um die verschiedenen Verbindungsleitungen herzustellen.
Anhand der Fig. 3a bis 3g wird ein anderes Verfahren zum Herstellen einer erfindungsgemäßen grabenisolierten, inte­ grierten CMOS-Schaltung nach Fig. 1 erläutert. Fig. 3a zeigt ein Substrat 112 aus einkristallinem Silizium irgend­ eines Leitungstyps, an dessen Hauptfläche 116 mehrere auf Abstand gesetzte Wannenzonen 128 eines Leitungstyps, z.B. mit P-Leitung, vorgesehen sind. Zwischen je zwei Wannenzo­ nen 128 befinden sich an der Hauptfläche 116 Wannenzonen 130 des anderen Leitungstyps, z.B. mit N-Leitung, die die Wannenzonen 128 berühren. Die Wannenzonen 128 und 130 kön­ nen nach bekannten Verfahren hergestellt werden. Beispiels­ weise kann eine Fotolackschicht über Teilen der Hauptflä­ che 116 dort vorgesehen werden, wo die Wannenzonen 130 ge­ bildet werden sollen, während in die freigelegten Bereiche der Hauptfläche 116 P-Dotierstoffe, z.B. Bor, implantiert oder diffundiert werden. Die Fotolackschicht wird dann ent­ fernt und die Hauptfläche 116 über den P-dotierten Berei­ chen mit einer neuen Fotolackschicht bedeckt. Anschließend werden N-Dotierstoffe, z.B. Phosphor, in die freigelegten Bereiche der Hauptfläche 116 diffundiert oder implantiert. Das Substrat 112 wird dann erhitzt, um die Dotierstoffe in den Substratkörper einzudiffundieren und die Wannenzonen 128 und 130 zu bilden. Die Wannenzonen 128 und 130 werden bis zu einer Tiefe eindiffundiert, die die Tiefe der im Substrat 112 zu bildenden Gräben übersteigt.
Eine dünne Schicht 148 aus Siliziumoxid wird dann auf der Hauptfläche 116 aufgewachsen, z.B. indem die Hauptfläche 116 bei erhöhter Temperatur einer Wasserdampfatmosphäre ausgesetzt wird. Eine Schicht 149 aus Siliziumnitrid wird dann auf die Siliziumoxidschicht 148 aufgebracht. Das kann erreicht werden, indem die Siliziumoxidschicht 148 einer Mischung von Silan und Ammoniak ausgesetzt wird und das Substrat auf eine Temperatur erhitzt wird, bei der die gas­ förmige Mischung zerfällt und sich Siliziumnitrid bildet, welches sich auf der Siliziumoxidschicht 148 niederschlägt. Die Schicht 149 kann alternativ auch aus hoch mit Phosphor dotiertem polykristallinem Silizium bestehen. Auf die Sili­ ziumnitridschicht 149 wird eine Schicht 150 aus einem Foto­ lack aufgebracht und unter Verwendung üblicher fotolithogra­ fischer Techniken mit durchgehenden Öffnungen 152 über den für die Gräben vorgesehenen Bereichen der Hauptfläche 116 ausgestattet. Die freigelegten Bereiche der Siliziumnitrid­ schicht 149 werden einer anisotropen Plasmaätzung ausge­ setzt, durch welche zunächst das Siliziumnitrid, dann die Teile der Siliziumoxidschicht 148 unter den freigelegten Teilen der Siliziumnitridschicht 149 und schließlich die darunterliegenden Teile des Substrats 112 unter Bildung der Gräben 118 entfernt werden. Die Gräben 118 werden nur bis zu einer gegenüber der Tiefe der Wannen 128 und 130 geringeren Tiefe geätzt.
Die Fotolackschicht 150 wird anschließend mit Hilfe eines Lösungsmittels entfernt. Das Bauelement wird dann wärmebe­ handelt, um möglicherweise durch die Plasmaätzung erzeugte Defekte in den Wänden der Gräben 118 zu beseitigen. Dazu wird zuerst eine dünne Schicht aus Siliziumoxid auf den Oberflächen der Gräben 118 aufgewachsen, indem die Wände der Gräben einer Wasserdampfatmosphäre bei einer Temperatur von etwa 800 bis 900°C ausgesetzt werden. Das Bauelement wird dann in einem Inertgas, z.B. Stickstoff oder Argon, bei einer Temperatur zwischen 1000 und 1200°C wärmebehan­ delt. Nach diesem Anlassen wird eine dicke Schicht 122 aus Siliziumoxid auf den Oberflächen der Gräben 118 gemäß Fig. 3b aufgewachsen.
Nach Fig. 3c wird auf der Siliziumnitridschicht 149 und innerhalb der Gräben 118 bis zum vollständigen Auffüllen derselben eine Schicht 154 aus einem Schmelzglas niederge­ schlagen. Die Glasschicht 154 wird anschließend erhitzt, um sie zwecks Glättung ihrer Oberfläche erneut zum Fließen zu bringen. Die Glasschicht 154 weist jedoch in ihrer Ober­ fläche Vertiefungen bzw. Eindrücke oberhalb der Gräben 118 auf, deren Form mit der Breite der Gräben 118 variiert. Auf die Glasschicht 154 wird eine Fotolackschicht 155 aufge­ bracht und unter Verwendung üblicher fotolithografischer Techniken mit Öffnungen 157 ausgestattet, die direkt über Teilen der Hauptfläche 116 zwischen den Gräben 118 liegen. Das kann durch Verwendung einer Maske zum Begrenzen der Öffnungen 157 erreicht werden, die ein direktes Gegenstück der Maske darstellt, die zum Bilden der die Position der Gräben 118 definierenden Öffnungen 152 der Fotolackschicht 150 verwendet wird. Alternativ kann dieselbe, zum Bilden der Öffnungen 152 in der Fotolackschicht 150 verwendete Maske bei Verwendung eines entgegengesetzten Fotolacktyps anstelle der Fotolackschicht 150 eingesetzt werden.
Nach Fig. 3e wird eine Planierschicht 156 auf die Fotolack­ schicht 155 und die freigelegten Teile der Glasschicht 154 innerhalb der Öffnungen 157 aufgebracht. Die Planier­ schicht 156 soll vorzugsweise aus einem Fotolack bestehen, obwohl sie auch aus einem Kunstharz, z.B. aus Polyimid, herzustellen ist. Die Planierschicht 156 wird mit solcher Dicke hergestellt, daß sie eine ebene Oberfläche erhält. Sie wird dann einer nicht selektiven isotropen Plasmaätzung in einem Medium ausgesetzt, das mit im wesentlichen glei­ cher Geschwindigkeit durch das Material der Planierschicht 156, die Fotolackschicht 155 und die Glasschicht 154 ätzt. Die Ätzung wird so lange fortgesetzt, bis die Siliziumni­ tridschicht 149 nach Fig. 3f freigelegt wird. Die Silizi­ umnitridschicht 149 wird dann mit einem passenden Ätzmit­ tel, z.B. heißer Phosphorsäure, entfernt, so daß die Sili­ ziumoxidschicht 148 freigelegt wird. Die Schicht 148 wird dann mit einem Ätzmittel, z.B. gepufferter Flußsäure, abge­ tragen. Wenn eine hochdotierte polykristalline Silizium­ schicht anstelle der Siliziumnitridschicht 149 verwendet wird, kann die polykristalline Siliziumschicht entweder durch Plasmaätzung oder durch eine naßchemische Ätzung in Kaliumhydroxid entfernt werden. Nach Fig. 3g verbleiben die Bereiche der Hauptfläche 116 zwischen den Gräben 118 freige­ legt und die Gräben 118 mit dem Isoliermaterial 126 ge­ füllt, wobei die Oberfläche der Gräben im wesentlichen mit derjenigen der Hauptfläche 116 planar wird. In den Wannen 128 und 130 können an der Hauptfläche 116 nach bekannten Techniken, z.B. wie oben beschrieben, MOS-Transistoren her­ gestellt werden.
Anhand der Fig. 4a und 4b werden alternative Schritte be­ schrieben, die in dem anhand der Fig. 3a bis 3g beschriebe­ nen Verfahren eingesetzt werden können. Hiernach wird die integrierte Schaltung zunächst mit den Stufen 3 a bis 3 d bis zu dem Zustand aufgebaut, in dem die Fotolackschicht 155 mit darin vorgesehenen Öffnungen 157 auf der Glas­ schicht 154 vorgesehen wird. Nach Fig. 4a werden die in den Öffnungen 157 der Fotolackschicht 155 freigelegten Tei­ le der Glasschicht 154 mit einem Ätzmittel bis herunter zu der Siliziumnitridschicht 149 weggeätzt. Nach Fig. 4a wird dabei die Glasschicht 154 bis in den Bereich unterhalb der Fotolackschicht 157 zurückgeätzt. Die Fotolackschicht 157 wird dann mit einem Lösungsmittel entfernt, und nach Fig. 4b wird eine Planierschicht 156 über der Glasschicht 154 und der Siliziumnitridschicht 149 ausgebreitet. Die Planierschicht 156 wird so ausreichend dick gemacht, daß sie eine im wesentlichen ebene Oberfläche erhält. Die Pla­ nierschicht 156 wird dann einer Plasmaätzung ausgesetzt, um sie und die Glasschicht 154 bis zu einer Tiefe zu ätzen, in der die Siliziumnitridschicht 149 nach Fig. 3f freige­ legt wird. Die integrierte Schaltung wird dann in der oben beschriebenen Weise fertiggestellt.
Anhand der Fig. 5a bis 5c werden andere Alternativschritte beschrieben, die in dem Verfahren nach Fig. 3a bis 3g einzu­ setzen sind. Zur Anwendung dieser Alternativschritte wird die integrierte Schaltung zunächst mit den Schritten gemäß Fig. 3a bis 3d bis zu dem Zustand gefertigt, in dem die Fotolackschicht 155 mit darin befindlichen Öffnungen 157 auf der Glasschicht 154 nach Fig. 5a vorbereitet ist. Die Glasschicht 154 soll so dick werden, daß ihr Bereich über der Siliziumnitridschicht 149 um das Zwei- bis Dreifache der kombinierten Dicke von Siliziumoxidschicht 148 und Sili­ ziumnitridschicht 149 stärker wird als die Tiefe des Gra­ bens 118. Wenn also die kombinierte Dicke von Siliziumoxid­ schicht 148 und Siliziumnitridschicht 149 in der Größen­ ordnung von 250 bis 450 Nanometern liegt und der Graben 118 500 Nanometer dick ist, soll die Glasschicht 154 im Bereich oberhalb der Siliziumnitridschicht 149 etwa 700 bis 1000 Nanometer dick werden. Nach dem Bilden der Öffnun­ gen 157 in der Fotolackschicht 155 soll der Fotolack nicht breiter als die Gräben 118 sein. Wie im folgenden erläu­ tert, wird bevorzugt, die verbleibenden Teile der Fotolack­ schicht 155 schmaler als die Gräben 118 zu machen.
Die Glasschicht 154 wird dann mit einem isotropen Ätzmit­ tel, entweder einem Plasmaätzmittel oder einem naßche­ mischen Ätzmittel (gepufferte Flußsäure) geätzt, das die Fotolackschicht 155 mit derselben Geschwindigkeit seitlich unterätzt, mit der die Ätzung senkrecht in Richtung auf das Substrat 112 fortschreitet. Die Glasschicht 154 wird ge­ ätzt, bis ihre Oberfläche im wesentlichen planar mit dem Teil ihrer Oberfläche oberhalb der breiten Gräben 118 wird. Dieser Zustand wird erreicht, kurz bevor die Ätzung bis zur Oberfläche der Siliziumnitridschicht 149 vordringen würde (vgl. Fig. 5b).
Wie oben erläutert, stellen sich in der Glasschicht 154 oberhalb der Gräben 118 Vertiefungen ein, deren Maß mit der Breite der Gräben 118 variiert. Die Vertiefungen sind daher über einem breiteren Graben 118 stärker als über einem schmaleren Graben ausgeprägt. Die Glasschicht erhält jedoch selbst in einem breiten Graben 118 eine solche Dicke, daß die Oberfläche der Vertiefung oberhalb der Oberfläche der Siliziumnitridschicht 149 liegt. Nach Fig. 5b wird die über einem schmalen Graben 118 liegende Fotolackschicht 155 von beiden Seiten her bis zu einem Punkt unterschnitten, an dem sie von der Glasschicht 154 ganz abfällt, während die Fotolackschicht 155 über dem breiteren Graben 118 auf der Glasschicht 154 verbleiben kann. Obwohl ferner die Oberflä­ che der geätzten Glasschicht 154 im wesentlichen eben wird, erhält sie doch zugespitzte Vorsprünge oberhalb der Gräben 118. Wenn die Fotolackschicht 155 über jedem Graben 118 schmaler gemacht wird als die Breite der Gräben - wie mit den gestrichelten Linien in 5 a angedeutet - werden die Vorsprünge der geätzten Glasschicht 154 entsprechend den gestrichelten Linien von Fig. 5b kleiner, so daß die Ober­ fläche der Glasschicht 154 ebener wird.
Irgendwelche bis zu diesem Verfahrensstand nach Fig. 5b auf der Oberfläche der Glasschicht 154 verbleibende Teile der Fotolackschicht 155 werden dann mit einem Lösungsmittel entfernt. Die Glasschicht 154 wird wiederum isotrop geätzt, vorzugsweise mit gepufferter Flußsäure, bis ihre Oberfläche nach Fig. 5c im wesentlichen planar mit der Hauptfläche 116 des Substrats 112 wird, d.h. bis die Oberfläche des die Gräben 118 ausfüllenden Isoliermaterials 126 im wesent­ lichen in einer Ebene mit der Hauptfläche 116 liegt. Obwohl die Oberfläche des Isoliermaterials 126 nach Fig. 5c nicht vollkommen planar wird, weil noch zugespitzte Vorsprünge verbleiben, werden die Vorsprünge kleiner als jene, die ursprünglich in der Glasschicht 154 gebildet waren, so daß sie die weitere Bearbeitung der integrierten Schaltung oder deren Betrieb nicht stören. Die integrierte Schaltung wird im Anschluß an die Verfahrensschritte nach Fig. 5c in der oben beschriebenen Weise fertiggestellt.
Eine weitere Abwandlung des anhand der Fig. 3a bis 3g beschriebenen Verfahrens wird unter Bezugnahme auf Fig. 6 erläutert. Bei dieser Variation des Herstellungsverfahrens wird die integrierte Schaltung wiederum mit den Verfahrens­ schritten entsprechend Fig. 3a bis 3d bis zu dem Zustand vorbereitet, in dem die Fotolackschicht 155 mit den Öffnun­ gen 157 auf der Glasschicht 154 nach Fig. 5a vorbereitet war. Die Glasschicht 154 wird dann mit einem isotropen Ätzmittel geätzt, bis ihre Oberfläche im wesentlichen pla­ nar mit dem Teil ihrer Oberfläche oberhalb des breiten Grabens nach Fig. 5b ist. Nach Fig. 6 wird die Glasschicht 154 bis zu der gestrichelten Linie 158 heruntergeätzt. Die restlichen Teile der Fotolackschicht 155 auf der Glas­ schicht 154 werden mit einem Lösungsmittel entfernt, und die Glasschicht wird wiederum isotrop geätzt, bis ihre Oberfläche im wesentlichen planar mit der Siliziumnitrid­ schicht 149 gemäß der strichpunktierten Linie 160 wird.
Daraufhin wird zusätzliches Glasmaterial auf die Glas­ schicht 154 niedergeschlagen, um ihre Dicke um einen Betrag zwischen etwa 500 bis 1000 Nanometer bis zu der strichpunk­ tierten Linie 162 anzuheben. Dann wird die Glasschicht 154 wieder isotrop geätzt, bis ihre Oberfläche im wesentlichen planar mit der Hauptfläche 116 des Substrats 112, wie mit der Linie 160 angedeutet, wird. Durch Vergleich von Fig. 6 mit Fig. 5 ergibt sich, daß durch die zusätzlichen Ver­ fahrensschritte eine wesentlich glattere Oberfläche des Iso­ liermaterials 126 erhalten wird.
In der integrierten Schaltungsanordnung 10 sollen die Grä­ ben 18 eine Tiefe von wenigstens 0,5 Mikrometern besitzen. Hierdurch sollen Inversionen von Teilen des Substrats 12 am Boden der Gräben in Folge von Strompfaden vermieden wer­ den, die den Graben 18 kreuzen können. Die maximale Tiefe der Gräben 118 ist nicht kritisch, sie hängt ab von der Dicke des Substrats 12 und der zum Atzen des Grabens zur Verfügung stehenden Zeit. Je mehr Zeit zum Atzen des Gra­ bens 18 aufgewendet wird, um so teurer wird die integrierte Schaltung. Die Wannen 28 und 30 sollen um wenigstens 1 Mi­ krometer tiefer als die Gräben 18 in das Substrat hinein­ reichen. Die Trägerkonzentration in der P-Wanne 28 soll längs der Wände der Gräben 18 relativ hoch sein und minde­ stens 1016 Träger/cm3 betragen, um eine Inversion der P- Wanne 28 längs der Gräben 18 zu verhindern. Um das zu errei­ chen, soll der beim Bilden der P-Wanne 28 in das Substrat 12 implantierte Betrag an P-Dotierstoff, z.B. Bor, groß genug sein, um die gewünschte Trägerkonzentration längs der Gräben 18 zu erhalten, wenn die Dotierstoffe in das Sub­ strat 12 hineindiffundiert werden. Dieser Betrag hängt ab von der Tiefe der Gräben 18. Bei einem 0,5 Mikrometer tiefen Graben 18 soll eine Trägerkonzentration von etwa 1012 Träger/cm3 in das Substrat 12 implantiert werden. Bei tieferen Gräben soll die implantierte Trägerkonzentration entsprechend vergrößert werden. Die Trägerkonzentration in der N-Wanne 30 ist nicht kritisch und kann jeden Betrag haben, der zum Herstellen guter Transistoren erforderlich ist.
In der integrierten Schaltung 10 bilden die sich einander berührenden Wannen 28 und 30 einen lateralen Bipolartran­ sistor. Wenn jedoch die Gräben 18 relativ tief gemacht wer­ den, so daß die Wannen 28 und 30 ebenfalls relativ tief werden, wird die Trägerkonzentration in dem Bereich der Wannen 28 und 30, in dem sie diese berühren, relativ nie­ drig. Der jeweils resultierende laterale Bipolartransistor wird also eine nur geringe Verstärkung besitzen und nur wenig anfällig für ein "Einschnappen", d.h. das Entstehen eines niederohmigen Strompfades, sein.
Das unter Bezugnahme auf die Fig. 2a bis 2e beschriebene Verfahren kann im Rahmen der Herstellung einer grabeniso­ lierten integrierten Schaltung nur angewendet werden, wenn alle Gräben 18 dieselbe Breite besitzen sollen. Wenn die Gräben 18 unterschiedliche Breite haben sollen, erhält die die Gräben ausfüllende Glasschicht 54 eine derart unebene Oberfläche, daß eine Planierschicht 56 mit ebener Oberflä­ che kaum herzustellen ist. Die gleichmäßige Ätzung der Pla­ nierschicht 56 und der Glasschicht 54 bis herunter zur Sub­ stratoberfläche 12 sind dann auch nicht möglich. Die Ab­ wandlungen des Verfahrens gemäß Fig. 3a bis 3g und 4a bis 4b können jedoch zum Herstellen von Gräben unterschiedli­ cher Breite verwendet werden. Diese Ausführungsbeispiele des Verfahrens können also verwendet werden, um eine inte­ grierte Schaltung herzustellen, die einen eine Feldisola­ tion aufnehmenden breiten Graben und schmalere Transisto­ ren voneinander trennende Gräben enthält.

Claims (31)

1. Integrierte CMOS-Schaltung (10) mit einem Substrat (12), gekennzeichnet durch
  • a) einkristallines Silizium mit einer Hauptfläche (16);
  • b) einen Graben (18) in der Hauptfläche (16);
  • c) den Graben (18) füllendes Isoliermaterial (26);
  • d) eine P-leitende Wanne (28) in dem Substrat (12), die sich von der Hauptfläche (16) längs einer Sei­ tenwand (20) des Grabens (18) tiefer als dieser in das Substrat (12) erstreckt;
  • e) eine N-leitende Wanne (30) in dem Substrat (12), die sich von der Hauptfläche (16) längs der ande­ ren Seitenwand (20) des Grabens (18) tiefer als dieser in das Substrat (12) erstreckt und die P- leitende Wanne (28) kontaktiert; und
  • f) einen separaten MOS-Transistor (32, 28 a; 34, 30 a) in jeder Wanne (28, 30) an der Hauptfläche (16).
2. CMOS-Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Seitenwände (20) des Grabens (18) im we­ sentlichen senkrecht zur Hauptfläche (16) verlaufen.
3. CMOS-Schaltung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß sich eine Schicht (22) aus Siliziumoxid auf den Seitenwänden (20) und auf dem Boden (24) des Grabens (18) befindet.
4. CMOS-Schaltung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das den Graben (18) füllende Isoliermaterial (26) aus Siliziumoxid, Siliziumnitrid, einem Glas oder einem Kunststoff be­ steht.
5. CMOS-Schaltung nach Anspruch 4, dadurch gekennzeich­ net, daß das Isoliermaterial (26) entweder aus Phos­ phorsilikatglas oder aus Borphosphorsilikatglas be­ steht.
6. CMOS-Schaltung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die P-leitende Wanne (28) längs der Seitenwand des Grabens (18) eine Dotierstoffkonzentration von wenigstens 1016 Trägern/ cm3 besitzt.
7. CMOS-Schaltung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Graben (18) wenigstens 0,5 Mikrometer tief ist.
8. CMOS-Schaltung nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die P-leitende Wanne (28) und die N-leitende Wanne (30) sich um wenig­ stens 1 Mikrometer tiefer als der Graben (18) in das Substrat (12) hineinerstrecken.
9. CMOS-Schaltung nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in der Hauptflä­ che (16) des Substrats (12) mehrere Gräben (18) mit Abstand voneinander vorgesehen sind, daß jeder Graben (18) mit einem Isoliermaterial (26) gefüllt ist, daß sich die P-leitende Wanne (28) längs der Hauptfläche (16) von der einen Seitenwand (20) eines Grabens (18) zu einem zweiten Graben (18) erstreckt und daß sich die N-leitende Wanne (30) längs der Hauptfläche (16) von der anderen Seitenwand (20) des einen Grabens (18) zu einem dritten Graben (18) erstreckt.
10. CMOS-Schaltung nach Anspruch 9, dadurch gekennzeich­ net, daß alle Gräben (18) im wesentlichen dieselbe Breite besitzen (Fig. 2a-e).
11. CMOS-Schaltung nach Anspruch 9, dadurch gekennzeich­ net, daß wenigstens einer der Gräben (118) eine Breite abweichend von den Breiten der anderen Gräben (118) besitzt (Fig. 3a-g; 4a, b).
12. Verfahren zum Herstellen einer integrierten CMOS-Schal­ tung, gekennzeichnet durch folgende Schritte:
  • a) Bilden wenigstens eines Grabens (18) in einer Hauptfläche (16) eines Substrats (12) aus einkri­ stallinem Silizium;
  • b) Bilden einer P-leitenden Wanne (28) in dem Sub­ strat (12) längs einer Seitenwand (20) des Grabens (18) und einer N-leitenden Wanne (30) längs der anderen Seitenwand (20) des Grabens (18), derart, daß sich die Wannen (28, 30) von der Hauptfläche (16) aus tiefer als der Graben (18) in das Sub­ strat (12) erstrecken und einander kontaktieren;
  • c) Füllen des Grabens (18) mit einem Isoliermaterial (26); und
  • d) Bilden eines separaten MOS-Transistors (32, 28 a, 34, 30 a) in jeder der P-leitenden und N-leitenden Wannen (28, 30) an der Hauptfläche (16) des Sub­ strats (12).
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Graben (18) in dem Substrat (12) zuerst gebil­ det wird und daß dann die P- und N-leitenden Wannen (28, 30) im Substrat (12) hergestellt werden.
14. Verfahren nach Anspruch 12 oder 13, dadurch gekenn­ zeichnet, daß die Wannen (28, 30) durch Einbringen von P-Dotierstoffen in das Substrat (12) an einer er­ sten Seitenwand (20) des Grabens (18) sowie von N-Do­ tierstoffen in das Substrat (12) an der anderen Seiten­ wand (20) des Grabens (18) und durch Erhitzen des Sub­ strats zwecks Diffundierens der Dotierstoffe in das Substrat (12) bis zu einer die Tiefe des Grabens (18) übersteigenden Tiefe und bis zum gegenseitigen Berüh­ ren der Wannen (28, 30) gebildet werden.
15. Verfahren nach einem oder mehreren der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß vor dem Füllen des Grabens (18) mit dem Isoliermaterial (26) eine dünne Schicht aus Siliziumoxid (22) auf den Seitenwän­ den (20) und auf dem Boden (24) des Grabens (18) gebil­ det wird.
16. Verfahren nach einem oder mehreren der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß zum Füllen des Grabens (18) mit dem Isoliermaterial (26) eine Schicht (54) aus Isoliermaterial auf die Hauptfläche (16) des Substrats (12) aufgebracht und bis zum Füllen des Gra­ bens (18) in diesen eingebracht wird, daß eine Planier­ schicht (56) auf die Schicht (54) aus Isoliermaterial aufgebracht und daß die Planierschicht (56) sowie an­ schließend die Isolierschicht (54) bis zur Hauptflä­ che (16) des Substrats (12) weggeätzt werden.
17. Verfahren nach Anspruch 12 oder 13, dadurch gekenn­ zeichnet, daß die P-leitende Wanne (28) und die N-lei­ tende Wanne (30) in Kontakt miteinander im Substrat (12) gebildet werden und daß dann der Graben (18) im Bereich des Übergangs der Wannen (28, 30) in das Sub­ strat (12) eingebracht wird.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß zum Herstellen des Grabens (18) eine Ätzmasken­ schicht (50) auf der Hauptfläche (16) des Substrats (12) gebildet wird, daß in der Ätzmaskenschicht (50) über dem für den Graben (18) vorgesehenen Bereich der Hauptfläche (16) eine Öffnung (51) vorgesehen wird und daß die in der Öffnung (51) freigelegte Oberfläche zum Bilden des Grabens (18) geätzt wird.
19. Verfahren nach Anspruch 17 oder 18, dadurch gekenn­ zeichnet, daß nach dem Herstellen des Grabens (18) eine Schicht aus Siliziumoxid (22) auf den Seitenwän­ den (20) und auf dem Boden (24) des Grabens (18) er­ zeugt wird.
20. Verfahren nach einem oder mehreren der Ansprüche 17 bis 19, dadurch gekennzeichnet, daß zum Füllen des Grabens (18) mit dem Isoliermaterial (26) eine Schicht aus dem Isoliermaterial auf die Maskenschicht aufge­ bracht und in den Graben bis zum Füllen des Grabens eingebracht wird und daß dann das Isoliermaterial ge­ ätzt wird, bis die Maskenschicht freigelegt ist und das Isoliermaterial eine im wesentlichen mit der Sub­ stratoberfläche planare Oberfläche besitzt.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß vor dem Ätzen der Isolierschicht eine Schicht aus Fotolack auf den Bereich des Isoliermaterials oberhalb des Grabens (18) aufgebracht wird.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß vor dem Ätzen des Isoliermaterials eine Planier­ schicht (56) auf dem Isoliermaterial und der Fotolack­ schicht vorgesehen wird und daß dann die Planier­ schicht, die Fotolackschicht und die Schicht aus Iso­ liermaterial geätzt werden, bis die Maskenschicht frei­ gelegt und die Isolierschicht planar mit der Substrat­ oberfläche ist.
23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß nach dem Aufbringen der Fotolackschicht die freige­ legten Teile des Isoliermaterials bis zur Masken­ schicht geätzt werden und daß die Fotolackschicht dann entfernt wird.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß nach dem Entfernen der Fotolackschicht eine Pla­ nierschicht auf die freigelegte Maskenschicht und die Schicht aus Isoliermaterial aufgebracht wird und daß die Planierschicht und das Isoliermaterial bis zur Maskenschicht geätzt werden.
25. Verfahren zum Herstellen einer grabenisolierten inte­ grierten Schaltung, gekennzeichnet durch folgende Schritte:
  • a) Bilden einer Vielzahl auf Abstand gesetzter Grä­ ben in einer Hauptfläche eines Substrats aus Halb­ leitermaterial;
  • b) Aufbringen einer Schicht aus Isoliermaterial auf das Substrat und in die Gräben, bis die Gräben mit dem Isoliermaterial gefüllt sind und die Ober­ fläche des Isoliermaterials über die Hauptfläche des Substrats übersteht, aber das Isoliermaterial oberhalb der Gräben und längs derselben Vertiefun­ gen besitzt;
  • c) Aufbringen einer Schicht aus Fotolack auf die Ober­ fläche des Isoliermaterials oberhalb der in dem Isoliermaterial über den Gräben entstandenen Ver­ tiefungen; und
  • d) Abtragen des Isoliermaterials, bis die Oberfläche des Isoliermaterials im Bereich oberhalb der Grä­ ben im wesentlichen planar mit der Substratoberflä­ che ist.
26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß zum Herstellen der Gräben eine Schicht aus Sili­ ziumnitrid auf der Hauptfläche des Substrats gebildet wird, daß in der Siliziumnitridschicht Öffnungen an den für die Gräben vorgesehenen Bereichen erzeugt wer­ den und daß das Substrat durch die Öffnungen der Sili­ ziumnitridschicht hindurchgeätzt wird.
27. Verfahren nach Anspruch 25 oder 26, dadurch gekenn­ zeichnet, daß nach dem Herstellen der Fotolackschicht oberhalb der Vertiefungen des Isoliermaterials eine eine im wesentlichen planare Oberfläche aufweisende Planierschicht auf die Fotolackschicht und die freige­ legte Oberfläche des Isoliermaterials aufgebracht wird, daß die Planierschicht, die Fotolackschicht und die Schicht aus Isoliermaterial unter Freilegung der Siliziumnitridschicht abgeätzt werden, bis die Ober­ fläche der Teile des Isoliermaterials innerhalb der Gräben im wesentlichen planar mit der Substratoberflä­ che ist und daß dann die Siliziumnitridschicht ent­ fernt wird.
28. Verfahren nach Anspruch 25 oder 26, dadurch gekenn­ zeichnet, daß nach dem Aufbringen der Fotolackschicht auf die Vertiefungen der Schicht aus Isoliermaterial wenigstens ein Teil des freigelegten Bereichs des Iso­ liermaterials zwischen den Gräben abgetragen und dann die Fotolackschicht entfernt wird.
29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß der freigelegte Bereich der Schicht aus Isolierma­ terial durch Ätzen bis zum Freilegen der Siliziumni­ tridschicht entfernt wird, daß nach dem Entfernen der Fotolackschicht eine Planierschicht auf die Silizium­ nitridschicht und die Schicht aus Isoliermaterial auf­ gebracht wird, daß die Planierschicht und die Isolier­ schicht geätzt werden, bis die Oberfläche der Isolier­ schicht innerhalb der Gräben im wesentlichen planar mit der Substratoberfläche ist und daß die Siliziumni­ tridschicht dann entfernt wird.
30. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß der freigelegte Bereich des Isoliermaterials iso­ trop bis zum Niveau des Bodens der tiefsten Vertiefung der Schicht aus Isoliermaterial geätzt wird, daß jeg­ licher auf dem Isoliermaterial verbleibender Fotolack dann entfernt wird und daß das Isoliermaterial erneut geätzt wird, bis seine Oberfläche innerhalb der Grä­ ben im wesentlichen planar mit der Substratoberfläche und dadurch die Siliziumnitridschicht freigelegt wird und daß die Siliziumnitridschicht dann entfernt wird.
31. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß der freigelegte Bereich des Isoliermaterials iso­ trop bis zum Niveau des Bodens der tiefsten Vertiefung der Schicht aus Isoliermaterial geätzt wird, daß jegli­ cher auf dem Isoliermaterial verbleibender Fotolack dann entfernt wird, daß das Isoliermaterial erneut geätzt wird, bis seine Oberfläche im wesentlichen pla­ nar mit der Oberfläche der Siliziumnitridschicht ist, daß eine Planierschicht auf die Siliziumnitridschicht und das Isoliermaterial aufgebracht wird, daß die Pla­ nierschicht und die Schicht aus Isoliermaterial geätzt werden, bis die Oberfläche des Isoliermaterials inner­ halb der Gräben im wesentlichen planar mit der Sub­ stratoberfläche wird und die Siliziumnitridschicht dann entfernt wird.
DE3625742A 1985-08-05 1986-07-30 Integrierte CMOS-Schaltung Expired - Fee Related DE3625742C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US76244185A 1985-08-05 1985-08-05

Publications (2)

Publication Number Publication Date
DE3625742A1 true DE3625742A1 (de) 1987-05-27
DE3625742C2 DE3625742C2 (de) 1995-06-29

Family

ID=25065055

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3625742A Expired - Fee Related DE3625742C2 (de) 1985-08-05 1986-07-30 Integrierte CMOS-Schaltung

Country Status (4)

Country Link
JP (1) JPS6338251A (de)
KR (1) KR870002656A (de)
DE (1) DE3625742C2 (de)
SE (1) SE8603126L (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0399066A1 (de) * 1988-03-24 1990-11-28 Seiko Epson Corporation Verfahren zur Herstellung einer Halbleiteranordnung mit einer Isolationszone und einer Wanne
EP0407047A2 (de) * 1989-07-03 1991-01-09 Advanced Micro Devices, Inc. Verfahren zum Ebnen von Topologien für integrierte Schaltungen
EP0532361A2 (de) * 1991-09-13 1993-03-17 Nec Corporation Verfahren zur Herstellung einer Halbleiteranordnung mit Isolierzonen
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
EP0545263A2 (de) * 1991-11-29 1993-06-09 Sony Corporation Verfahren zur Herstellung einer Isolationsprobe mittels einer Polierschritt
EP0678912A2 (de) * 1994-04-20 1995-10-25 Texas Instruments Incorporated Isolation von Transistoren durch Gräben, die mit Dielektrika mit niedriger dielektrischer Konstante K gefüllt sind
US5643836A (en) * 1993-07-27 1997-07-01 Siemens Aktiengesellschaft Method for producing a semiconductor layer structure having a planarized surface and the use thereof in the manufacture of bipolar transistors and DRAMS
EP0810650A2 (de) * 1996-05-16 1997-12-03 Siemens Aktiengesellschaft Uniforme Füllung von Graben unter Verwendung einer isotropen Ätzung
US6531737B2 (en) 1998-06-23 2003-03-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved interlayer contact and manufacturing method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2579211B2 (ja) * 1989-01-18 1997-02-05 三菱電機株式会社 半導体装置の製造方法
JP2621765B2 (ja) * 1992-07-30 1997-06-18 日本電気株式会社 Cmos半導体装置の素子分離構造の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0138517A1 (de) * 1983-10-11 1985-04-24 AT&T Corp. Integrierte Halbleiterschaltungen mit komplementären Metall-Oxyd-Halbleiteranordnungen
WO1985004525A1 (en) * 1984-03-29 1985-10-10 Hughes Aircraft Company A latch-up resistant cmos structure for vlsi

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5986263A (ja) * 1982-11-09 1984-05-18 Nec Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0138517A1 (de) * 1983-10-11 1985-04-24 AT&T Corp. Integrierte Halbleiterschaltungen mit komplementären Metall-Oxyd-Halbleiteranordnungen
WO1985004525A1 (en) * 1984-03-29 1985-10-10 Hughes Aircraft Company A latch-up resistant cmos structure for vlsi

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Tr.m Electron Dev., Vol. ED-32, No. 5, Mai 1985, S. 926-931 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
EP0399066A1 (de) * 1988-03-24 1990-11-28 Seiko Epson Corporation Verfahren zur Herstellung einer Halbleiteranordnung mit einer Isolationszone und einer Wanne
EP0407047A2 (de) * 1989-07-03 1991-01-09 Advanced Micro Devices, Inc. Verfahren zum Ebnen von Topologien für integrierte Schaltungen
EP0407047A3 (en) * 1989-07-03 1991-01-30 Advanced Micro Devices, Inc. Improved method of planarization of topologies in integrated circuit structures
EP0532361A3 (de) * 1991-09-13 1995-03-22 Nippon Electric Co
EP0532361A2 (de) * 1991-09-13 1993-03-17 Nec Corporation Verfahren zur Herstellung einer Halbleiteranordnung mit Isolierzonen
EP0545263A2 (de) * 1991-11-29 1993-06-09 Sony Corporation Verfahren zur Herstellung einer Isolationsprobe mittels einer Polierschritt
EP0545263A3 (en) * 1991-11-29 1996-01-10 Sony Corp Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
US5643836A (en) * 1993-07-27 1997-07-01 Siemens Aktiengesellschaft Method for producing a semiconductor layer structure having a planarized surface and the use thereof in the manufacture of bipolar transistors and DRAMS
EP0678912A2 (de) * 1994-04-20 1995-10-25 Texas Instruments Incorporated Isolation von Transistoren durch Gräben, die mit Dielektrika mit niedriger dielektrischer Konstante K gefüllt sind
EP0678912A3 (de) * 1994-04-20 1998-01-21 Texas Instruments Incorporated Isolation von Transistoren durch Gräben, die mit Dielektrika mit niedriger dielektrischer Konstante K gefüllt sind
EP0810650A2 (de) * 1996-05-16 1997-12-03 Siemens Aktiengesellschaft Uniforme Füllung von Graben unter Verwendung einer isotropen Ätzung
EP0810650A3 (de) * 1996-05-16 1998-03-18 Siemens Aktiengesellschaft Uniforme Füllung von Graben unter Verwendung einer isotropen Ätzung
US6531737B2 (en) 1998-06-23 2003-03-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved interlayer contact and manufacturing method thereof

Also Published As

Publication number Publication date
KR870002656A (ko) 1987-04-06
JPS6338251A (ja) 1988-02-18
SE8603126L (sv) 1987-02-06
DE3625742C2 (de) 1995-06-29
SE8603126D0 (sv) 1986-07-15

Similar Documents

Publication Publication Date Title
DE10323242B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit epitaktisch gefülltem Graben und Halbleitervorrichtung mit epitaktisch gefülltem Graben
DE10066412B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE3525396C2 (de)
DE4300806C1 (de) Verfahren zur Herstellung von vertikalen MOS-Transistoren
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE1913052A1 (de) Halbleitervorrichtung
DE19808168A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE10296970B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE2754229A1 (de) Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren
DE3628488A1 (de) Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellung
DE2238450C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
EP1160871A2 (de) Ladungskompensationshalbleiteranordnung und Verfahren zu deren Herstellung
DE3889610T2 (de) Halbleiteranordnung mit einem Trench-Bipolartransistor.
DE3437512A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE1944793A1 (de) Halbleiterbauelement
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
DE19517002C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE3625742C2 (de) Integrierte CMOS-Schaltung
DE2510593C3 (de) Integrierte Halbleiter-Schaltungsanordnung
DE1901186A1 (de) Integrierte Schaltung und Verfahren zu deren Herstellung
DE112013006716T5 (de) Halbleitervorrichtung
DE1439758B2 (de) Verfahren zur herstellung von transistoren
DE3015101C2 (de)
WO2007048393A2 (de) Halbleiterbauelement mit ladungskompensationsstruktur und verfahren zur herstellung desselben

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee