KR940016785A - 반도체메모리장치 - Google Patents

반도체메모리장치 Download PDF

Info

Publication number
KR940016785A
KR940016785A KR1019920023431A KR920023431A KR940016785A KR 940016785 A KR940016785 A KR 940016785A KR 1019920023431 A KR1019920023431 A KR 1019920023431A KR 920023431 A KR920023431 A KR 920023431A KR 940016785 A KR940016785 A KR 940016785A
Authority
KR
South Korea
Prior art keywords
memory cell
cell
line
conductive layer
insulating layer
Prior art date
Application number
KR1019920023431A
Other languages
English (en)
Other versions
KR100243261B1 (ko
Inventor
김한수
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019920023431A priority Critical patent/KR100243261B1/ko
Publication of KR940016785A publication Critical patent/KR940016785A/ko
Application granted granted Critical
Publication of KR100243261B1 publication Critical patent/KR100243261B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 고집적 반도체메모리장치에 관한 것으로, 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나이 블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정 전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
본 발명에 의하면, 메모리셀의 노이즈마진을 증가시킬 수 있으며 낮은 전압에서도 안정되게 동작할 수 있는 반도체메모리장치를 구현할 수 있다.

Description

반도체메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 스태틱랜덤엑세스 메모리셀의 회로도, 제5도 내지 제15도는 본 발명에 의한 반도체 메모리장치의 레이아웃.

Claims (13)

  1. 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나이블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제1전송트랜지스터와 제1구동트랜지스터가 상기 활성영역으로 연결되어 제1인버터를 형성하고 상기 제2전송트랜지스터와 제2구동트랜지스터가 활성영역으로 연결되어 제2인버터를 형성할때, 상기 제1 및 제2인버터 각각의 연결선으로 사용되는 활성영역의 폭이 각각 상기 제2 및 제1구동트랜지스터의 게이트에 의해 조절되도록 상기 제1 및 제2구동트랜지스터의 게이트가 배치되는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서, 상기 제1인버터와 제2인버터가 플립플롭을 구성할때, 상기 제2 및 제1구동트랜지스터의 게이트의 배치에 의해 그 폭이 각각 조절되는 상기 제1 및 제2인버터의 연결선으로 사용되는 상기 활성영역이 상기 제1 및 제2인버터를 구성하는 제1 및 제2전송트랜지스터의 소오스영역으로 작용하는 것을 특징으로 하는 반도체메모리장치.
  4. 제3항에 있어서, 상기 제1 및 제2전송트랜지스터의 소오스저항이 10KΩ이상인 것을 특징으로 하는 반도체메모리장치.
  5. 제3항에 있어서, 상기 제1 및 제2인버터를 플립플롭으로 구성하기 위해 상기 제1 및 제2인버터의 노드와 각각 연결되는 노드패드가 배치되는 것을 특징으로 하는 반도체메모리장치.
  6. 제1항 및 제5항에 있어서, 상기 제1 및 제2인버터의 노드패드 배치시에 상기 제1 및 제2전송트랜지스터의 드레인과 연결되어 비트라인으로 연결되도록 비트라인패드가 함께 배치되는 것을 특징으로 하는 반도체메모리장치.
  7. 제1항에 있어서, 상기 제1 및 제2PMOS부하소자는 상기 제2일정전원선과 수직으로 배치되는 것을 특징으로 하는 반도체메모리장치.
  8. 제1항 및 제7항에 있어서, 상기 제1 및 제2PMOS부하소자의 채널영역이 하나는 셀 상측에 배치되는 제2일정전원선에, 다른 하나는 셀 하측에 배치되는 제2일정전원선에 각각 연결되는 것을 특징으로 하는 반도체메모리장치.
  9. 제1항에 있어서, 상기 제1 및 제2PMOS부하소자의 게이트는 상기 워드라인과 평행하게 배치되는 것을 특징으로 하는 반도체메모리장치.
  10. 제1항에 있어서, 상기 제1 및 제2PMOS부하소자의 게이트와 동일한 도전층으로 셀 상, 하에 비트라인패드가 배치되는 것을 특징으로 하는 반도체메모리장치.
  11. 제1항에 있어서, 상기 제1일정전원선과 제1 및 제2구동트랜지스터의 소오스를 접속시키는 콘택홀을 형성함에 있어서, 두개의 구동트랜지스터를 한 묶음으로 했을 때 상기 두개의 구동트랜지스터와 워드라인 사이에서 종방향으로 이웃하는 메모리셀가 연결되지 않은 활성영역에 각각 하나씩 형성하여 한 메모리셀에 접지용 콘택홀이 두개가 되도록 배치되는 것을 특징으로 하는 반도체메모리장치.
  12. 제1항에 있어서, 하나의 메모리셀에서 모든 패턴이 셀 중앙을 기준으로 대칭으로 배치되는 것을 특징으로 하는 반도체메모리장치.
  13. 반도체기판; 상기 반도체기판에 소정모양으로 형성되고 그 내부에는 소정모양의 불순물확산영역이 형성되어 있는 활성영역; 제1도전층으로 형성되며 전송트랜지스터의 게이트로 이용되는 워드라인 및 상기 전송트랜지스터의 게이트 각각에 대해 평행하며 셀 내측에 형성되는 구동트랜지스터의 게이트; 상기 제1 도전층이 형되어 있는 기판전면에 형성되며 상기 불순물확산영역 및 제1도전층을 부분적으로 노출시키는 제1절연층; 상기 제1절연층상의 소정영역에 형성되며 상기 제1절연층의 부분적으로 노출된 영역을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제2도전층으로 된 노드패드; 상기 노드패드상에 형성되며, 상기 노드패드 및 불순물확산영역의 소정부분을 부분적으로 노출시키는 제2절연층; 상기 제2절연층상에 형성되며 상기 제2절연층의 노출된 부분을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제3도전층으로 된 제1일정전원선; 상기 제 1 일정전원선상에 형성되며 상기 노드패드의 소정영역을 부분적으로 노출시키는 제 3 절연층 및 상기 제1일정전원선 측면에 형성된 스페이서; 상기 제3절연층 및 스페이서상에 형성되며 상기 제3절연층의 노출된 부분을 통해 상기 노드패드와 접속하는 제4도전층으로 된 PMOS박막트랜지스터의 게이트 및 비트라인패드; 상기 제4도전층상에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제5절연층; 상기 제5절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제5도전층으로 된 제2일정전원선 및, PMOS박막트랜지스터의 채널 및 드레인; 상기 제5도전층전면에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제6절연층; 및 상기 제6절연층상에 형성되며 상기 제6절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제6도전층으로 된 비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920023431A 1992-12-05 1992-12-05 반도체메모리장치 KR100243261B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920023431A KR100243261B1 (ko) 1992-12-05 1992-12-05 반도체메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920023431A KR100243261B1 (ko) 1992-12-05 1992-12-05 반도체메모리장치

Publications (2)

Publication Number Publication Date
KR940016785A true KR940016785A (ko) 1994-07-25
KR100243261B1 KR100243261B1 (ko) 2000-02-01

Family

ID=19344832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920023431A KR100243261B1 (ko) 1992-12-05 1992-12-05 반도체메모리장치

Country Status (1)

Country Link
KR (1) KR100243261B1 (ko)

Also Published As

Publication number Publication date
KR100243261B1 (ko) 2000-02-01

Similar Documents

Publication Publication Date Title
KR101161506B1 (ko) 듀얼 포트 ｓｒａｍ을 위한 셀 구조
KR950012576A (ko) 반도체 기억장치
KR940003038A (ko) 정적 랜덤 억세스 메모리 셀과 수직 전계 효과 트랜지스터
KR840005920A (ko) 반도체 집적회로 장치
KR950021666A (ko) 반도체 장치
KR940010348A (ko) 반도체 메모리장치 및 그 제조방법
KR920010880A (ko) 스태틱형 메모리셀
KR20010010407A (ko) 완전 씨모스 에스램 셀
KR940012634A (ko) 반도체 메모리 장치
KR850007718A (ko) 반도체 장치
KR950021672A (ko) 부하로 동작하는 박막트랜지스터를 가진 정적 램
KR920005341A (ko) 반도체 기억장치
KR930003235A (ko) 마스터 슬라이스형 반도체 집적회로 장치의 기본셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로 장치
KR870010550A (ko) 바이폴라 및 mos 장치를 갖춘 트랜스리니어 스태틱 메모리 셀
KR970067369A (ko) 반도체 메모리 장치
US20010038133A1 (en) Full CMOS SRAM cell
KR950012461A (ko) 정적형 반도체 메모리 디바이스
KR900017165A (ko) 스탠다드셀방식의 반도체집적회로
KR20050118021A (ko) 비대칭 ｓｒａｍ 소자 및 그 제조방법
KR940016785A (ko) 반도체메모리장치
KR960010072B1 (ko) 반도체 메모리장치
US6242786B1 (en) SOI Semiconductor device with field shield electrode
KR960015912A (ko) 소프트 에러 억제 저항 부하형 sram 셀
KR890007406A (ko) 고밀도 집적회로
KR920018982A (ko) 반도체 장치 및 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061030

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee