JP2020035888A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第１導電層及び第２導電層と、第１半導体膜及び第２半導体膜と、第１配線及び第２配線と、を備える。第１導電層及び第２導電層は、基板の表面と交差する第１方向に離間して配置され、第１方向と交差する第２方向に延伸する。また、第１導電層は第２導電層よりも基板に近く、第１導電層の第２方向の長さは第２導電層の長さよりも大きい。第１半導体膜は、第１方向に延伸し、第１導電層及び第２導電層に対向する。第２半導体膜は、第２方向において第１導電層の一端及び第２導電層の一端の間に設けられ、第１方向に延伸し、第１導電層に対向する。第１配線は、第１半導体膜よりも基板から遠く、第１半導体膜に電気的に接続されている。第２配線は、第２半導体膜よりも基板から遠く、第２半導体膜に電気的に接続されている。【選択図】図３Ａ

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に配設された複数の導電層と、第１方向に延伸し、複数の導電層に対向する半導体膜と、を備える半導体記憶装置が知られている。
特開２０１６−１７１２４３号公報
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、第１導電層及び第２導電層と、第１半導体膜及び第２半導体膜と、第１配線及び第２配線と、を備える。第１導電層及び第２導電層は、基板の表面と交差する第１方向に離間して配置され、第１方向と交差する第２方向に延伸する。また、第１導電層は第２導電層よりも基板に近く、第１導電層の第２方向の長さは第２導電層の長さよりも大きい。第１半導体膜は、第１方向に延伸し、第１導電層及び第２導電層に対向する。第２半導体膜は、第２方向において第１導電層の一端及び第２導電層の一端の間に設けられ、第１方向に延伸し、第１導電層に対向する。第１配線は、第１半導体膜よりも基板から遠く、第１半導体膜に電気的に接続されている。第２配線は、第２半導体膜よりも基板から遠く、第２半導体膜に電気的に接続されている。
一の実施形態に係る半導体記憶装置は、基板と、第１導電層及び第２導電層と、第１半導体膜及び第２半導体膜と、を備える。第１導電層及び第２導電層は、基板の表面と交差する第１方向に離間して配置され、第１方向と交差する第２方向に延伸する。また、第１導電層は第２導電層よりも基板に近く、第１導電層の第２方向の長さは第２導電層の長さよりも大きい。第１半導体膜は、第１方向に延伸し、第１導電層及び第２導電層に対向する。第２半導体膜は、第２方向において第１導電層の一端及び第２導電層の一端の間に設けられ、第１方向に延伸し、第１導電層に対向する。また、第２方向において、第２半導体膜の厚みは第１半導体膜の厚みよりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、第１導電層及び第２導電層と、第１半導体膜及び第２半導体膜と、を備える。第１導電層及び第２導電層は、基板の表面と交差する第１方向に離間して配置され、第１方向と交差する第２方向に延伸する。また、第１導電層は第２導電層よりも基板に近い。第１半導体膜は、第１方向に延伸し、第１導電層に対向する。第２半導体膜は、第１導電層及び第１半導体膜の間に設けられる。また、第２半導体膜は不純物を含み、第２半導体膜における不純物の濃度は、第１半導体膜における不純物の濃度よりも大きい。
第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。 同半導体記憶装置の模式的な平面図である。 図２の構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。 図２の構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。 同半導体記憶装置の模式的な斜視図である。 図２のＣで示した部分の模式的な拡大図である。 図５に対応する模式的な平面図である。 図５に対応する模式的な平面図である。 図５の構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。 図８のＡで示した部分の模式的な拡大図である。 図５の構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。 図５の構造をＣ−Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向に対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに『電気的に接続』されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、円柱状、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒等の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、円筒状又は円環状の部材等について「径方向の厚み」等と言った場合には、この様な平面における、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。また、円柱状の部材等について「径方向の厚み」等と言った場合には、この様な平面における中心軸から外周面までの距離を意味する事とする。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１の実施形態］
［構成］
以下、図面を参照して、第１の実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
図１は、第１の実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢと、バッファブロックＢＢと、を備える。
サブブロックＳＢは、それぞれ、複数のメモリユニットＭＵａを備える。これら複数のメモリユニットＭＵａの一端は、それぞれ、ビット線ＢＬａを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵａの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵａは、ビット線ＢＬａ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤａ、メモリストリングＭＳａ、及び、ソース選択トランジスタＳＴＳａを備える。
メモリストリングＭＳａは、直列に接続された複数のメモリセルＭＣａを備える。メモリセルＭＣａは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣａのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳａに属する複数のメモリセルＭＣａに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳａに共通に接続される。
ドレイン選択トランジスタＳＴＤａ及びソース選択トランジスタＳＴＳａは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤａのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤａに共通に接続される。ソース選択トランジスタＳＴＳａのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳａに共通に接続される。
バッファブロックＢＢは、それぞれ、複数のメモリユニットＭＵｂを備える。これら複数のメモリユニットＭＵｂの一端は、それぞれ、ビット線ＢＬｂを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵｂの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵｂは、ビット線ＢＬｂ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤｂ、メモリストリングＭＳｂ、及び、ソース選択トランジスタＳＴＳｂを備える。
メモリストリングＭＳｂは、直列に接続された複数のメモリセルＭＣｂを備える。メモリストリングＭＳｂに含まれるメモリセルＭＣｂの数は、メモリストリングＭＳａに含まれるメモリセルＭＣａの数よりも少ない。メモリセルＭＣｂは、メモリセルＭＣａと同様に、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。また、メモリセルＭＣｂのゲート電極はワード線ＷＬに接続される。複数のワード線ＷＬのうち、一部のワード線ＷＬはメモリセルＭＣｂにそれぞれ接続され、残りのワード線ＷＬはメモリセルＭＣｂから電気的に絶縁されている。
ドレイン選択トランジスタＳＴＤｂは、メモリセルＭＣｂと同様に構成されている。ソース選択トランジスタＳＴＳｂは、ソース選択トランジスタＳＴＳａと同様に構成されている。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬａ，ＢＬｂ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
次に、図２〜４を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。図３Ａは、図２の構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図３Ｂは、図２の構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図４は、本実施形態に係る半導体記憶装置の模式的な斜視図である。
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、この基板Ｓ上に設けられたメモリセルアレイＭＡ及び周辺回路ＰＣと、を備える。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、図示の通り、メモリセルアレイＭＡは、メモリセルアレイＭＡの中心部分に設けられた領域Ｒ１と、メモリセルアレイＭＡのＸ方向の両端部に設けられた領域Ｒ２（Ｒ２ａ，Ｒ２ｂ）と、を備える。領域Ｒ１には、サブブロックＳＢ（図１）が設けられる。領域Ｒ２には、バッファブロックＢＢ（図１）等が設けられる。
図３Ａに示す通り、メモリブロックＭＢは、Ｚ方向に配設された複数の導電層１１０と、領域Ｒ１に設けられた複数のメモリ構造１２０と、領域Ｒ２ａに設けられた複数のコンタクト１３０及び複数の構造１４０と、領域Ｒ２ｂに設けられた複数の構造１５０と、これら構造の上方に設けられた複数の配線１６０と、を備える。
導電層１１０は、図４に示す通り、酸化シリコン（ＳｉＯ２）等の絶縁層１０１を介してＺ方向に配設され、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
導電層１１０のうち、最下層に位置するものは、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳａ，ＳＴＳｂのゲート電極等として機能する。また、これよりも上方に位置するものは、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣａ（図１）のゲート電極として機能する。また、これよりも上方に位置するものは、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤａ（図１）のゲート電極として機能する。ドレイン選択線ＳＧＤ等として機能する導電層１１０は、その他の導電層１１０よりもＹ方向の幅が狭く、絶縁部ＳＨＥを介してＹ方向に複数配設されている。尚、一部の導電層１１０は、メモリセルＭＣｂ（図１）又はドレイン選択トランジスタＳＴＤｂ（図１）のゲート電極としても機能する。
また、導電層１１０のＸ方向の一端部には、コンタクト１３０に接続されるコンタクト部１１１が設けられる。例えば、図３Ａに示す断面においては、上方に位置する複数の導電層１１０のＸ方向の長さがそれぞれ異なり、下層に設けられた導電層１１０程Ｘ方向における長さが大きい。これら導電層１１０のＸ方向の一端部が、それぞれ、コンタクト部１１１となる。同様に、図３Ｂに示す断面においては、下方に位置する複数の導電層１１０のＸ方向の長さがそれぞれ異なり、下層に設けられた導電層１１０程Ｘ方向における長さが大きい。これら導電層１１０のＸ方向の一端部が、それぞれ、コンタクト部１１１となる。
メモリ構造１２０は、それぞれ、メモリユニットＭＵａとして機能する。図４に示す通り、メモリ構造１２０は、Ｘ方向及びＹ方向に配設され、Ｚ方向に延伸する略円柱状の構造である。メモリ構造１２０の外周面は、それぞれ、複数の導電層１１０に囲われている。また、メモリ構造１２０の下端は基板Ｓに接続されている。尚、本実施形態においては、基板Ｓの表面をソース線ＳＬ（図１）として利用する例を示す。しかしながら、基板Ｓ上に、別途ソース線ＳＬとして機能する配線を設けても良い。この様な配線は、例えば、複数の導電層１１０よりも下方に設けられ、Ｘ方向及びＹ方向に延伸する。
コンタクト１３０は、複数の導電層１１０を周辺回路ＰＣに接続する。コンタクト１３０は、図３Ａ、図３Ｂに示す通り、Ｘ方向及びＹ方向に配設され、Ｚ方向に延伸する。コンタクト１３０の下端は、導電層１１０のコンタクト部１１１に接続される。コンタクト１３０の上端は、Ｘ方向に延伸する配線１３１に接続される。コンタクト１３０及び配線１３１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
構造１４０は、半導体記憶装置の製造工程に際して、領域Ｒ２ａにおけるパターンの倒壊を抑制する。構造１４０は、図４に示す通り、Ｘ方向及びＹ方向に配設され、Ｚ方向に延伸する略円柱状の構造である。構造１４０の外周面は、それぞれ、複数の導電層１１０に囲われている。また、構造１４０の下端は基板Ｓに接続されている。尚、例えば図３Ａの、Ｚ方向に離間して配置された導電層１１０ａ及び１１０ｂ、並びに、構造１４０ａに着目した場合、構造１４０ａは、Ｘ方向において、導電層１１０ａのＸ方向の一端Ｅ１及びこれよりも上方に位置する導電層１１０ｂのＸ方向の一端Ｅ２の間に設けられる。
構造１５０は、半導体記憶装置の製造工程に際して、領域Ｒ２ｂにおけるパターンの倒壊を抑制する。また、一部の構造１５０は、それぞれ、メモリユニットＭＵｂとして機能する。構造１５０は、Ｘ方向及びＹ方向に配設され、Ｚ方向に延伸する略円柱状の構造である。構造１５０の外周面は、それぞれ、複数の導電層１１０に囲われている。また、構造１５０の下端は基板Ｓに接続されている。尚、例えば図３Ａの導電層１１０ａ及び１１０ｂ、並びに、構造１５０ａに着目した場合、構造１５０ａは、Ｘ方向において、導電層１１０ａのＸ方向の他端Ｅ３及びこれよりも上方に位置する導電層１１０ｂのＸ方向の他端Ｅ４の間に設けられる。
配線１６０は、ビット線ＢＬａ，ＢＬｂとして機能する。配線１６０は、領域Ｒ１，Ｒ２に渡ってＸ方向に複数配設され、図４に示す様にＹ方向に延伸する。配線１６０は、コンタクト１６１及びコンタクト１６２を介して、複数のメモリ構造１２０及び一部の構造１５０に電気的に接続される。コンタクト１６１は、コンタクト１６２の上端及び配線１６０の下端に接続される。コンタクト１６１のＸ方向の幅は、コンタクト１６２のＸ方向の幅よりも小さく、配線１６０の幅と同程度である。尚、図示の例において、配線１６０は配線１３１よりも上方に設けられる。
次に、図５〜７を参照して、上述した各構成の配置例について説明する。図５は、図２のＣで示した部分の拡大図であり、上記領域Ｒ１，Ｒ２の一部を示している。図６は、図５に対応する図であり、図３Ａ等を参照して説明した配線１３１を図示している。図７は、図５に対応する図であり、図３Ａ等を参照して説明した配線１６０等を図示している。
図５に示す通り、メモリブロックＭＢは、絶縁部ＳＴを介してＹ方向に複数配設されている。
領域Ｒ１において、各メモリブロックＭＢには、絶縁部ＳＨＥを介してＹ方向に隣接する２つのサブブロックＳＢが設けられる。各サブブロックＳＢにおいては、複数のメモリ構造１２０が千鳥状に配設されている。図示の例においては、各サブブロックＳＢに、Ｙ方向の位置が異なる４つのメモリ構造１２０が設けられている。これらメモリ構造１２０に接続されたコンタクト１６１は、全てＸ方向の位置が異なる。これにより、これら４つのメモリ構造１２０は、全て異なる配線１６０に接続されている（図７参照）。
領域Ｒ２ａには、図５に示す通り、複数のメモリブロックＭＢのＸ方向の端部が設けられる。ここで、Ｙ方向に並ぶ２つのメモリブロックＭＢａ，ＭＢｂに着目する。
領域Ｒ２ａには、メモリブロックＭＢａに含まれる複数の導電層１１０のＸ方向の一端部（コンタクト部１１１）が設けられる。図示の例において、コンタクト部１１１はＹ方向に２つ設けられ、Ｘ方向に複数設けられている。各コンタクト部１１１には、コンタクト１３０と、このコンタクト１３０を取り囲む様に配置された複数の構造１４０と、が設けられる。これら複数のコンタクト１３０は、全て異なる配線１３１に接続されている（図６参照）。
また、領域Ｒ２ａには、メモリブロックＭＢｂに含まれる複数の導電層１１０のＸ方向の他端部１１２が設けられる。図示の例において、他端部１１２はＹ方向に２つ設けられ、Ｘ方向に複数設けられている。各他端部１１２には、複数の構造１５０が設けられる。他端部１１２における構造１５０の配置は、コンタクト部１１１における構造１４０の配置と同様であっても良いし、異なっていても良い。構造１５０は、それぞれ、コンタクト１６１を介して配線１６０に接続されている（図７参照）。尚、図７の例において、ビット線ＢＬｂとして機能する配線１６０のＸ方向の幅及び配線間の間隔は、それぞれ、ビット線ＢＬａとして機能する配線１６０のＸ方向の幅及び配線間の間隔よりも小さい。しかしながら、これらは同程度であっても良い。
尚、図示は省略するものの、領域Ｒ２ｂ（図２）には、メモリブロックＭＢａに含まれる複数の導電層１１０のＸ方向の他端部１１２、及び、メモリブロックＭＢｂに含まれる複数の導電層１１０のＸ方向の一端部（コンタクト部１１１）が設けられる。その他、領域Ｒ２ｂにおけるメモリブロックＭＢの構造は、領域Ｒ２ａにおけるメモリブロックＭＢの構造とほぼ同様である。
次に、図８及び図９を参照して、メモリ構造１２０の構成例について説明する。図８は、図５〜図７に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図９は、図８のＡで示した部分の模式的な拡大図である。
図８に示す通り、メモリ構造１２０は、Ｚ方向に延伸して複数の導電層１１０に対向する半導体膜１２１と、導電層１１０及び半導体膜１２１の間に設けられたゲート絶縁膜１２２と、半導体膜１２１の下端に接続された半導体膜１２３と、半導体膜１２１の上端に接続された半導体膜１２４と、を備える。
半導体膜１２１は、それぞれ、１つのメモリユニットＭＵａ（図１）に含まれる複数のメモリセルＭＣａ及びドレイン選択トランジスタＳＴＤａのチャネル領域として機能する。半導体膜１２１は略円筒状の形状を有し、半導体膜１２１の内周面には酸化シリコン（ＳｉＯ２）等の絶縁膜１２５が設けられている。絶縁膜１２５の下端は、半導体膜１２１によって覆われている。半導体膜１２１は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体膜である。
ゲート絶縁膜１２２は、例えば図９に示す通り、半導体膜１２１及び導電層１１０の間に積層されたトンネル絶縁膜１２６、電荷蓄積膜１２７、及び、ブロック絶縁膜１２８を備える。トンネル絶縁膜１２６及びブロック絶縁膜１２８は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１２７は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。
半導体膜１２３（図８）は、それぞれ、ソース選択トランジスタＳＴＳａのチャネル領域として機能する。半導体膜１２３の外周面には、ゲート絶縁膜１２９が設けられている。半導体膜１２３は、例えば、単結晶シリコン（Ｓｉ）等の半導体膜である。ゲート絶縁膜１２９は、例えば、酸化シリコン等の絶縁膜である。
半導体膜１２４は、例えば、リン等のＮ型の不純物を含む多結晶シリコン（ｐ−Ｓｉ）等の半導体膜である。半導体膜１２４の上面は、コンタクト１６２に接続される。
次に、図１０を参照して、構造１４０の構成例について説明する。図１０は、図５〜図７に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
図１０に示す通り、構造１４０は、Ｚ方向に延伸して複数の導電層１１０に対向する半導体膜１２１と、導電層１１０及び半導体膜１２１の間に設けられたゲート絶縁膜１２２と、半導体膜１２１の下方に設けられた半導体膜１２３と、半導体膜１２１の上端に接続された半導体膜１２４と、を備える。
即ち、構造１４０は、メモリ構造１２０とほぼ同様の構造を備える。ただし、図示の例において、構造１４０の外径はメモリ構造１２０の外径よりも大きい。また、構造１４０においては、半導体膜１２１の下端がゲート絶縁膜１２２によって覆われており、半導体膜１２１は半導体膜１２３から電気的に絶縁されている。また、構造１４０においては、半導体膜１２４がコンタクト１６２（図８）に接続されておらず、配線１６０から電気的に絶縁されている。
次に、図１１を参照して、構造１５０の構成例について説明する。図１１は、図５〜図７に示す構造をＣ−Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
図１１に示す通り、構造１５０は、Ｚ方向に延伸して複数の導電層１１０に対向する半導体膜１５１と、導電層１１０及び半導体膜１５１の間に設けられたゲート絶縁膜１２２と、半導体膜１５１の下端に接続された半導体膜１２３と、半導体膜１５１の上端に接続された半導体膜１２４と、を備える。
半導体膜１５１は、それぞれ、１つのメモリユニットＭＵｂ（図１）に含まれる複数のメモリセルＭＣｂ及びドレイン選択トランジスタＳＴＤｂのチャネル領域として機能する。半導体膜１５１は略円筒状の形状を有し、半導体膜１５１の内周面には半導体膜１５５が設けられている。半導体膜１５５の下端は、半導体膜１５１によって覆われている。
半導体膜１５５は、例えば、リン（Ｐ）等のＮ型の不純物が注入された多結晶シリコンである。半導体膜１５１は、例えば、ノンドープの多結晶シリコン等の半導体膜である。ただし、半導体膜１５５に注入された不純物が、半導体膜１５１に拡散する場合もある。尚、メモリ構造１２０及び構造１４０における半導体膜１２１（図８〜図１０）には、基本的には不純物は注入されていない。少なくとも、半導体膜１５１，１５５における不純物の濃度は、半導体膜１２１における不純物の濃度よりも大きい。
半導体膜１５５の径方向の厚みは、適宜変更可能である。また、構造１５０の中心部分は、半導体膜１５５によって埋め込まれていても良いし、埋め込まれていなくても良い。いずれの場合にも、例えば半導体膜１５１及び半導体膜１５５を一つの半導体膜として見た場合、この半導体膜の径方向の厚みＴ１（半導体膜１５５の内周面又は中心軸ｃからゲート絶縁膜１２２までの最短距離）は、メモリ構造１２０及び構造１４０における半導体膜１２１の径方向の厚みＴ２（絶縁膜１２５からゲート絶縁膜１２２までの最短距離。図８、図１０参照）よりも大きい。
［書込動作］
本実施形態においては、例えば、複数のメモリセルＭＣａ（図１）に、４値、８値又は１６値等、多値のデータを記録しても良い。また、メモリセルＭＣｂには２値のデータを記録しても良い。書込動作においては、例えば、メモリセルＭＣａに記録する多値のデータを２値のデータとしてメモリセルＭＣｂに記録する。この様な２値のデータの記録は、多値のデータの記録よりも高速に実行可能である。次に、メモリセルＭＣｂに記録した２値のデータを順次参照し、多値のデータとしてメモリセルＭＣａに記録する。
［製造方法］
次に、図１２〜図３５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図１２、１３、１５、１６、１８、２０、２３、２７、３０、３３〜３５は図８に対応する断面を示し、図１４、１７、２１、２４、２８、３１は図１０に対応する断面を示し、図１９、２２、２５、２６、２９、３２は図１１に対応する断面を示す。
図１２に示す通り、同製造方法においては、基板Ｓ上に、複数の犠牲層１１０Ａ及び絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、図１３及び図１４に示す通り、メモリ構造１２０、構造１４０及び構造１５０に対応する位置に、複数の開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、基板Ｓの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching: RIE）等の方法によって行う。
次に、図１５に示す通り、開口ｏｐ１の底面に半導体膜１２３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、図１６及び図１７に示す通り、半導体膜１２３の上面及び開口ｏｐ１の内周面に、ゲート絶縁膜１２２及びアモルファスシリコン膜１２１Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１８及び図１９に示す通り、メモリ構造１２０及び構造１５０に対応する開口ｏｐ１において、ゲート絶縁膜１２２及びアモルファスシリコン膜１２１Ａの、半導体膜１２３の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。尚、この工程において、構造１４０に対応する開口ｏｐ１は、マスク等によって覆っておいても良い。
次に、図２０〜図２２に示す通り、開口ｏｐ１の内部に、アモルファスシリコン膜１２１Ａ及び絶縁膜１２５を形成する。図２０及び図２２に示す通り、メモリ構造１２０及び構造１５０に対応する開口ｏｐ１においては、アモルファスシリコン膜１２１Ａが半導体膜１２３の上面に形成される。一方、図２１に示す通り、構造１４０に対応する開口ｏｐ１においては、アモルファスシリコン膜１２１Ａは半導体膜１２３の上面に形成されない。この工程は、例えば、ＣＶＤ等の方法によって行う。その後、アニール処理等によってアモルファスシリコン膜１２１Ａの結晶構造を改質し、半導体膜１２１を形成する。
次に、図２３〜図２５に示す通り、絶縁膜１２５、半導体膜１２１及びゲート絶縁膜１２２の一部を除去して最上層に位置する絶縁層１０１を露出させる。また、半導体膜１２１及び絶縁膜１２５の上面を、最上層に位置する絶縁層１０１の上面よりも低くする。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図２６に示す通り、構造１５０に対応する開口ｏｐ１において、絶縁膜１２５を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。尚、この工程において、メモリ構造１２０及び構造１４０に対応する開口ｏｐ１は、マスク等によって覆っておいても良い。
次に、図２７〜図２９に示す通り、半導体膜１２４を形成する。図２７及び図２８に示す通り、メモリ構造１２０及び構造１４０に対応する部分においては、半導体膜１２１の上面に半導体膜１２４が形成される。また、図２９に示す通り、構造１５０に対応する部分においては、半導体膜１２１の上面に半導体膜１２４が形成されるだけでなく、半導体膜１２１の内周面及び底面に半導体膜１５５が形成される。また、半導体膜１２１は半導体膜１５１となる。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図３０〜図３２に示す通り、半導体膜１２４の一部を除去して最上層に位置する絶縁層１０１を露出させる。これにより、略円柱状の構造１２０Ａ，１４０Ａ，１５０Ａが形成される。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図３３に示す通り、絶縁部ＳＴに対応する位置に開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、基板Ｓの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図３４に示す通り、開口ｏｐ２を介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持する構造１２０Ａ，１４０Ａ，１５０Ａと、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図３５に示す通り、ゲート絶縁膜１２９及び導電層１１０を形成する。ゲート絶縁膜１２９の形成は、例えば、酸化処理等の方法によって行う。導電層１１０の形成は、例えば、ＣＶＤ等の方法によって行う。
その後、開口ｏｐ２に酸化シリコン等の絶縁部ＳＴを形成し、コンタクト、配線等を形成することにより、図８〜図１１等を参照して説明した構成が形成される。
［効果］
上述の通り、図３４に示す工程では、犠牲層１１０Ａを除去することにより、複数の絶縁層１０１及び構造１２０Ａ，１４０Ａ，１５０Ａを含む中空構造が形成される。構造１４０Ａ，１５０Ａは、この状態において、絶縁層１０１のＸ方向の端部等を支持する役割を有する。
ここで、本実施形態においては、図３Ａ等を参照して説明した通り、構造１５０を配線１６０に電気的に接続し、構造１５０もメモリとして利用する。これにより、半導体記憶装置の高集積化を実現可能である。
ここで、メモリ構造１２０の外周面はＺ方向に積層された全ての導電層１１０によって囲われている。従って、導電層１１０に電圧を印加することにより、メモリ構造１２０内の半導体膜１２１（図８）に電子のチャネルを形成し、メモリセルＭＣａをビット線ＢＬａ及びソース線ＳＬに接続することが可能である。
一方、構造１５０の外周面は複数の導電層１１０のうちの一部のみによって囲われており、構造１５０の上端近傍はいずれの導電層１１０によっても囲われていない場合がある。この様な場合、導電層１１０に電圧を印加しても、構造１５０内の半導体膜１５１の上端近傍に電子のチャネルを形成することが出来ず、メモリセルＭＣｂをビット線ＢＬｂに接続することが困難な場合がある。
そこで、本実施形態においては、図１１を参照して説明した通り、構造１５０に半導体膜１５５を設けている。この様な構成によれば、半導体膜１５１の上端近傍に電子のチャネルを形成することが出来なくても、メモリセルＭＣｂをビット線ＢＬｂに接続することが可能である。
ここで、構造１５０はメモリ構造１２０と類似の構成を有するものの、異なる点も存在する。従って、メモリ構造１２０に対応するメモリセルＭＣａと、構造１５０に対応するメモリセルＭＣｂと、の間では、電気的特性等が異なる場合がある。この様な場合、メモリセルＭＣｂに対してメモリセルＭＣａと同様の制御を行うこと、例えば、メモリセルＭＣｂに多値のデータを記録することは困難な場合がある。
そこで、本実施形態においては、構造１５０に対応するメモリセルＭＣｂをメモリセルＭＣａと同様に取り扱うのではなく、メモリセルＭＣｂをバッファメモリとして活用している。これにより、周辺回路ＰＣに設けられていたバッファメモリの面積を削減して、半導体記憶装置の高集積化を実現可能である。
また、本実施形態において、構造の１５０の外径はメモリ構造１２０の外径よりも大きい。この様な態様においては、構造１５０中の半導体膜１５１に印加される電界が、メモリ構造１２０中の半導体膜１２１に印加される電界よりも小さくなる傾向がある。従って、例えばメモリセルＭＣａに対する読出動作、書込動作等に際して導電層１１０に電圧が印加されても、メモリセルＭＣｂ内のデータは変動しにくいと考えられる。従って、メモリセルＭＣｂを利用することにより、信頼性の高いバッファメモリを提供可能である。
［備考］
本明細書においては、例えば、下記の事項について説明した。
［事項１］
基板と、
前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近く、前記第１導電層の前記第２方向の長さが前記第２導電層の長さよりも大きい第１導電層及び第２導電層と、
前記第１方向に延伸し、前記第１導電層及び前記第２導電層に対向する第１半導体膜と、
前記第２方向において前記第１導電層の一端及び前記第２導電層の一端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第２半導体膜と、
前記第１半導体膜よりも前記基板から遠く、前記第１半導体膜に電気的に接続された第１配線と、
前記第２半導体膜よりも前記基板から遠く、前記第２半導体膜に電気的に接続された第２配線と
を備える半導体記憶装置。
［事項２］
前記第１導電層よりも前記基板側に設けられ、前記第２方向に延伸する第３配線を更に備え、
前記第１半導体膜及び前記第２半導体膜は、前記第３配線に電気的に接続されている
事項１記載の半導体記憶装置。
［事項３］
前記第２方向において前記第１導電層の他端及び前記第２導電層の他端の間に設けられ、前記第１方向に延伸し、前記基板側の一端において前記第１導電層に接続されたコンタクトと、
前記第２方向において前記第１導電層の他端及び前記第２導電層の他端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第３半導体膜と、
前記コンタクトよりも前記基板から遠く、前記コンタクトに電気的に接続された第４配線と
を更に備える事項１記載の半導体記憶装置。
［事項４］
前記第１配線及び前記第２配線は、前記第４配線よりも前記基板から遠い
事項３記載の半導体記憶装置。
［事項５］
前記第１導電層よりも前記基板側に設けられ、前記第２方向に延伸する第３配線を更に備え、
前記第１半導体膜及び前記第２半導体膜は、前記第３配線に電気的に接続され、
前記第３半導体膜は、前記第３配線から電気的に絶縁されている
事項３記載の半導体記憶装置。
［事項６］
前記第１導電層及び前記第１半導体膜の間に設けられた第１ゲート絶縁膜と、
前記第１導電層及び前記第２半導体膜の間に設けられた第２ゲート絶縁膜と、
前記第１導電層及び前記第３半導体膜の間に設けられた第３ゲート絶縁膜と
を更に備え、
前記第３ゲート絶縁膜は、前記第３半導体膜の前記基板側の一端を覆う
事項３記載の半導体記憶装置。
［事項７］
前記第１半導体膜の前記第２方向の側面に設けられた第１絶縁膜と、
前記第２半導体膜の前記第２方向の側面に設けられた第４半導体膜と、
前記第３半導体膜の前記第２方向の側面に設けられた第２絶縁膜と
を更に備える事項３記載の半導体記憶装置。
［事項８］
前記第１半導体膜は前記第１絶縁膜の前記基板側の一端を覆い、
前記第２半導体膜は前記第４半導体膜の前記基板側の一端を覆い、
前記第３半導体膜は前記第２絶縁膜の前記基板側の一端を覆う
事項７記載の半導体記憶装置。
［事項９］
前記第４半導体膜は不純物を含み、
前記第４半導体膜における前記不純物の濃度は、前記第２半導体膜における前記不純物の濃度よりも大きい
事項７記載の半導体記憶装置。
［事項１０］
前記不純物はリン（Ｐ）である
事項９記載の半導体記憶装置。
［事項１１］
前記第２方向において、前記第２半導体膜の厚みは前記第１半導体膜の厚みよりも大きい
事項１記載の半導体記憶装置。
［事項１２］
前記第２半導体膜は不純物を含み、
前記第２半導体膜における前記不純物の濃度は、前記第１半導体膜における前記不純物の濃度よりも大きい
事項１記載の半導体記憶装置。
［事項１３］
前記不純物はリン（Ｐ）である
事項１２記載の半導体記憶装置。
［事項１４］
基板と、
前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近く、前記第１導電層の前記第２方向の長さが前記第２導電層の長さよりも大きい第１導電層及び第２導電層と、
前記第１方向に延伸し、前記第１導電層及び前記第２導電層に対向する第１半導体膜と、
前記第２方向において前記第１導電層の一端及び前記第２導電層の一端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第２半導体膜と
を備え、
前記第２方向において、前記第２半導体膜の厚みは前記第１半導体膜の厚みよりも大きい
半導体記憶装置。
［事項１５］
前記第２半導体膜は不純物を含み、
前記第２半導体膜における前記不純物の濃度は、前記第１半導体膜における前記不純物の濃度よりも大きい
事項１４記載の半導体記憶装置。
［事項１６］
前記不純物はリン（Ｐ）である
事項１５記載の半導体記憶装置。
［事項１７］
前記第１導電層よりも前記基板側に設けられ、前記第２方向に延伸する第３配線を更に備え、
前記第１半導体膜及び前記第２半導体膜は、前記第３配線に電気的に接続されている
事項１４記載の半導体記憶装置。
［事項１８］
前記第２方向において前記第１導電層の他端及び前記第２導電層の他端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第３半導体膜を更に備え、
前記第２方向において、前記第２半導体膜の厚みは前記第３半導体膜の厚みよりも大きい
事項１４記載の半導体記憶装置。
［事項１９］
前記第１半導体膜の前記第２方向の側面に設けられた第１絶縁膜と、
前記第３半導体膜の前記第２方向の側面に設けられた第２絶縁膜と
を更に備え、
前記第１半導体膜は前記第１絶縁膜の前記基板側の一端を覆い、
前記第３半導体膜は前記第２絶縁膜の前記基板側の一端を覆う
事項１７記載の半導体記憶装置。
［事項２０］
基板と、
前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近い第１導電層及び第２導電層と、
前記第１方向に延伸し、前記第１導電層に対向する第１半導体膜と、
前記第１導電層及び前記第１半導体膜の間に設けられた第２半導体膜と
を備え、
前記第１半導体膜は不純物を含み、
前記第１半導体膜における前記不純物の濃度は、前記第２半導体膜における前記不純物の濃度よりも大きい
半導体記憶装置。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…メモリ構造、１２１…半導体膜、１２２…ゲート絶縁膜、１３０…コンタクト、１４０，１５０…構造、１５１…半導体膜、１５５…半導体膜、１６０…配線。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近く、前記第１導電層の前記第２方向の長さが前記第２導電層の長さよりも大きい第１導電層及び第２導電層と、
    前記第１方向に延伸し、前記第１導電層及び前記第２導電層に対向する第１半導体膜と、
    前記第２方向において前記第１導電層の一端及び前記第２導電層の一端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第２半導体膜と、
    前記第１半導体膜よりも前記基板から遠く、前記第１半導体膜に電気的に接続された第１配線と、
    前記第２半導体膜よりも前記基板から遠く、前記第２半導体膜に電気的に接続された第２配線と
    を備える半導体記憶装置。
  2. 前記第２方向において前記第１導電層の他端及び前記第２導電層の他端の間に設けられ、前記第１方向に延伸し、前記基板側の一端において前記第１導電層に接続されたコンタクトと、
    前記第２方向において前記第１導電層の他端及び前記第２導電層の他端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第４半導体膜と、
    前記コンタクトよりも前記基板から遠く、前記コンタクトに電気的に接続された第３配線と
    を更に備え、
    前記第１配線及び前記第２配線は、前記第３配線よりも前記基板から遠い
    請求項１記載の半導体記憶装置。
  3. 基板と、
    前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近く、前記第１導電層の前記第２方向の長さが前記第２導電層の長さよりも大きい第１導電層及び第２導電層と、
    前記第１方向に延伸し、前記第１導電層及び前記第２導電層に対向する第１半導体膜と、
    前記第２方向において前記第１導電層の一端及び前記第２導電層の一端の間に設けられ、前記第１方向に延伸し、前記第１導電層に対向する第２半導体膜と
    を備え、
    前記第２方向において、前記第２半導体膜の厚みは前記第１半導体膜の厚みよりも大きい
    半導体記憶装置。
  4. 前記第２半導体膜は不純物を含み、
    前記第２半導体膜における前記不純物の濃度は、前記第１半導体膜における前記不純物の濃度よりも大きい
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に離間して配置された第１導電層及び第２導電層であって、前記第１方向と交差する第２方向に延伸し、前記第１導電層は前記第２導電層よりも前記基板に近い第１導電層及び第２導電層と、
    前記第１方向に延伸し、前記第１導電層に対向する第１半導体膜と、
    前記第１導電層及び前記第１半導体膜の間に設けられた第２半導体膜と
    を備え、
    前記第１半導体膜は不純物を含み、
    前記第１半導体膜における前記不純物の濃度は、前記第２半導体膜における前記不純物の濃度よりも大きい
    半導体記憶装置。
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