TW201836123A - 半導體記憶裝置 - Google Patents

Abstract

本發明之實施形態提供一種高積體度之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1電極膜及第2電極膜，其等沿著第1方向及第2方向擴展；第1絕緣板，其沿著於上述第2方向上相互隔開之兩行而配置，且於各上述行中沿著上述第1方向間斷地配置；第2絕緣板，其設置於上述兩行間，沿著n行而配置，且於各上述行中沿著上述第1方向間斷地配置；第3絕緣板，其設置於上述兩行中之一行與包含上述第2絕緣板而成之行之間，沿著上述第1方向間斷地配置；第1絕緣構件，其設置於上述第1絕緣板與上述第3絕緣板之間；及第2絕緣構件，其設置於上述第2絕緣板與上述第3絕緣板之間。上述第1電極膜於上述兩行間被分割為兩個部分。上述第2電極膜於上述兩行間被分割為{(n＋1)×2}個部分。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

先前以來，於半導體記憶裝置中，藉由將電路微細化而謀求大容量化。然而，由於微細化技術正趨於極限，故為了謀求更進一步之大容量化，提出有積層型半導體記憶裝置。積層型半導體記憶裝置係於基板上設置有在水平方向上延伸之複數條配線及在垂直方向上延伸之複數個半導體構件，且於配線與半導體構件之間設置有電荷儲存構件。藉此，於配線與半導體構件之每個交叉部分形成有記憶胞電晶體。於此種半導體記憶裝置中，亦期望更進一步之高積體化。

本發明之實施形態提供一種積體度較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1電極膜，其沿著第1方向及與上述第1方向交叉之第2方向擴展；第2電極膜，其對於上述第1電極膜中之除上述第1方向兩側之第1端部及第2端部以外之部分，設置於與包含上述第1方向及上述第2方向之平面交叉之第3方向側；第1絕緣板，其沿著於上述第2方向上相互隔開之兩行而配置，於各上述行中沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜；第2絕緣板，其設置於上述兩行間，沿著於上述第2方向上相互隔開之n行(n為1以上之整數)而配置，於各上述行中沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜；第3絕緣板，其設置於上述兩行中之一行與包含上述第2絕緣板而成之行之間，沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜；第1絕緣構件，其設置於上述第1絕緣板與上述第3絕緣板之間，與上述第1絕緣板及上述第3絕緣板相接，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜；第2絕緣構件，其設置於上述第2絕緣板與上述第3絕緣板之間，與上述第2絕緣板及上述第3絕緣板相接，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜；半導體構件，其於上述第3方向上延伸；及電荷儲存構件，其設置於上述第1電極膜中之除上述第1端部及上述第2端部以外之部分與上述半導體構件之間。上述第1電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之兩個部分。上述第2電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之{(n＋1)×2}個部分。

(實施形態) 以下，對本發明之實施形態進行說明。 圖1係表示本實施形態之半導體記憶裝置之俯視圖。 圖2係基於圖1所示之A-A'線之剖視圖。 圖3係基於圖1所示之B-B'線之剖視圖。 圖4係基於圖1所示之C-C'線之剖視圖。 圖5係圖1之局部放大圖。 圖6(a)表示本實施形態之半導體記憶裝置中之汲極側選擇閘極線之連接關係，(b)表示字元線之連接關係。 再者，各圖為模式性圖，適當地誇張描繪及適當地省略描繪。例如，各構成要素描繪得較實際少且大。又，於圖間，構成要素之尺寸比未必一致。 本實施形態之半導體記憶裝置係積層型NAND(Not AND，反及)快閃記憶體。 如圖1〜圖5所示，於本實施形態之半導體記憶裝置1(以下，亦簡稱為「裝置1」)中設置有矽基板10。矽基板10例如由矽單晶形成。於矽基板10上設置有積層體20。 以下，於本說明書中，為了方便說明，採用XYZ正交座標系統。將相對於矽基板10之上表面10a平行且相互正交之兩個方向設為「X方向」及「Y方向」，將相對於矽基板10之上表面10a垂直之方向設為「Z方向」。又，將Z方向中自矽基板10朝向積層體20之方向亦稱為「上」，將其相反方向亦稱為「下」，但該表現亦係為了方便起見，與重力方向無關。 於積層體20中，複數個絕緣膜12及複數個電極膜13沿著Z方向交替地積層。絕緣膜12例如由矽氧化物(SiO)等絕緣性材料形成。電極膜13例如由鎢(W)等導電性材料形成。各絕緣膜12及各電極膜13沿著XY平面擴展。如下所述，各電極膜13被複數個絕緣板及複數個絕緣構件分割成複數個部分，但將配置於相同XY平面之複數個部分統稱為「電極膜13」。 設置於積層體20內之電極膜13中，自最下層起1層或複數層電極膜13作為源極側選擇閘極線SGS而發揮功能。又，自最上層起1層或複數層電極膜13作為汲極側選擇閘極線SGD而發揮功能。除源極側選擇閘極線SGS及汲極側選擇閘極線SGD以外之電極膜13作為字元線WL而發揮功能。於本實施形態中，為了簡化說明，電極膜13設置有5層，源極側選擇閘極線SGS為1層，汲極側選擇閘極線SGD為1層，字元線WL為3層，將字元線WL自下層側起依序設為字元線WL1、WL2、WL3。再者，於實際製品中，電極膜13亦可設置數十層左右，源極側選擇閘極線SGS及汲極側選擇閘極線SGD亦可分別設置多層。又，亦可適當設置無法電性地發揮功能之虛設電極膜13。 如圖1〜圖3所示，積層體20中之X方向兩側之端部20a及20b分別設為引出區域Rd1及引出區域Rd2。又，積層體20中之除X方向兩側之端部20a及20b以外之中央部20c、即引出區域Rd1與引出區域Rd2之間的區域設為記憶胞區域Rm。於引出區域Rd1及Rd2中，積層體20之形狀為階梯狀，於每個電極膜13形成有階面T。又，於矽基板10上設置有層間絕緣膜22，該層間絕緣膜22覆蓋積層體20之端部。層間絕緣膜22例如由矽氧化物等絕緣性材料形成。 於積層體20及層間絕緣膜22內設置有沿著XZ平面而擴展之絕緣板25a〜25c。以下，將沿著X方向而排列為支持之複數個絕緣板25a之集合體稱為「行26a」。同樣地，將沿著X方向而排列為支持之複數個絕緣板25b之集合體稱為「行26b」，將沿著X方向而排列為支持之複數個絕緣板25c之集合體稱為「行26c」。即，絕緣板25a〜25c於Y方向上相互隔開，沿著在X方向上延伸之複數個行26a〜26c而配置，且於各行26a〜26c中，沿著X方向間斷地配置。絕緣板25a〜25c於Z方向上貫通積層體20及層間絕緣膜22。藉此，絕緣板25a〜25c於Z方向上貫通各電極膜13，將各電極膜13分割。 於本說明書中，記為「將電極膜13分割」時，係指將電極膜13分割成至少於其區域相互隔開且相互絕緣之兩個部分。再者，分割後之兩個部分亦可於其他區域相互連接。 於圖1中，行26a表示有兩行。兩個行26a排列於Y方向上。於該兩個行26a之間設置有1個行26b。又，於各個行26a與行26b之間設置有1個行26c。因此，於Y方向上相鄰之兩個行26a及其間，沿著Y方向依序配置有行26a、行26c、行26b、行26c、行26a。 又，於積層體20及層間絕緣膜22內分別設置有複數個絕緣構件27a〜27c。各絕緣構件27a〜27c為在Z方向上延伸之四角柱形或橢圓柱形，且於Z方向上貫通積層體20及層間絕緣膜22。藉此，絕緣構件27a〜27c於Z方向上貫通電極膜13，將電極膜13分割。絕緣構件27a〜27c於Y方向上之位置互不相同。 絕緣構件27a配置於行26a內，且配置於X方向上相鄰之絕緣板25a間，並與該等絕緣板25a相接。絕緣構件27a之Y方向上之長度長於絕緣板25a之Y方向上之長度。於引出區域Rd1及Rd2，絕緣構件27a配置於X方向上相鄰之絕緣板25a間之全部間隙。藉此，於引出區域Rd1及Rd2，配置於行26a內之絕緣板25a及絕緣構件27a不間斷地相連，而形成在X方向上連續地延伸之絕緣體，於Y方向上將電極膜13分割。即，電極膜13中之配置於隔著行26a之位置之兩個部分相互絕緣。 絕緣構件27b配置於行26b內，且配置於X方向上相鄰之絕緣板25b間，並與該等絕緣板25b相接。絕緣構件27b之Y方向上之長度長於絕緣板25b之Y方向上之長度。於引出區域Rd1及Rd2，絕緣構件27b配置於X方向上相鄰之絕緣板25b間之間隙中的若干個間隙，而未配置於若干個間隙。未配置絕緣構件27b之間隙係配置於積層體20之階梯狀端部中除最上段以外之段中的若干段。因此，位於積層體20之最上層之汲極側選擇閘極線SGD由行26b於Y方向分割。另一方面，於除汲極側選擇閘極線SGD以外之電極膜13之一部分，配置有於X方向相鄰之絕緣板25b間、且未配置絕緣構件27b之間隙，在此種間隙內形成橋接部分14b。橋接部分14b將電極膜13中被絕緣板25b分割之兩個部分相互連接。 絕緣構件27c配置於行26c內，且配置於X方向上相鄰之絕緣板25c間，與該等絕緣板25c相接。絕緣構件27c之Y方向之長度長於絕緣板25c之Y方向之長度。於引出區域Rd1及Rd2，絕緣構件27c配置於X方向上相鄰之絕緣板25c間之間隙中的若干個間隙，而未配置於若干個間隙。未配置絕緣構件27c之間隙必定配置於積層體20之階梯狀端部之最上段，且亦配置於除最上段以外之段中的若干段。因此，於汲極側選擇閘極線SGD配置有X方向上相鄰之絕緣板25c間、且未配置絕緣構件27c之間隙，於該間隙內形成橋接部分14c。又，於除汲極側選擇閘極線SGD以外之電極膜13之一部分亦形成橋接部分14c。橋接部分14c將電極膜13中被絕緣板25c分割之兩個部分相互連接。 進而，於積層體20及層間絕緣膜22內分別設置有複數個絕緣構件28a及28b。各絕緣構件28a及28b為於Z方向上延伸之四角柱形或橢圓柱形，且於相鄰之行26間，在Z方向上貫通積層體20及層間絕緣膜22。自Z方向觀察時，絕緣構件28a及28b配置於積層體20之階梯狀端部之最上段。因此，絕緣構件28a及28b貫通包含汲極側選擇閘極線SGD之全部電極膜13。於引出區域Rd1中配置有絕緣構件28a或28b之行26間，在引出區域Rd2中未配置絕緣構件28a及28b，在沿著Y方向而排列之行26間，絕緣構件28a及28b交替地配置於引出區域Rd1及引出區域Rd2。於引出區域Rd1及Rd2之各者中，絕緣構件28a及絕緣構件28b在Y方向上交替地排列。 絕緣構件28a配置於Y方向上相鄰之絕緣板25a與絕緣板25c之間，且與該等絕緣板25a及絕緣板25c相接。藉此，絕緣構件28a於X方向上將電極膜13分割。於Y方向上相鄰之兩個絕緣板25a之間設置有兩個絕緣構件28a，該等兩個絕緣構件28a於引出區域Rd1及引出區域Rd2各配置有1個。 絕緣構件28b配置於Y方向上相鄰之絕緣板25b與絕緣板25c之間，且與該等絕緣板25b及絕緣板25c相接。藉此，絕緣構件28b於X方向上將電極膜13分割。於Y方向上相鄰之兩個絕緣板25a之間設置有兩個絕緣構件28b，該等兩個絕緣構件28b於引出區域Rd1及引出區域Rd2各配置有1個。 如此，配置絕緣板25a〜25c、絕緣構件27a〜27c、以及絕緣構件28a及28b之結果為，於引出區域Rd1及Rd2，各電極膜13以如下方式接線。於圖6(a)中，將汲極側選擇閘極線SGD中之與周圍絕緣之兩個部分附上陰影而表示。同樣地，於圖6(b)中，將字元線WL3中之與周圍絕緣之兩個部分附上陰影而表示。 如圖6(a)所示，最上層之電極膜13、即汲極側選擇閘極線SGD由行26a於Y方向分斷。又，汲極側選擇閘極線SGD亦由行26b於Y方向分斷。另一方面，汲極側選擇閘極線SGD未完全由行26c分斷，且配置於行26c之Y方向兩側之汲極側選擇閘極線SGD之兩個部分經由橋接部分14c相互連接。因此，汲極側選擇閘極線SGD中之夾在行26a與行26b之間之部分與周圍絕緣。 又，汲極側選擇閘極線SGD中之隔著絕緣板25c之兩個配線狀部分中之一者於引出區域Rd2中由絕緣構件28a於X方向分斷，另一者於引出區域Rd1由絕緣構件28b於X方向分斷。結果，汲極側選擇閘極線SGD被分割為包含兩個配線狀部分及1個橋接部分14c之J字形狀之部分。該J字形狀之部分於夾在行26a與行26b之間之區域中，以兩個1組配置成嵌套狀。 如圖6(b)所示，自上起第2層電極膜13、即最上層之字元線WL3被行26a於Y方向上分斷。另一方面，字元線WL3未完全被行26b分斷，字元線WL3中之配置於行26b之Y方向兩側之兩個部分經由橋接部分14b相互連接。同樣地，字元線WL3亦未完全被行26c分斷，字元線WL3中之配置於行26c之Y方向兩側之兩個部分經由橋接部分14c相互連接。藉此，於Y方向上相鄰之兩個行26a間，在X方向上延伸之4個配線狀部分經由橋接部分14b及14c相互連接。 又，字元線WL3中之4個配線狀部分中之兩個於引出區域Rd1被絕緣構件28a及28b在X方向上分斷，其他兩個於引出區域Rd2被絕緣構件28a及28b在X方向上分斷。 其結果，字元線WL3被分割為包含4個配線部分之梳形狀之部分。該梳形狀之部分於夾在兩個行26a之間之區域中，以兩個1組配置成嵌套狀。字元線WL2、字元線WL1、源極側選擇閘極線SGS之接線皆與字元線WL3之接線同樣。 而且，於層間絕緣膜22內設置有在Z方向上延伸之接點29。一部分接點29之下端連接於汲極側選擇閘極線SGD之橋接部分14c。其他一部分接點29之下端連接於字元線WL3之橋接部分14b。進而其他接點29之下端連接於字元線WL2之橋接部分14c。進而其他接點29之下端連接於字元線WL1之橋接部分14b。進而其他接點29(未圖示)之下端連接於源極側選擇閘極線SGS之橋接部分14c。以此方式，與周圍絕緣之電極膜13之各部分經由橋接部分14b或14c連接於任一接點29。 繼而，對記憶胞區域Rm之構成進行說明。 於記憶胞區域Rm，設置有多根作為半導體構件之矽柱30。各矽柱30配置於X方向上相鄰之絕緣板25間。又，自Z方向觀察時，矽柱30排列成鋸齒狀。即，配置於行26a及行26b之矽柱30於X方向上之位置彼此相同，配置於行26c之矽柱30之X方向上之位置相對於配置於行26a及行26b之矽柱30之X方向上之位置錯開相當於矽柱30之排列週期之半週期程度。各矽柱30之形狀係以Z方向為長度方向之筒狀，下端被封閉。矽柱30之下端連接於矽基板10。 於矽柱30內設置有例如包含矽氧化物之核心構件31。於矽柱30之側面上設置有例如包含矽氧化物之隧道絕緣膜32。隧道絕緣膜32與配置於X方向兩側之絕緣板25a、25b或25c相接。隧道絕緣膜32為如下膜，即，通常為絕緣性，但若施加處於裝置1之驅動電壓之範圍內之特定電壓則會流通隧道電流。隧道絕緣膜32之形狀係以Z方向為長度方向之筒狀。 於隧道絕緣膜32與電極膜13之間設置有浮閘電極33。浮閘電極33配置於隧道絕緣膜32之Y方向兩側。浮閘電極33例如由多晶矽等導電性材料形成。浮閘電極33係能儲存電荷之電荷儲存構件。 於浮閘電極33與電極膜13之間設置有阻擋絕緣膜34。阻擋絕緣膜34係即便於裝置1之驅動電壓之範圍內施加電壓，實質上亦不會流通電流之膜。於阻擋絕緣膜34中，積層有矽氮化膜35及矽氧化物膜36。再者，於圖1〜圖4、圖6(a)及(b)中，隧道絕緣膜32、浮閘電極33、阻擋絕緣膜34之圖示被省略。 如圖5所示，於積層體20上設置有在Y方向上延伸之位元線38。位元線38經由插頭37連接於矽柱30。藉此，矽柱30連接於位元線38與矽基板10之間。 而且，於矽柱30與字元線WL之每個交叉部分，經由隧道絕緣膜32、浮閘電極33、阻擋絕緣膜34構成記憶胞電晶體MC。記憶胞電晶體MC藉由根據儲存於浮閘電極33之電荷量使閾值變化而記憶數據。 又，於矽柱30與源極側選擇閘極線SGS之每個交叉部分，形成有源極側選擇電晶體STS。源極側選擇電晶體STS根據源極側選擇閘極線SGS之電位，而切換矽柱30之導通/非導通。進而，於矽柱30與汲極側選擇閘極線SGD之每個交叉部分，形成有汲極側選擇電晶體STD。汲極側選擇電晶體STD根據汲極側選擇閘極線SGD之電位，而切換矽柱30之導通/非導通。 以此方式，於矽基板10與位元線38之間串聯連接有複數個記憶胞電晶體MC，於記憶胞電晶體MC之兩端連接有源極側選擇電晶體STS及汲極側選擇電晶體STD，從而形成NAND串。 繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖7〜圖10係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。 首先，如圖7所示，使絕緣膜12及犧牲膜41交替地積層於矽基板10上，而形成積層體20。如上所述，絕緣膜12例如由矽氧化物形成。犧牲膜41由對於絕緣膜12可取得蝕刻選擇比之材料形成，例如，由矽氮化物(SiN)形成。繼而，將積層體20之X方向兩側之端部20a及20b加工成階梯狀。繼而，藉由使矽氧化物堆積於整面，並對上表面實施CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理，而形成覆蓋積層體20之端部20a及20b之層間絕緣膜22。 繼而，如圖8所示，於積層體20及層間絕緣膜22(參照圖7)上形成記憶槽MT。記憶槽MT於沿著Y方向排列之複數行之每一行沿X方向間斷地形成。繼而，藉由將矽氧化物埋入記憶槽MT內，而形成絕緣板25。 繼而，如圖9所示，以將絕緣板25分斷之方式形成記憶孔AH。記憶孔AH形成於記憶胞區域Rm，自Z方向觀察時排列成鋸齒狀。使犧牲膜41於記憶孔AH之朝Y方向之側面露出。繼而，藉由經由記憶孔AH實施各向同性蝕刻，而於記憶孔AH之內面上使犧牲膜41凹陷。藉此，於記憶孔AH之側面，犧牲膜41之露出面後退，而形成凹部42。 繼而，如圖10所示，藉由實施熱氧化處理，而於犧牲膜41之露出面上形成矽氧化物膜36。再者，亦可藉由使矽氧化物堆積，而形成矽氧化物膜36。繼而，藉由使矽氮化物堆積，而於記憶孔AH及凹部42之內面上形成矽氮化膜35。繼而，藉由使矽堆積，而於記憶孔AH及凹部42之內面上形成多晶矽膜。繼而，藉由經由記憶孔AH實施蝕刻，而自記憶孔AH之側面上將多晶矽膜及矽氮化膜35去除。藉此，於凹部42之內面上殘留矽氮化膜35，並且於凹部42內形成包含多晶矽之浮閘電極33。繼而，於記憶孔AH之內面上形成隧道絕緣膜32、矽柱30及核心構件31。 繼而，如圖5所示，以將絕緣板25分斷之方式形成電洞SH1，並且以將犧牲膜41及絕緣膜12分斷之方式形成電洞SH2。繼而，藉由經由電洞SH1及SH2實施各向同性蝕刻，而將犧牲膜41(參照圖10)去除。藉此，如圖4所示，於將犧牲膜41去除之後，形成空間43。此時，絕緣板25並未被去除。又，因矽氧化物膜36成為蝕刻終止層，而阻擋絕緣膜34、浮閘電極33、隧道絕緣膜32、矽柱30及核心構件31亦未被去除。藉此，絕緣板25及矽柱30等支持積層體20。 繼而，如圖1〜圖5所示，經由電洞SH1及SH2使鎢等導電性材料堆積。繼而，藉由實施蝕刻，而自電洞SH1內及電洞SH2內將導電性材料去除。藉此，於空間43內形成電極膜13。此時，於絕緣板25在X方向上被分斷之區域且未形成電洞SH1及SH2之區域，形成橋接部分14b及14c。繼而，藉由使矽氧化物堆積於整面，而於電洞SH1內形成絕緣構件27a〜27c，並且於電洞SH2內形成絕緣構件28a及28b。 繼而，於層間絕緣膜22內形成在Z方向上延伸之接點29。接點29之下端連接於電極膜13之橋接部分14b或橋接部分14c。再者，接點29之X方向兩端部亦可自橋接部分14b或14c伸出並進入絕緣體25內。繼而，於積層體20上形成插頭37，並使其連接於矽柱30。繼而，於插頭37上形成在Y方向上延伸之位元線38，並使其連接於插頭37。以此方式，製造本實施形態之半導體記憶裝置1。 繼而，對本實施形態之效果進行說明。 根據本實施形態，如圖6(a)及(b)所示，構成行26a之絕緣板25a及絕緣構件27a將汲極側選擇閘極線SGD、字元線WL、源極側選擇閘極線SGS沿著Y方向分割，將積層體20分割為複數個區塊。又，構成行26b之絕緣板25b及絕緣構件27b將汲極側選擇閘極線SGD沿著Y方向進一步分割。另一方面，行26b未完全將字元線WL及源極側選擇閘極線SGS分割。而且，絕緣構件28a及28b將汲極側選擇閘極線SGD、字元線WL、源極側選擇閘極線SGS沿著X方向分割。藉此，可實現將2條汲極側選擇閘極線SGD配置於1條字元線WL之正上方區域之連接關係。 又，藉由設置絕緣板25a〜25c，而提供矽柱30之形成區域。藉此，可於每個絕緣板25沿著X方向使記憶胞電晶體MC排列。又，藉由設置絕緣板25a〜25c，可於去除犧牲膜41(參照圖10)之後至形成電極膜13(參照圖4)為止之期間內支持積層體20。 進而，於本實施形態中，沿著X方向間斷地形成絕緣板25。藉此，於將犧牲膜41置換為電極膜13時，經由絕緣板25間之間隙進行犧牲膜41之蝕刻及電極膜13之堆積。結果，可於維持上述連接關係之情況下提高絕緣板25之排列密度。藉此，可提高記憶胞電晶體MC之排列密度，並且提高去除犧牲膜41時之積層體20之強度。 進而，又，於本實施形態中，將電洞SH1形成於與絕緣板25相同之行26，並且將電洞SH2形成於行26間。因此，可避免因電洞SH1及SH2之形成而導致Y方向上之記憶胞電晶體MC之排列週期增加。 進而，又，於本實施形態中，將接點29連接於電極膜13之橋接部分14b或14c。藉此，可確保接點29之形成位置之範圍，而容易形成接點29。 再者，於本實施形態中，表示有如下之例，即，於兩個行26a間配置有1個行26b，於兩個行26a間，字元線WL及源極側選擇閘極線SGS分別被分割為兩個部分，汲極側選擇閘極線SGD被分割為4個部分，但並不限定於此。在將n設為1以上之整數時，亦可於兩個行26a間配置n個行26b。於此情形時，於兩個行26a間，字元線WL及源極側選擇閘極線SGS分別被分割為兩個部分，汲極側選擇閘極線SGD被分割為{(n＋1)×2}個部分。行26c亦可分別配置於相鄰之行26a與行26b之間以及相鄰之行26b間。再者，於本實施形態中，以n為1之情形為例所示。 根據以上所說明之實施形態，可實現積體度較高之半導體記憶裝置。 以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等價物之範圍中。 [相關申請案] 本申請案享有以日本專利申請案2017-58210號(申請日：2017年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧半導體記憶裝置

10‧‧‧矽基板

10a‧‧‧上表面

12‧‧‧絕緣膜

13‧‧‧電極膜

14b‧‧‧橋接部分

14c‧‧‧橋接部分

20‧‧‧積層體

20a、20b‧‧‧端部

20c‧‧‧中央部

22‧‧‧層間絕緣膜

25‧‧‧絕緣板

25a‧‧‧絕緣板

25b‧‧‧絕緣板

25c‧‧‧絕緣板

26a‧‧‧行

26b‧‧‧行

26c‧‧‧行

27a‧‧‧絕緣構件

27b‧‧‧絕緣構件

27c‧‧‧絕緣構件

28a‧‧‧絕緣構件

28b‧‧‧絕緣構件

29‧‧‧接點

30‧‧‧矽柱

31‧‧‧核心構件

32‧‧‧隧道絕緣膜

33‧‧‧浮閘電極

34‧‧‧阻擋絕緣膜

35‧‧‧矽氮化膜

36‧‧‧矽氧化物膜

37‧‧‧插頭

38‧‧‧位元線

41‧‧‧犧牲膜

42‧‧‧凹部

43‧‧‧空間

AH‧‧‧記憶孔

MC‧‧‧記憶胞電晶體

MT‧‧‧記憶槽

Rd1‧‧‧引出區域

Rd2‧‧‧引出區域

Rm‧‧‧記憶胞區域

SGD‧‧‧汲極側選擇閘極線

SGS‧‧‧源極側選擇閘極線

SH1‧‧‧電洞

SH2‧‧‧電洞

STD‧‧‧汲極側選擇電晶體

STS‧‧‧源極側選擇電晶體

T‧‧‧階面

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

圖1係表示實施形態之半導體記憶裝置之俯視圖。 圖2係基於圖1所示之A-A'線之剖視圖。 圖3係基於圖1所示之B-B'線之剖視圖。 圖4係基於圖1所示之C-C'線之剖視圖。 圖5係圖1之局部放大圖。 圖6(a)表示本實施形態之半導體記憶裝置中之汲極側選擇閘極線之連接關係，(b)表示字元線之連接關係。 圖7係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖8係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖9係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖10係表示實施形態之半導體記憶裝置之製造方法之剖視圖。

Claims (10)

1. 一種半導體記憶裝置，其具備： 第1電極膜，其沿著第1方向及與上述第1方向交叉之第2方向擴展； 第2電極膜，其對於上述第1電極膜中之除上述第1方向兩側之第1端部及第2端部以外之部分，設置於與包含上述第1方向及上述第2方向之平面交叉之第3方向側； 第1絕緣板，其沿著於上述第2方向上相互隔開之兩行而配置，於各上述行中沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜； 第2絕緣板，其設置於上述兩行間，沿著於上述第2方向上相互隔開之n行(n為1以上之整數)而配置，於各上述行中沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜； 第3絕緣板，其設置於上述兩行中之一行與包含上述第2絕緣板而成之行之間，沿著上述第1方向間斷地配置，且於上述第3方向上貫通上述第1電極膜及上述第2電極膜； 第1絕緣構件，其設置於上述第1絕緣板與上述第3絕緣板之間，與上述第1絕緣板及上述第3絕緣板相接，於上述第3方向上貫通上述第1電極膜及上述第2電極膜； 第2絕緣構件，其設置於上述第2絕緣板與上述第3絕緣板之間，與上述第2絕緣板及上述第3絕緣板相接，於上述第3方向上貫通上述第1電極膜及上述第2電極膜； 半導體構件，其於上述第3方向上延伸；及 電荷儲存構件，其設置於上述第1電極膜中之除上述第1端部及上述第2端部以外之部分與上述半導體構件之間； 上述第1電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之兩個部分， 上述第2電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之{(n＋1)×2}個部分。
2. 如請求項1之半導體記憶裝置，其進而具備： 第3絕緣構件，其設置於上述第1方向上相鄰之上述第1絕緣板間，且上述第2方向上之長度長於上述第1絕緣板； 第4絕緣構件，其設置於上述第1方向上相鄰之上述第2絕緣板間，且上述第2方向上之長度長於上述第2絕緣板；及 第5絕緣構件，其設置於上述第1方向上相鄰之上述第3絕緣板間，且上述第2方向上之長度長於上述第3絕緣板。
3. 如請求項1或2之半導體記憶裝置，其進而具備： 第1接點，其於上述第3方向上延伸，且連接於上述第1電極膜中之配置於上述第1方向上相鄰之上述第2絕緣板之間之部分；及 第2接點，其於上述第3方向上延伸，且連接於上述第2電極膜中之配置於上述第1方向上相鄰之上述第3絕緣板之間之部分。
4. 如請求項1或2之半導體記憶裝置，其進而具備沿著上述第1方向及上述第2方向擴展之第3電極膜， 上述第1電極膜配置於上述第3電極膜與上述第2電極膜之間， 上述第3電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之兩個部分。
5. 如請求項4之半導體記憶裝置，其進而具備第3接點，該第3接點於上述第3方向上延伸，且連接於上述第3電極膜中之配置於上述第1方向上相鄰之上述第3絕緣板之間之部分。
6. 如請求項4之半導體記憶裝置，其進而具備沿著上述第1方向及上述第2方向擴展之第4電極膜， 上述第3電極膜配置於上述第4電極膜與上述第1電極膜之間， 上述第4電極膜於上述兩行間，由上述第2絕緣板、上述第3絕緣板、上述第1絕緣構件及上述第2絕緣構件分割為相互絕緣之兩個部分。
7. 如請求項6之半導體記憶裝置，其進而具備第4接點，該第4接點於上述第3方向上延伸，且連接於上述第4電極膜中之配置於上述第1方向上相鄰之上述第2絕緣板之間的部分。
8. 如請求項1或2之半導體記憶裝置，其中上述n為1。
9. 如請求項1或2之半導體記憶裝置，其中上述半導體構件分別設置於上述第1方向上相鄰之上述第1絕緣板之間、上述第1方向上相鄰之上述第2絕緣板之間、及上述第1方向上相鄰之上述第3絕緣板之間。
10. 一種半導體記憶裝置，其具備： 相互絕緣之第1電極膜及第2電極膜； 相互絕緣之第3電極膜及第4電極膜，其等設置於上述第1電極膜之第1方向側； 相互絕緣之第5電極膜及第6電極膜，其等設置於上述第2電極膜之第1方向側； 第1半導體構件、第2半導體構件及第3半導體構件，其等於上述第1方向上延伸；以及 第1電荷儲存構件、第2電荷儲存構件、第3電荷儲存構件、第4電荷儲存構件、第5電荷儲存構件及第6電荷儲存構件； 上述第1電極膜具有於與上述第1方向交叉之第2方向上延伸、沿著與包含上述第1方向及上述第2方向之平面交叉之第3方向排列且相互連接之第1配線及第2配線， 上述第2電極膜具有於上述第2方向上延伸、沿著上述第3方向排列且相互連接之第3配線及第4配線， 上述第3電極膜具有配置於上述第1配線之上述第1方向側且於上述第2方向上延伸之第5配線， 上述第4電極膜具有配置於上述第2配線之上述第1方向側且於上述第2方向上延伸之第6配線， 上述第5電極膜具有配置於上述第3配線之上述第1方向側且於上述第2方向上延伸之第7配線， 上述第6電極膜具有配置於上述第4配線之上述第1方向側且於上述第2方向上延伸之第8配線， 上述第3配線配置於上述第1配線與上述第2配線之間， 上述第2配線配置於上述第3配線與上述第4配線之間， 上述第1半導體構件配置於上述第1配線與上述第3配線之間、及上述第5配線與上述第7配線之間， 上述第2半導體構件配置於上述第2配線與上述第3配線之間、及上述第6配線與上述第7配線之間， 上述第3半導體構件配置於上述第2配線與上述第4配線之間、及上述第6配線與上述第8配線之間， 上述第1電荷儲存構件配置於上述第1配線與上述第1半導體構件之間， 上述第2電荷儲存構件配置於上述第3配線與上述第1半導體構件之間， 上述第3電荷儲存構件配置於上述第3配線與上述第2半導體構件之間， 上述第4電荷儲存構件配置於上述第2配線與上述第2半導體構件之間， 上述第5電荷儲存構件配置於上述第2配線與上述第3半導體構件之間， 上述第6電荷儲存構件配置於上述第4配線與上述第3半導體構件之間。