CN108630692B - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2017-58210号(申请日：2017年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

以往以来，在半导体存储装置中，通过将电路微细化而谋求大容量化。然而，因为微细化技术正趋于极限，所以为了谋求更进一步的大容量化，提出了积层型半导体存储装置。积层型半导体存储装置是在衬底上设置有在水平方向上延伸的多条配线以及在垂直方向上延伸的多个半导体部件，且在配线与半导体部件之间设置有电荷储存部件。由此，在配线与半导体部件的每个交叉部分形成有存储单元晶体管。在这种半导体存储装置中，也期望更进一步的高集成化。

发明内容

本发明的实施方式提供一种高集成度的半导体存储装置。

实施方式的半导体存储装置具备：第1电极膜，沿着第1方向及相对于所述第1方向交叉的第2方向扩展；第2电极膜，设置在相对于所述第1电极膜中的除所述第1方向两侧的第1端部及第2端部以外的部分为与包含所述第1方向及所述第2方向的平面交叉的第3方向侧；第1绝缘板，沿着所述第2方向上相互隔开的两列而配置，在各所述列中沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；第2绝缘板，设置于所述两列间，沿着所述第2方向上相互隔开的n列(n为1以上的整数)而配置，在各所述列中沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；第3绝缘板，设置于所述两列中的一列与包含所述第2绝缘板的列之间，沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；第1绝缘部件，设置于所述第1绝缘板与所述第3绝缘板之间，与所述第1绝缘板及所述第3绝缘板相接，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；第2绝缘部件，设置于所述第2绝缘板与所述第3绝缘板之间，与所述第2绝缘板及所述第3绝缘板相接，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；半导体部件，在所述第3方向上延伸；以及电荷储存部件，设置于所述第1电极膜中的除所述第1端部及所述第2端部以外的部分与所述半导体部件之间。所述第1电极膜在所述两列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的两个部分。所述第2电极膜在所述两列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的{(n+1)×2}个部分。

附图说明

图1是表示实施方式的半导体存储装置的俯视图。

图2是基于图1所示的A-A'线的剖视图。

图3是基于图1所示的B-B'线的剖视图。

图4是基于图1所示的C-C'线的剖视图。

图5是图1的局部放大图。

图6(a)表示本实施方式的半导体存储装置中的漏极侧选择栅极线的连接关系，(b)表示字线的连接关系。

图7是表示实施方式的半导体存储装置的制造方法的剖视图。

图8是表示实施方式的半导体存储装置的制造方法的剖视图。

图9是表示实施方式的半导体存储装置的制造方法的剖视图。

图10是表示实施方式的半导体存储装置的制造方法的剖视图。

具体实施方式

(实施方式)

以下，对本发明的实施方式进行说明。

图1是表示本实施方式的半导体存储装置的俯视图。

图2是基于图1所示的A-A'线的剖视图。

图3是基于图1所示的B-B'线的剖视图。

图4是基于图1所示的C-C'线的剖视图。

图5是图1的局部放大图。

图6(a)表示本实施方式的半导体存储装置中的漏极侧选择栅极线的连接关系，(b)表示字线的连接关系。

此外，各图是示意图，适当地夸张描绘及适当地省略描绘。例如，各构成要素描绘得比实际少且大。另外，在图之间，构成要素的尺寸比未必一致。

本实施方式的半导体存储装置是积层型NAND(Not AND，与非)闪存。

如图1～图5所示，在本实施方式的半导体存储装置1(以下，也简称为“装置1”)中设置有硅衬底10。硅衬底10例如由硅单晶形成。在硅衬底10上设置有积层体20。

以下，在本说明书中，为了方便说明，采用XYZ正交坐标系。将相对于硅衬底10的上表面10a平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于硅衬底10的上表面10a垂直的方向设为“Z方向”。另外，将Z方向中从硅衬底10起朝向积层体20的方向也称为“上”，将其相反方向也称为“下”，但这种表达也是为了方便起见，与重力方向无关。

在积层体20中，多个绝缘膜12及多个电极膜13沿着Z方向交替地积层。绝缘膜12例如由硅氧化物(SiO)等绝缘性材料形成。电极膜13例如由钨(W)等导电性材料形成。各绝缘膜12及各电极膜13沿着XY平面扩展。如下所述，各电极膜13被多个绝缘板及多个绝缘部件分割为多个部分，但将配置于相同XY平面的多个部分总称为“电极膜13”。

设置于积层体20内的电极膜13中，从最下层起1层或多层电极膜13作为源极侧选择栅极线SGS而发挥功能。另外，从最上层起1层或多层电极膜13作为漏极侧选择栅极线SGD而发挥功能。除源极侧选择栅极线SGS及漏极侧选择栅极线SGD以外的电极膜13作为字线WL而发挥功能。在本实施方式中，为了简化说明，电极膜13设置有5层，源极侧选择栅极线SGS为1层，漏极侧选择栅极线SGD为1层，字线WL为3层，将字线WL从下层侧起依序设为字线WL1、WL2、WL3。此外，在实际产品中，电极膜13也可设置几十层左右，源极侧选择栅极线SGS及漏极侧选择栅极线SGD也可分别设置多层。另外，也可适当设置无法电性地发挥功能的虚设电极膜13。

如图1～图3所示，积层体20中的X方向两侧的端部20a及20b分别设为引出区域Rd1及引出区域Rd2。另外，积层体20中的除X方向两侧的端部20a及20b以外的中央部20c，也就是引出区域Rd1与引出区域Rd2之间的区域设为存储单元区域Rm。在引出区域Rd1及Rd2中，积层体20的形状为阶梯状，在每一个电极膜13形成有阶面T。另外，在硅衬底10上设置有层间绝缘膜22，所述层间绝缘膜22将积层体20的端部覆盖。层间绝缘膜22例如由硅氧化物等绝缘性材料形成。

在积层体20及层间绝缘膜22内设置有沿着XZ平面而扩展的绝缘板25a～25c。以下，将沿着X方向而排列为1列的多个绝缘板25a的集合体称为“列26a”。同样地，将沿着X方向而排列为1列的多个绝缘板25b的集合体称为“列26b”，将沿着X方向而排列为1列的多个绝缘板25c的集合体称为“列26c”。也就是说，绝缘板25a～25c在Y方向上相互隔开，沿着在X方向上延伸的多个列26a～26c而配置，且在各列26a～26c中，沿着X方向间断地配置。绝缘板25a～25c在Z方向上贯通积层体20及层间绝缘膜22。由此，绝缘板25a～25c在Z方向上贯通各电极膜13，将各电极膜13分割。

在本说明书中，表述“将电极膜13分割”时，意指将电极膜13分割为至少在其区域中相互隔开且相互绝缘的两个部分。此外，经分割的两个部分也可在其它区域中相互连接。

在图1中，列26a表示有两列。两列26a排列于Y方向上。在该两列26a之间设置有1列26b。另外，在各个列26a与列26b之间设置有1列26c。因此，在Y方向上相邻的两列26a及其间，沿着Y方向依序配置有列26a、列26c、列26b、列26c、列26a。

另外，在积层体20及层间绝缘膜22内分别设置有多个绝缘部件27a～27c。各绝缘部件27a～27c为在Z方向上延伸的四角柱形或椭圆柱形，在Z方向上贯通积层体20及层间绝缘膜22。由此，绝缘部件27a～27c在Z方向上贯通电极膜13，将电极膜13分割。绝缘部件27a～27c在Y方向上的位置互不相同。

绝缘部件27a配置于列26a内，且配置于X方向上相邻的绝缘板25a间，并与这些绝缘板25a相接。绝缘部件27a的Y方向上的长度长于绝缘板25a的Y方向上的长度。在引出区域Rd1及Rd2中，绝缘部件27a配置于X方向上相邻的绝缘板25a间的全部间隙中。由此，在引出区域Rd1及Rd2中，配置于列26a内的绝缘板25a及绝缘部件27a不间断地相连，而形成在X方向上连续地延伸的绝缘体，在Y方向上将电极膜13分割。也就是说，电极膜13中的配置于隔着列26a的位置的两个部分相互绝缘。

绝缘部件27b配置于列26b内，且配置于X方向上相邻的绝缘板25b间，并与这些绝缘板25b相接。绝缘部件27b的Y方向上的长度长于绝缘板25b的Y方向上的长度。在引出区域Rd1及Rd2中，绝缘部件27b配置于X方向上相邻的绝缘板25b间的间隙中的若干个间隙，而在若干个间隙并未配置。未配置绝缘部件27b的间隙配置于积层体20的阶梯状端部中的除最上段以外的段中的若干段。因此，位于积层体20的最上层的漏极侧选择栅极线SGD被列26b在Y方向上分割。另一方面，在除漏极侧选择栅极线SGD以外的电极膜13的一部分，配置有X方向上相邻的绝缘板25b间的间隙且未配置绝缘部件27b的间隙，在这种间隙内形成有桥接部分14b。桥接部分14b将电极膜13中被绝缘板25b分割的两个部分相互连接。

绝缘部件27c配置于列26c内，且配置于X方向上相邻的绝缘板25c间，并与这些绝缘板25c相接。绝缘部件27c的Y方向上的长度长于绝缘板25c的Y方向上的长度。在引出区域Rd1及Rd2中，绝缘部件27c配置于X方向上相邻的绝缘板25c间的间隙中的若干个间隙，而在若干个间隙并未配置。未配置绝缘部件27c的间隙必定配置于积层体20的阶梯状端部的最上段，也配置于除最上段以外的段中的若干段。因此，在漏极侧选择栅极线SGD上配置有X方向上相邻的绝缘板25c间的间隙且未配置绝缘部件27c的间隙，在该间隙内形成有桥接部分14c。另外，在除漏极侧选择栅极线SGD以外的电极膜13的一部分也形成有桥接部分14c。桥接部分14c将电极膜13中被绝缘板25c分割的两个部分相互连接。

进而，在积层体20及层间绝缘膜22内分别设置有多个绝缘部件28a及28b。各绝缘部件28a及28b为在Z方向上延伸的四角柱形或椭圆柱形，且在相邻的列26间，在Z方向上贯通积层体20及层间绝缘膜22。从Z方向观察，绝缘部件28a及28b配置于积层体20的阶梯状端部的最上段。因此，绝缘部件28a及28b将包含漏极侧选择栅极线SGD的全部电极膜13贯通。在引出区域Rd1中配置有绝缘部件28a或28b的列26间，在引出区域Rd2未配置绝缘部件28a及28b，在沿着Y方向而排列的列26间，绝缘部件28a及28b交替地配置于引出区域Rd1及引出区域Rd2。在引出区域Rd1及Rd2的各区域中，绝缘部件28a及绝缘部件28b在Y方向上交替地排列。

绝缘部件28a配置于Y方向上相邻的绝缘板25a与绝缘板25c之间，且与这些绝缘板25a及绝缘板25c相接。由此，绝缘部件28a在X方向上将电极膜13分割。在Y方向上相邻的两个绝缘板25a之间设置有两个绝缘部件28a，这两个绝缘部件28a在引出区域Rd1及引出区域Rd2中分别配置有1个。

绝缘部件28b配置于Y方向上相邻的绝缘板25b与绝缘板25c之间，且与这些绝缘板25b及绝缘板25c相接。由此，绝缘部件28b在X方向上将电极膜13分割。在Y方向上相邻的两个绝缘板25a之间设置有两个绝缘部件28b，这两个绝缘部件28b在引出区域Rd1及引出区域Rd2中分别配置有1个。

像这样配置绝缘板25a～25c、绝缘部件27a～27c、以及绝缘部件28a及28b的结果是，在引出区域Rd1及Rd2中，各电极膜13以如下方式接线。在图6(a)中，将漏极侧选择栅极线SGD中的与周围绝缘的两个部分附上阴影来表示。同样地，在图6(b)中，将字线WL3中的与周围绝缘的两个部分附上阴影来表示。

如图6(a)所示，最上层的电极膜13、也就是漏极侧选择栅极线SGD被列26a在Y方向上分断。另外，漏极侧选择栅极线SGD也是被列26b在Y方向上分断。另一方面，漏极侧选择栅极线SGD未完全被列26c分断，配置于列26c的Y方向两侧的漏极侧选择栅极线SGD的两个部分经由桥接部分14c相互连接。因此，漏极侧选择栅极线SGD中的被列26a与列26b夹着的部分与周围绝缘。

另外，漏极侧选择栅极线SGD中的夹住绝缘板25c的两个配线状部分中的一个在引出区域Rd2被绝缘部件28a在X方向上分断，另一个在引出区域Rd1被绝缘部件28b在X方向上分断。结果，漏极侧选择栅极线SGD被分割为包含两个配线状部分及1个桥接部分14c的J字形状的部分。该J字形状的部分在被列26a与列26b夹着的区域中，以两个1组配置为嵌套状。

如图6(b)所示，从上起第2层电极膜13、也就是最上层的字线WL3被列26a在Y方向上分断。另一方面，字线WL3未完全被列26b分断，字线WL3中的配置于列26b的Y方向两侧的两个部分经由桥接部分14b相互连接。同样地，字线WL3也是未完全被列26c分断，字线WL3中的配置于列26c的Y方向两侧的两个部分经由桥接部分14c相互连接。由此，在Y方向上相邻的两列26a间，在X方向上延伸的4个配线状部分经由桥接部分14b及14c相互连接。

另外，字线WL3中的4个配线状部分中的两个在引出区域Rd1中被绝缘部件28a及28b在X方向上分断，其它两个在引出区域Rd2中被绝缘部件28a及28b在X方向上分断。

结果，字线WL3被分割为包含4个配线部分的梳形状的部分。该梳形状的部分在被两列26a夹着的区域中，以两个1组配置为嵌套状。字线WL2、字线WL1、源极侧选择栅极线SGS的接线均与字线WL3的接线同样。

而且，在层间绝缘膜22内设置有在Z方向上延伸的接点29。一部分接点29的下端连接于漏极侧选择栅极线SGD的桥接部分14c。其它一部分接点29的下端连接于字线WL3的桥接部分14b。进而其它接点29的下端连接于字线WL2的桥接部分14c。进而其它接点29的下端连接于字线WL1的桥接部分14b。进而其它接点29(未图示)的下端连接于源极侧选择栅极线SGS的桥接部分14c。这样一来，与周围绝缘的电极膜13的各部分经由桥接部分14b或14c连接于任一接点29。

接下来，对存储单元区域Rm的构成进行说明。

在存储单元区域Rm中，设置有多根作为半导体部件的硅柱30。各硅柱30配置于X方向上相邻的绝缘板25间。另外，从Z方向观察，硅柱30排列为锯齿状。也就是说，配置于列26a及列26b的硅柱30在X方向上的位置彼此相同，配置于列26c的硅柱30的X方向上的位置相对于配置于列26a及列26b的硅柱30的X方向上的位置错开相当于硅柱30的排列周期的半周期程度。各硅柱30的形状是以Z方向为长度方向的筒状，下端被封闭。硅柱30的下端连接于硅衬底10。

在硅柱30内设置有例如包含硅氧化物的核心部件31。在硅柱30的侧面上设置有例如包含硅氧化物的隧道绝缘膜32。隧道绝缘膜32与配置于X方向两侧的绝缘板25a、25b或25c相接。隧道绝缘膜32是通常为绝缘性，但如果施加处于装置1的驱动电压的范围内的特定电压则会流通隧道电流的膜。隧道绝缘膜32的形状是以Z方向为长度方向的筒状。

在隧道绝缘膜32与电极膜13之间设置有浮栅电极33。浮栅电极33配置于隧道绝缘膜32的Y方向两侧。浮栅电极33例如由多晶硅等导电性材料形成。浮栅电极33是能储存电荷的电荷储存部件。

在浮栅电极33与电极膜13之间设置有阻挡绝缘膜34。阻挡绝缘膜34是即便在装置1的驱动电压的范围内施加电压，实质上也不会流通电流的膜。在阻挡绝缘膜34中，积层有硅氮化膜35及硅氧化物膜36。此外，在图1～图4、图6(a)及(b)中，隧道绝缘膜32、浮栅电极33、阻挡绝缘膜34省略了图示。

如图5所示，在积层体20上设置有在Y方向上延伸的位线38。位线38经由插头37连接于硅柱30。由此，硅柱30连接于位线38与硅衬底10之间。

而且，在硅柱30与字线WL的每个交叉部分，经由隧道绝缘膜32、浮栅电极33、阻挡绝缘膜34构成存储单元晶体管MC。存储单元晶体管MC通过根据储存于浮栅电极33的电荷量改变阈值而存储数据。

另外，在硅柱30与源极侧选择栅极线SGS的每个交叉部分，形成有源极侧选择晶体管STS。源极侧选择晶体管STS根据源极侧选择栅极线SGS的电位，来切换硅柱30的导通/非导通。进而，在硅柱30与漏极侧选择栅极线SGD的每个交叉部分，形成有漏极侧选择晶体管STD。漏极侧选择晶体管STD根据漏极侧选择栅极线SGD的电位，来切换硅柱30的导通/非导通。

这样一来，在硅衬底10与位线38之间串联连接有多个存储单元晶体管MC，在存储单元晶体管MC的两端连接有源极侧选择晶体管STS及漏极侧选择晶体管STD，从而形成NAND串。

接下来，对本实施方式的半导体存储装置的制造方法进行说明。

图7～图10是表示本实施方式的半导体存储装置的制造方法的剖视图。

首先，如图7所示，使绝缘膜12及牺牲膜41交替地积层于硅衬底10上，而形成积层体20。如上所述，绝缘膜12例如由硅氧化物形成。牺牲膜41由对于绝缘膜12可取得蚀刻选择比的材料形成，例如，由硅氮化物(SiN)形成。接着，将积层体20的X方向两侧的端部20a及20b加工为阶梯状。接着，通过使硅氧化物堆积于整个面，并对上表面实施CMP(ChemicalMechanical Polishing：化学机械研磨)等平坦化处理，而形成覆盖积层体20的端部20a及20b的层间绝缘膜22。

接下来，如图8所示，在积层体20及层间绝缘膜22(参照图7)上形成内存槽MT。内存槽MT在沿着Y方向排列的多个列的每一列中，沿着X方向间断地形成。接着，通过将硅氧化物埋入内存槽MT内，而形成绝缘板25。

接下来，如图9所示，以将绝缘板25分断的方式形成内存洞AH。内存洞AH形成于存储单元区域Rm，从Z方向观察，排列为锯齿状。使牺牲膜41在内存洞AH的朝Y方向的侧面露出。接着，通过经由内存洞AH实施各向同性蚀刻，而在内存洞AH的内面上对牺牲膜41制造凹槽。由此，在内存洞AH的侧面，牺牲膜41的露出面后退，而形成凹部42。

接下来，如图10所示，通过实施热氧化处理，而在牺牲膜41的露出面上形成硅氧化物膜36。此外，也可通过使硅氧化物堆积，而形成硅氧化物膜36。接着，通过使硅氮化物堆积，而在内存洞AH及凹部42的内面上形成硅氮化膜35。接着，通过使硅堆积，而在内存洞AH及凹部42的内面上形成多晶硅膜。接着，通过经由内存洞AH实施蚀刻，而从内存洞AH的侧面上将多晶硅膜及硅氮化膜35去除。由此，在凹部42的内面上残留硅氮化膜35，并且在凹部42内形成包含多晶硅的浮栅电极33。接着，在内存洞AH的内面上形成隧道绝缘膜32、硅柱30及核心部件31。

接下来，如图5所示，以将绝缘板25分断的方式形成空穴SH1，并且以将牺牲膜41及绝缘膜12分断的方式形成空穴SH2。接着，通过经由空穴SH1及SH2实施各向同性蚀刻，而将牺牲膜41(参照图10)去除。由此，如图4所示，在将牺牲膜41去除之后，形成空间43。此时，绝缘板25并未被去除。另外，因硅氧化物膜36成为蚀刻终止层，而阻挡绝缘膜34、浮栅电极33、隧道绝缘膜32、硅柱30及核心部件31也未被去除。由此，绝缘板25及硅柱30等支撑积层体20。

接下来，如图1～图5所示，经由空穴SH1及SH2使钨等导电性材料堆积。接着，通过实施蚀刻，而从空穴SH1内及空穴SH2内将导电性材料去除。由此，在空间43内形成电极膜13。此时，在绝缘板25在X方向上被分断的区域且未形成空穴SH1及SH2的区域，形成桥接部分14b及14c。接着，通过使硅氧化物堆积于整个面，而在空穴SH1内形成绝缘部件27a～27c，并且在空穴SH2内形成绝缘部件28a及28b。

接着，在层间绝缘膜22内形成在Z方向上延伸的接点29。接点29的下端连接于电极膜13的桥接部分14b或桥接部分14c。此外，接点29的X方向两端部也可从桥接部分14b或14c伸出，并进入绝缘体25内。接着，在积层体20上形成插头37，并使它连接于硅柱30。接着，在插头37上形成在Y方向上延伸的位线38，并使它连接于插头37。以此方式，制造本实施方式的半导体存储装置1。

接下来，对本实施方式的效果进行说明。

根据本实施方式，如图6(a)及(b)所示，构成列26a的绝缘板25a及绝缘部件27a将漏极侧选择栅极线SGD、字线WL、源极侧选择栅极线SGS沿着Y方向分割，将积层体20分割为多个区块。另外，构成列26b的绝缘板25b及绝缘部件27b将漏极侧选择栅极线SGD沿着Y方向进一步分割。另一方面，列26b未完全将字线WL及源极侧选择栅极线SGS分割。而且，绝缘部件28a及28b将漏极侧选择栅极线SGD、字线WL、源极侧选择栅极线SGS沿着X方向分割。由此，能够实现将2条漏极侧选择栅极线SGD配置于1条字线WL的正上方区域的连接关系。

另外，通过设置绝缘板25a～25c，而提供硅柱30的形成区域。由此，能够于每个绝缘板25沿着X方向使存储单元晶体管MC排列。另外，通过设置绝缘板25a～25c，能够在去除牺牲膜41(参照图10)之后到形成电极膜13(参照图4)为止的期间内支撑积层体20。

进而，在本实施方式中，沿着X方向间断地形成绝缘板25。由此，在将牺牲膜41替换为电极膜13时，经由绝缘板25间之间隙进行牺牲膜41的蚀刻及电极膜13的堆积。结果，能够在维持所述连接关系的情况下提高绝缘板25的排列密度。由此，能够提高存储单元晶体管MC的排列密度，并且提高去除牺牲膜41时的积层体20的强度。

进而，另外，在本实施方式中，将空穴SH1形成于与绝缘板25相同的列26，并且将空穴SH2形成于列26间。因此，能够避免因形成空穴SH1及SH2而导致Y方向上的存储单元晶体管MC的排列周期增加。

进而，另外，在本实施方式中，将接点29连接于电极膜13的桥接部分14b或14c。由此，能够确保接点29的形成位置的范围，且容易形成接点29。

此外，在本实施方式中，表示了在两列26a间配置有1列26b，在两列26a间，字线WL及源极侧选择栅极线SGS分别被分割为两个部分，漏极侧选择栅极线SGD被分割为4个部分的例子，但并不限定于此。在将n设为1以上的整数时，也可在两列26a间配置n列26b。在此情况下，在两列26a间，字线WL及源极侧选择栅极线SGS分别被分割为两个部分，漏极侧选择栅极线SGD被分割为{(n+1)×2}个部分。列26c也可分别配置于相邻的列26a与列26b之间以及相邻的列26b间。此外，在本实施方式中，表示了n为1的情况作为例子。

根据以上所说明的实施方式，能够实现高集成度的半导体存储装置。

以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其等价物的范围中。

[符号的说明]

1 半导体存储装置

10 硅衬底

10a 上表面

12 绝缘膜

13 电极膜

14b、14c 桥接部分

20 积层体

20a、20b 端部

20c 中央部

22 层间绝缘膜

25、25a、25b、25c 绝缘板

26a、26b、26c 列

27a、27b、27c 绝缘部件

28a、28b 绝缘部件

29 接点

30 硅柱

31 核心部件

32 隧道绝缘膜

33 浮栅电极

34 阻挡绝缘膜

35 硅氮化膜

36 硅氧化物膜

38 位线

37 插头

41 牺牲膜

42 凹部

43 空间

AH 内存洞

MC 存储单元晶体管

MT 内存槽

Rd1、Rd2 引出区域

Rm 存储单元区域

SGD 漏极侧选择栅极线

SGS 源极侧选择栅极线

SH1、SH2 空穴

STD 漏极侧选择晶体管

STS 源极侧选择晶体管

T 阶面

WL1、WL2、WL3 字线

Claims (10)

1.一种半导体存储装置，其特征在于，具备：

第1电极膜，沿着第1方向及相对于所述第1方向交叉的第2方向扩展；

第2电极膜，设置在相对于所述第1电极膜中的除所述第1方向两侧的第1端部及第2端部以外的部分为与包含所述第1方向及所述第2方向的平面交叉的第3方向侧；

第1绝缘板，沿着所述第2方向上相互隔开的两列的第1列而配置，在各所述第1列中沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；

第2绝缘板，设置于两列的所述第1列间，沿着所述第2方向上相互隔开的n列的第2列(n为1以上的整数)而配置，在各所述第2列中沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；

第3绝缘板，设置于两列的所述第1列中的一列与由所述第2列之间，沿着所述第1方向间断地配置，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；

第1绝缘部件，设置于所述第1绝缘板与所述第3绝缘板之间，与所述第1绝缘板及所述第3绝缘板相接，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；

第2绝缘部件，设置于所述第2绝缘板与所述第3绝缘板之间，与所述第2绝缘板及所述第3绝缘板相接，在所述第3方向上贯通所述第1电极膜及所述第2电极膜；

半导体部件，在所述第3方向上延伸；以及

电荷储存部件，设置于所述第1电极膜中的除所述第1端部及所述第2端部以外的部分与所述半导体部件之间；

所述第1电极膜在两列的所述第1列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的两个部分，

所述第2电极膜在两列的所述第1列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的{(n+1)×2}个部分。

2.根据权利要求1所述的半导体存储装置，其特征在于，还具备：

第3绝缘部件，设置于所述第1方向上相邻的所述第1绝缘板间，且所述第2方向上的长度长于所述第1绝缘板；

第4绝缘部件，设置于所述第1方向上相邻的所述第2绝缘板间，且所述第2方向上的长度长于所述第2绝缘板；以及

第5绝缘部件，设置于所述第1方向上相邻的所述第3绝缘板间，且所述第2方向上的长度长于所述第3绝缘板。

3.根据权利要求1或2所述的半导体存储装置，其特征在于，还具备：

第1接点，在所述第3方向上延伸，且连接于所述第1电极膜中的配置于所述第1方向上相邻的所述第2绝缘板之间的部分；以及

第2接点，在所述第3方向上延伸，且连接于所述第2电极膜中的配置于所述第1方向上相邻的所述第3绝缘板之间的部分。

4.根据权利要求1或2所述的半导体存储装置，其特征在于：还具备沿着所述第1方向及所述第2方向扩展的第3电极膜，

所述第1电极膜配置于所述第3电极膜与所述第2电极膜之间，

所述第3电极膜在两列的所述第1列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的两个部分。

5.根据权利要求4所述的半导体存储装置，其特征在于：还具备第3接点，该第3接点在所述第3方向上延伸，且连接于所述第3电极膜中的配置于所述第1方向上相邻的所述第3绝缘板之间的部分。

6.根据权利要求4所述的半导体存储装置，其特征在于：还具备沿着所述第1方向及所述第2方向扩展的第4电极膜，

所述第3电极膜配置于所述第4电极膜与所述第1电极膜之间，

所述第4电极膜在两列的所述第1列间，被所述第2绝缘板、所述第3绝缘板、所述第1绝缘部件及所述第2绝缘部件分割为相互绝缘的两个部分。

7.根据权利要求6所述的半导体存储装置，其特征在于：还具备第4接点，该第4接点在所述第3方向上延伸，且连接于所述第4电极膜中的配置于所述第1方向上相邻的所述第2绝缘板之间的部分。

8.根据权利要求1或2所述的半导体存储装置，其特征在于：所述n为1。

9.根据权利要求1或2所述的半导体存储装置，其特征在于：所述半导体部件分别设置于所述第1方向上相邻的所述第1绝缘板之间、所述第1方向上相邻的所述第2绝缘板之间以及所述第1方向上相邻的所述第3绝缘板之间。

10.一种半导体存储装置，其特征在于，具备：

相互绝缘的第1电极膜及第2电极膜；

相互绝缘的第3电极膜及第4电极膜，设置于所述第1电极膜的第1方向侧；

相互绝缘的第5电极膜及第6电极膜，设置于所述第2电极膜的第1方向侧；

第1半导体部件、第2半导体部件及第3半导体部件，在所述第1方向上延伸；以及

第1电荷储存部件、第2电荷储存部件、第3电荷储存部件、第4电荷储存部件、第5电荷储存部件及第6电荷储存部件；

所述第1电极膜具有在相对于所述第1方向交叉的第2方向上延伸、沿着相对于包含所述第1方向及所述第2方向的平面交叉的第3方向排列且相互连接的第1配线及第2配线，

所述第2电极膜具有在所述第2方向上延伸、沿着所述第3方向排列且相互连接的第3配线及第4配线，

所述第3电极膜具有配置于所述第1配线的所述第1方向侧且在所述第2方向上延伸的第5配线，

所述第4电极膜具有配置于所述第2配线的所述第1方向侧且在所述第2方向上延伸的第6配线，

所述第5电极膜具有配置于所述第3配线的所述第1方向侧且在所述第2方向上延伸的第7配线，

所述第6电极膜具有配置于所述第4配线的所述第1方向侧且在所述第2方向上延伸的第8配线，

所述第3配线配置于所述第1配线与所述第2配线之间，

所述第2配线配置于所述第3配线与所述第4配线之间，

所述第1半导体部件配置于所述第1配线与所述第3配线之间及所述第5配线与所述第7配线之间，

所述第2半导体部件配置于所述第2配线与所述第3配线之间及所述第6配线与所述第7配线之间，

所述第3半导体部件配置于所述第2配线与所述第4配线之间及所述第6配线与所述第8配线之间，

所述第1电荷储存部件配置于所述第1配线与所述第1半导体部件之间，

所述第2电荷储存部件配置于所述第3配线与所述第1半导体部件之间，

所述第3电荷储存部件配置于所述第3配线与所述第2半导体部件之间，

所述第4电荷储存部件配置于所述第2配线与所述第2半导体部件之间，

所述第5电荷储存部件配置于所述第2配线与所述第3半导体部件之间，

所述第6电荷储存部件配置于所述第4配线与所述第3半导体部件之间。

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