KR20100086435A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20100086435A
KR20100086435A KR1020100005621A KR20100005621A KR20100086435A KR 20100086435 A KR20100086435 A KR 20100086435A KR 1020100005621 A KR1020100005621 A KR 1020100005621A KR 20100005621 A KR20100005621 A KR 20100005621A KR 20100086435 A KR20100086435 A KR 20100086435A
Authority
KR
South Korea
Prior art keywords
gate electrode
floating gate
semiconductor
memory device
filler
Prior art date
Application number
KR1020100005621A
Other languages
English (en)
Inventor
마사루 기또
마사루 기도
도모꼬 후지와라
요스께 고모리
메구미 이시두끼
히로야스 다나까
요시아끼 후꾸즈미
료따 가쯔마따
료우헤이 기리사와
준야 마쯔나미
히데아끼 아오찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20100086435A publication Critical patent/KR20100086435A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

불휘발성 반도체 기억 장치는, 복수의 층간 절연막과 복수의 제어 게이트 전극을 교대로 적층시켜 적층체를 형성하고, 적층체에 적층 방향으로 연장되는 관통 홀을 형성하고, 관통 홀을 통해 관통 홀에 면한 층간 절연막 부분을 에칭하여 그 부분을 제거하고, 제거된 부분을 형성하고, 관통 홀 및 층간 절연막이 제거된 부분의 내면 위에 제1 절연막을 형성하고, 층간 절연막이 제거된 부분에 부유 게이트 전극을 형성하고, 관통 홀에 면한 부유 게이트 전극의 부분을 덮도록 제2 절연막을 형성하고, 관통 홀의 내부에 반도체 필러를 매설하는 것을 포함한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원에 대한 상호 참조>
본 출원은 2009년 1월 22일자로 출원된 우선권인 일본 특허 출원 제2009-12052호에 기초하며 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로써 본 명세서에 포함된다.
본 발명은, 제어 게이트 전극 및 층간 절연막이 교대로 적층된 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터, 플래시 메모리와 같은 불휘발성 반도체 기억 장치는, 실리콘 기판의 표면에 소자를 2차원적으로 집적시킴으로써 제작되어 왔다. 이러한 플래시 메모리에 있어서, 1 비트당의 비용을 저감하여 기억 용량을 증가시키기 위해 유일하게 할 수 있는 것은 각 소자의 치수를 작게 해서 미세화를 가능하게 하는 것이다. 그러나, 이러한 미세화도 최근에는 비용 및 기술의 견지에서 곤란해지고 있다.
소자의 미세화를 추진하기 위해서는, 포토리소그래피 기술의 향상이 필요하다. 현재의 ArF 액침 노광 기술은 40㎚ 부근의 룰이 개조 한계이며, 보다 미세화하기 위해서는 EUV(extreme ultraviolet:극단 자외선) 노광기의 채용이 필요하다. 그러나, EUV 노광기는 지극히 비용이 비싸고 현실적이지 않다. 가령 EUV 노광기를 사용하여 미세화가 달성된다 할지라도, 구동 전압이 또한 스케일링(scaling) 되지 않는다면, 소자들 간의 항복 전압(breakdown voltage) 등이 물리적인 한계점에 도달할 것이 예상되어, 디바이스로서의 동작이 곤란해질 가능성이 높다.
따라서, 고집적화의 한계를 타개하는 기술로서, 소자를 3차원적으로 집적하는 많은 아이디어가 제안되어 있다. 그러나, 일반적인 3차원 디바이스는 각 층마다 여러 번의 리소그래피 공정을 필요로 하기 때문에, 리소그래피 공정 횟수의 증가로 인한 비용의 증가가 실리콘 기판의 면적 축소에 의한 비용의 저감을 상쇄해버린다. 따라서, 소자가 3차원적으로 집적되어도 비용 저감이 곤란하다.
이러한 문제를 감안하며, 본 발명자들 및 다른 사람들은, 일괄 가공형(collective-processing type)의 3차원 적층 메모리를 제안하여 왔다(예를 들어, JP-A 2007-266143호(공개) 참조). 이 기술에서는, 실리콘 기판 위에 전극막과 절연막을 교대로 적층시켜 적층체를 형성한 후, 관통 홀이 일괄 가공에 의해 이 적층체에 형성된다. 그리고, 관통 홀의 측면 위에 전하 축적층을 형성하고, 관통 홀의 내부에 실리콘을 매설하여 실리콘 필러를 형성한다. 이에 의해, 각 전극막과 실리콘 필러의 교차 부분에 MONOS(metal-oxide-nitride-oxide-silicon)형 트랜지스터가 형성되고, 이것이 메모리 셀을 형성한다.
이 일괄 가공형의 3차원 적층 메모리에서는, 전극막과 실리콘 필러의 전위를 제어함으로써, 각 전극막과 각 실리콘 필러 사이에서 전하가 전달되어 정보가 기록될 수 있다. 이 기술에 따르면, 실리콘 기판 위에 복수의 전극막을 적층함으로써, 1 비트당 칩 면적을 저감하고, 웨이퍼의 비용을 저감할 수 있다. 또한, 적층체를 일괄 가공함으로써 3차원 적층 메모리를 제작할 수 있다. 따라서, 적층 수가 증가하더라도 리소그래피 공정의 횟수는 증가하지 않고, 제조 비용의 증가도 억제될 수 있다.
그러나, 이와 같이 하여 제작된 일괄 가공형의 3차원 적층 메모리에는, 메모리 셀이 MONOS형 트랜지스터로 구성되어 있기 때문에 소거 속도가 느리다고 하는 문제가 있다. 또한, 전하 축적층이 관통 홀 내에 연속적으로 형성되기 때문에, 미세화가 진행됨에 따라 메모리 셀들 간의 간섭이 커진다는 문제가 있다.
본 발명의 일 양태에 따라, 복수의 층간 절연막 및 복수의 제어 게이트 전극이 교대로 적층되고 적층 방향으로 연장되는 관통 홀이 형성된 적층체, 상기 관통 홀의 내부에 매설된 반도체 필러, 상기 제어 게이트 전극들 사이에 제공된 부유 게이트 전극, 상기 반도체 필러 및 상기 부유 게이트 전극과 상기 제어 게이트 전극들 사이에 제공된 제1 절연막, 및 상기 반도체 필러와 상기 부유 게이트 전극 사이에 제공된 제2 절연막을 포함하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따라, 반도체 필러, 상기 반도체 필러의 주위에 제공된 복수의 제어 게이트 전극, 상기 반도체 필러의 주위에 제공된 복수의 부유 게이트 전극을 포함하고, 상기 반도체 필러, 상기 각 제어 게이트 전극 및 상기 각 부유 게이트 전극은 서로 떨어져 있고, 상기 제어 게이트 전극들과 상기 부유 게이트 전극들은 상기 반도체 필러가 연장하는 방향을 따라 교대로 배열되어 있는, 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따라, 복수의 층간 절연막 및 복수의 제어 게이트 전극을 교대로 적층시켜 적층체를 형성하는 공정, 상기 적층체에 적층 방향으로 연장되는 관통 홀을 형성하는 공정, 상기 관통 홀을 통해 상기 관통 홀에 면하는 상기 층간 절연막의 부분을 에칭하여 그 부분을 제거하는 공정, 상기 관통 홀 및 상기 층간 절연막을 제거한 부분의 내면 위에 제1 절연막을 형성하는 공정, 상기 층간 절연막이 제거된 부분의 내부에 부유 게이트 전극을 형성하는 공정, 상기 부유 게이트 전극에 있어서의 상기 관통 홀에 면한 부분을 덮도록 제2 절연막을 형성하는 공정, 및 상기 관통 홀의 내부에 반도체 필러를 매설하는 공정을 포함하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 복수의 메모리 셀이 3차원 매트릭스 형상으로 배열되어 있다. 이에 의해, 단위 면적당 메모리 셀의 집적도를 높게 할 수 있다. 또한, 관통 홀 H가 적층체 ML에 일괄로 가공되기 때문에, 적층 수를 늘리더라도 제조 비용의 증가를 억제할 수 있다.
또한, 본 실시 형태에 있어서는, 각 메모리 셀이 부유 게이트 전극 FG에 의해 구성되고, 부유 게이트 전극 FG에 전자를 축적시킴으로써 데이터가 기억된다. 부유 게이트 전극 FG에 축적된 전자가 터널 효과에 의해 반도체 필러 SP내로 추출되고, 이에 의해, 부유 게이트 전극 FG로부터 데이터가 소거된다. 인가되는 전압이 동일하면, 전자에 의한 터널 전류는 정공에 의한 터널 전류보다도 크기 때문에, 장치(1)는 높은 소거 속도를 달성한다.
또한, 본 실시 형태에서는, 부유 게이트 전극 FG의 전위가 제어 게이트 전극 CG의 전위에 의해 제어된다. 제어 게이트 전극 CG가 부유 게이트 전극 FG의 양측에 배치되어 있기 때문에, 제어 게이트 전극 CG와 부유 게이트 전극 FG 사이의 커플링율이 높다. 이로 인해, 구동 전위의 마진이 넓다. 따라서, 예를 들어, 제어 게이트 전극 CG의 전위를 낮게 유지할 수 있어, 이 실시 형태는 미세화에 적합하다.
또한, 본 실시 형태에서는, 부유 게이트 전극 FG가 실리콘으로 형성되어 있고, 이것은 절연막 IPD 및 절연막 TOx를 형성하는 실리콘 산화물보다 밴드 갭이 좁다. 이로 인해, 부유 게이트 전극 FG는 주입된 전자를 안정적으로 유지할 수 있다.
또한, 본 실시 형태에서는, 부유 게이트 전극들 FG가 서로 떨어져 있다. 이로 인해, 일단 부유 게이트 전극 FG 내에 축적된 전자가 인접하는 부유 게이트 전극 FG로 이동하지 않는다. 이에 의해, 메모리 셀들 간의 전자의 이동으로 인한 메모리 셀의 임계치의 변동이 발생하지 않는다.
이와 같이, 본 실시 형태에 따라, 일괄 가공에 의해 제조되는 3차원 적층형의 불휘발성 반도체 기억 장치에서 메모리 셀이 부유 게이트 전극에 의해 구성된다. 이에 의해, 소거 속도 및 전하 유지 특성에 대해 종래의 평면 NAND형 메모리에 가까운 특성을 달성할 수 있고, 또한, 메모리 셀들 간의 간섭을 방지될 수 있어, 데이터의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시 단면도.
도 2는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시도.
도 3은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시도.
도 4는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 5는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 6은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 7은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 8은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 9는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 10은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 11은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 12는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 13은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 14는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 15는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 16은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 17은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 동작을 설명하는 모식적인 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해 설명한다.
우선, 본 발명의 제1 실시 형태에 대해 설명한다.
도 1은 본 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시 단면도다.
도 2는 본 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시도다.
도 2에서는, 도시의 편의상, 후술하는 제어 게이트 전극 CG, 부유 게이트 전극 FG 및 반도체 필러 SP만을 도시하고 있다.
도 1 및 도 2에 나타낸 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치(1)(이하에서는 단순히 "장치(1)"라고도 함)에서는, 기판(도시하지 않음) 위에 복수의 층간 절연막 ILD와 복수의 제어 게이트 전극 CG가 교대로 적층되어, 적층체 ML을 형성한다. 적층체 ML에는, 적층 방향으로 연장되는 관통 홀 H가 형성되어 있다. 관통 홀 H의 직경은, 각 층간 절연막들 ILD의 두께보다도 크다. 관통 홀 H의 내부에는 반도체 필러 SP가 매설되어 있다.
관통 홀 H에 인접하는 층간 절연막 ILD의 부분이 제거되어, 층간 절연막 ILD는 관통 홀 H로부터 멀어지는 방향으로 후퇴하고 있다. 이에 의해, 제어 게이트 전극들 CG 사이이면서 관통 홀 H의 주위의 영역에는, 층간 절연막 ILD가 존재하지 않는 제거 부분 A가 형성되어 있다. 부유 게이트 전극 FG가 이 제거 부분 A 내에 매설되어 있다. 이에 의해, 제어 게이트 전극들 CG 사이에는, 반도체 필러 SP를 둘러싸도록, 환상의 부유 게이트 전극 FG가 제공되어 있다. 적층 방향으로부터 보았을 때, 부유 게이트 전극 FG는 반도체 필러 SP와 동심원 형상으로 배치되어 있다.
또한, 관통 홀 H 및 제거 부분 A의 측면 위에는 절연막 IPD가 제공되어 있다. 이에 의해, 반도체 필러 SP 및 부유 게이트 전극 FG와 제어 게이트 전극 CG 및 층간 절연막 ILD의 사이에 절연막 IPD가 제공되어, 반도체 필러 SP 및 부유 게이트 전극 FG를 제어 게이트 전극 CG로부터 절연하고 있다. 절연막 IPD는 이들을 서로 절연할 수 있을 정도로 두껍게 형성되어 있다.
또한, 반도체 필러 SP와 부유 게이트 전극 FG의 사이에는 절연막 TOx가 제공되어 있다. 절연막 TOx는, 반도체 필러 SP와 부유 게이트 전극 FG 사이에 일정 레벨 이상의 전압이 인가되었을 때 터널 효과에 의해 전자를 통과시킬 수 있는 막 두께를 갖는다.
반도체 필러 SP 및 제어 게이트 전극 CG의 전위는, 주변 회로(도시하지 않음)에 의해 각각 제어될 수 있다. 이에 의해, 장치(1)에서는, 반도체 필러 SP 및 제어 게이트 전극 CG의 전위를 제어하여 반도체 필러 SP와 부유 게이트 전극 FG 사이에서 전자를 이동시킴으로써, 임의의 부유 게이트 전극 FG에 전하를 축적시킬 수 있다. 이 결과, 부유 게이트 전극 FG에 데이터가 기억될 수 있다. 즉, 장치(1)에서는, 부유 게이트 전극 FG마다 메모리 셀이 구성되어 있다.
적층체 ML의 적층 방향으로부터 보면, 적층체 ML에는 복수의 관통 홀 H가 매트릭스 형상으로 배열되어 있다. 상술한 바와 같이, 각 관통 홀 H의 내부 및 주변에는, 반도체 필러 SP, 부유 게이트 전극 FG, 절연막 IPD 및 및 절연막 TOx가 제공되어 있다. 이에 의해, 장치(1)에서는, 복수의 메모리 셀이 3차원 매트릭스 형상으로 배열되어 있다.
환언하면, 장치(1)에는, 반도체 필러 SP, 반도체 필러 SP의 주위에 제공된 복수의 제어 게이트 전극 CG 및 반도체 필러 SP의 주위에 제공된 복수의 부유 게이트 전극 FG가 제공되어 있다. 반도체 필러 SP, 제어 게이트 전극 CG 및 부유 게이트 전극 FG는, 층간 절연막 ILD, 절연막 IPD 및 절연막 TOx를 통해 서로 격리되어 있다. 제어 게이트 전극 CG와 부유 게이트 전극 FG는, 반도체 필러 SP가 연장하는 방향으로 교대로 배열되어 있다. 반도체 필러 SP의 직경은, 반도체 필러 SP가 연장하는 방향의 부유 게이트 전극 FG의 두께보다도 크다.
이하, 각 부재를 형성하는 재료의 일례를 나타낸다.
제어 게이트 전극 CG는, 금속 또는 불순물이 도입된 폴리실리콘과 같은 도전 재료로 형성되어 있다. 층간 절연막 ILD, 절연막 IPD 및 절연막 TOx는, 실리콘 산화물과 같은 절연 재료로 형성되어 있다. 부유 게이트 전극 FG는 실리콘으로 형성되어 있다. 반도체 필러 SP는 불순물이 도입된 폴리실리콘과 같은 반도체 재료로 형성되어 있다.
다음으로, 본 예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다.
우선, 도 1에 나타낸 바와 같이, 기판(도시하지 않음) 위에 복수의 층간 절연막 ILD 및 복수의 제어 게이트 전극 CG를 교대로 적층시켜 적층체 ML을 형성한다. 다음으로, 적층체 ML의 적층 방향으로 연장되는 관통 홀 H를 적층체 ML에 형성한다. 이때, 관통 홀 H의 직경은, 각 층간 절연막 ILD의 두께보다도 크게 한다.
다음으로, 관통 홀 H에 면하는 층간 절연막 ILD의 부분을 관통 홀 H를 통해 에칭하여, 이 부분을 환상으로 제거한다. 이에 의해, 층간 절연막 ILD의 제거 부분 A가 제어 게이트 전극들 CG 사이에 형성된다.
다음으로, 관통 홀 H 및 제거 부분 A의 내면 위에 절연막 IPD를 형성한다. 절연막 IPD의 막 두께는, 절연성을 확보하는 정도로 충분하게 한다. 다음으로, 실리콘으로 이루어지는 부유 게이트 전극 FG를 제거 부분 A에 매설한다. 그 후, 관통 홀 H에 면하는 부유 게이트 전극 FG의 부분을 덮도록 절연막 TOx를 형성한다. 절연막 TOx의 막 두께는, 일정한 조건 하에서 터널 전류가 흐르는 정도로 충분하게 한다. 다음으로, 예를 들어 실리콘으로 이루어지는 반도체 필러 SP를 관통 홀 H의 내부에 매설한다. 이에 의해, 본 실시 형태에 따른 불휘발성 반도체 기억 장치(1)가 제조된다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치(1)의 동작에 대해 설명한다.
도 1에 나타낸 바와 같이, 임의의 부유 게이트 전극 FG에 데이터를 기입하는 경우에는, 이 부유 게이트 전극 FG의 양측에 배치된 한 쌍의 제어 게이트 전극 CG의 전위를, 반도체 필러 SP, 즉, 채널의 전위보다도 높게 설정한다. 이에 의해, 커플링 효과로 인해 부유 게이트 전극 FG의 전위가 상승하고, 터널 효과에 의해 반도체 필러 SP에서 절연막 TOx를 통해 부유 게이트 전극 FG 내로 전자가 주입된다. 주입된 전자는 부유 게이트 전극 FG 내에 축적된다. 이리하여, 이 부유 게이트 전극 FG에 데이터가 기입된다.
부유 게이트 전극 FG에 기입된 데이터를 소거하는 경우에는, 반도체 필러 SP의 전위를 부유 게이트 전극 FG의 전위보다도 높게 설정한다. 이에 의해, 부유 게이트 전극 FG 내에 축적된 전자가 터널 효과에 의해 반도체 필러 SP 내로 추출되어, 데이터가 소거된다.
임의의 부유 게이트 전극 FG에 기입된 데이터를 판독하는 경우에는, 반도체 필러 SP에 전류가 흐르는지의 여부가 부유 게이트 전극에 전자가 축적되어 있는지의 여부에 따라 좌우되도록, 이 부유 게이트 전극 FG의 양측의 제어 게이트 전극 CG의 전위를 적절하게 설정한다. 상술한 제어 게이트 전극 CG를 가로지르는 반도체 필러 SP가 가로지르는 다른 제어 게이트 전극 CG의 전위는, 다른 부유 게이트 전극 FG에 전자가 축적되어 있는지의 여부에 무관하게 전류가 반도체 필러 SP에 흐를 수 있도록 적절하게 설정된다. 이 상태에서, 반도체 필러 SP의 양단부에 전압을 인가하고, 반도체 필러 SP에 전류가 흐르는지의 여부를 검출한다. 이에 의해, 이 부유 게이트 전극 FG에 기입된 데이터를 판독해 낼 수 있다.
다음으로, 본 실시 형태의 효과에 대해 설명한다.
상술한 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 복수의 메모리 셀이 3차원 매트릭스 형상으로 배열되어 있다. 이에 의해, 단위 면적당 메모리 셀의 집적도를 높게 할 수 있다. 또한, 관통 홀 H가 적층체 ML에 일괄로 가공되기 때문에, 적층 수를 늘리더라도 제조 비용의 증가를 억제할 수 있다.
또한, 본 실시 형태에 있어서는, 각 메모리 셀이 부유 게이트 전극 FG에 의해 구성되고, 부유 게이트 전극 FG에 전자를 축적시킴으로써 데이터가 기억된다. 부유 게이트 전극 FG에 축적된 전자가 터널 효과에 의해 반도체 필러 SP내로 추출되고, 이에 의해, 부유 게이트 전극 FG로부터 데이터가 소거된다. 인가되는 전압이 동일하면, 전자에 의한 터널 전류는 정공에 의한 터널 전류보다도 크기 때문에, 장치(1)는 높은 소거 속도를 달성한다.
또한, 본 실시 형태에서는, 부유 게이트 전극 FG의 전위가 제어 게이트 전극 CG의 전위에 의해 제어된다. 제어 게이트 전극 CG가 부유 게이트 전극 FG의 양측에 배치되어 있기 때문에, 제어 게이트 전극 CG와 부유 게이트 전극 FG 사이의 커플링율이 높다. 이로 인해, 구동 전위의 마진이 넓다. 따라서, 예를 들어, 제어 게이트 전극 CG의 전위를 낮게 유지할 수 있어, 이 실시 형태는 미세화에 적합하다.
또한, 본 실시 형태에서는, 부유 게이트 전극 FG가 실리콘으로 형성되어 있고, 이것은 절연막 IPD 및 절연막 TOx를 형성하는 실리콘 산화물보다 밴드 갭이 좁다. 이로 인해, 부유 게이트 전극 FG는 주입된 전자를 안정적으로 유지할 수 있다.
또한, 본 실시 형태에서는, 부유 게이트 전극들 FG가 서로 떨어져 있다. 이로 인해, 일단 부유 게이트 전극 FG 내에 축적된 전자가 인접하는 부유 게이트 전극 FG로 이동하지 않는다. 이에 의해, 메모리 셀들 간의 전자의 이동으로 인한 메모리 셀의 임계치의 변동이 발생하지 않는다.
이와 같이, 본 실시 형태에 따라, 일괄 가공에 의해 제조되는 3차원 적층형의 불휘발성 반도체 기억 장치에서 메모리 셀이 부유 게이트 전극으로 구성된다. 이에 의해, 소거 속도 및 전하 유지 특성에 대해 종래의 평면 NAND형 메모리에 가까운 특성을 달성할 수 있고, 또한, 메모리 셀들 간의 간섭이 방지될 수 있어, 데이터의 신뢰성을 확보할 수 있다.
이와는 대조적으로, 메모리 셀이 MONOS형 트랜지스터로 구성된 3차원 적층형의 기억 장치에서는, 메모리 셀을 3차원적으로 집적시켜 단위 면적당 집적도를 높게 할 수 있고, 또한 일괄 가공함으로써 제조 비용을 저감할 수는 있다. 그러나, 관통 홀의 내면 위에 연속적으로 형성된 실리콘 질화막에 전자가 축적되어 있기 때문에, 소거 속도가 느리고 메모리 셀들 간의 간섭이 발생하기 쉽다고 하는 문제가 있다.
보다 구체적으로, 메모리 셀에 기입된 데이터를 소거하는 때에는, 실리콘 질화막 내로 정공을 주입하여 실리콘 질화막 내에 축적된 전자와 쌍 소멸(pair annihilation)시킬 필요가 있다. 그러나, 인가되는 전압이 동일하면, 정공에 의한 터널 전류는 전자에 의한 터널 전류보다도 작기 때문에 소거 속도가 느리다. 또한, 제어 게이트 전극은 실리콘 질화막의 한쪽 측에만 배치되어 있기 때문에, 커플링율이 낮고 동작 마진이 좁다. 또한, 실리콘 질화물의 밴드 갭은 실리콘 산화물의 밴드 갭보다는 좁지만, 실리콘의 밴드 갭보다는 넓다. 그러므로, 전하 유지 특성이 낮다. 또한, 메모리 셀 내에 주입된 전자가 인접하는 메모리 셀의 전위에 의해 영향을 받아, 실리콘 질화막 내에서 도약 전도(hopping conduction)에 의해 이동할 가능성이 있다. 이에 의해, 메모리 셀을 형성하는 MONOS형 트랜지스터의 임계치가 변동할 수 있다.
다음으로, 본 발명의 제2 실시 형태에 대해 설명한다.
도 3은 본 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 사시도다.
도 4는 본 실시 형태에 따른 불휘발성 반도체 기억 장치를 예시하는 단면도다.
도 3에서는, 도시의 편의상, 도전체 부분 및 반도체 부분의 일부만을 나타내고 절연체 부분은 생략되어 있다.
본 실시 형태는 전술한 제1 실시 형태를 보다 실제의 디바이스에 가까운 형태로 구체화한 실시 형태다. 본 실시 형태의 효과는 전술한 제1 실시 형태와 같다.
도 3 및 도 4에 나타낸 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치(2)에서는, 예를 들어 단결정 실리콘으로 이루어지는 실리콘 기판(11)이 제공되어 있다. 실리콘 기판(11) 위에는, 예를 들어 실리콘 산화물로 이루어지는 절연막(12)이 제공되어 있고, 그 위에는 예를 들어 폴리실리콘으로 이루어진 도전막 PG가 제공되어 있다. 도전막 PG의 상면에는 오목부(13)가 형성되어 있고, 오목부(13)의 내부에는 예를 들어 N형의 도전성을 갖는 폴리실리콘으로 이루어진 접속 부재(14)가 매설되어 있다.
도전막 PG 위에는 복수의 층간 절연막 ILD과 복수의 제어 게이트 전극 CG가 1층씩 교대로 적층됨으로써, 적층체 ML이 형성되어 있다. 적층체 ML의 구성은 전술한 제1 실시 형태와 같다. 즉, 적층 방향으로부터 보았을 때 복수의 관통 홀 H가 매트릭스 형상으로 적층체 ML에 형성되어 있고, 각 관통 홀 H의 내부에는 N형의 도전성을 갖는 폴리실리콘으로 이루어진 반도체 필러 SP가 매설되어 있다. 관통 홀 H의 직경은 각 층간 절연막들 ILD의 두께보다도 크다.
관통 홀 H 주위의 층간 절연막 ILD의 일부분은 후퇴하여, 층간 절연막 ILD의 제거 부분 A를 형성한다. 제거 부분 A 내에는 부유 게이트 전극 FG가 매설되어 있다. 부유 게이트 전극 FG는 N+형의 도전성을 갖는 폴리실리콘으로 형성되어 있고, 반도체 필러 SP를 둘러싸는 환상의 형상을 갖는다. 또한, 반도체 필러 SP 및 부유 게이트 전극 FG는 절연막 IPD에 의해 제어 게이트 전극 CG로부터 절연되고 있고, 부유 게이트 전극 FG와 반도체 필러 SP 사이에는 절연막 TOx가 제공되어 있다. 절연막 TOx는 또한 도전막 PG의 오목부(13)의 내면 위에도 제공되어 있고, 접속 부재(14)를 도전막 PG로부터 절연시킨다.
이하, 설명의 편의상, 본 실시 형태에서는 XYZ 직교 좌표계를 사용한다. 이 좌표계에서, 실리콘 기판(11)의 상면에 평행하며 서로 직교하는 두 방향을 X 방향 및 Y 방향이라 하고, X 방향 및 Y 방향 둘 다에 대해 직교하는 방향, 즉, 상술한 막들의 적층 방향을 Z 방향이라 한다.
접속 부재(14)는 X 방향으로 연장되는 직육면체의 형상을 갖는다. 접속 부재(14)의 양단부의 상면은 반도체 필러 SP의 하단부에 각각 접속되어 있다. 이에 의해, X 방향으로 서로 인접하는 2개의 반도체 필러 SP가 접속 부재(14)를 통해 서로 접속되어 있다.
적층체 ML 위에는, 예를 들어 실리콘 산화물로 이루어지는 절연막(16)이 제공되어 있고, 그 위에는 불순물이 도입된 폴리실리콘과 같은 도전 재료로 이루어진 선택 게이트 전극 SG가 제공되어 있다. 선택 게이트 전극 SG 위에는, 예를 들어 실리콘 산화물로 이루어지는 절연막(17) 및 예를 들어 실리콘 산화물로 이루어지는 절연막(18)이 제공되어 있다. 상부 게이트 적층체(20)는 절연막(16), 선택 게이트 전극 SG, 절연막(17) 및 절연막(18)으로 구성된다. Z 방향(적층 방향)으로 연장되는 관통 홀(21)이 이 상부 게이트 적층체(20)에 형성되어 있다. 관통 홀(21)은 관통 홀 H의 바로 위에 형성되어 있고, 관통 홀 H와 연통(communicate)한다.
관통 홀(21)의 측면 위에는, 예를 들어 실리콘 산화물로 이루어지는 게이트 절연막(22)이 형성되어 있다. 예를 들어, 불순물이 도입된 폴리실리콘이 관통 홀(21)의 하부에, 즉, 절연막(16), 선택 게이트 전극 SG 및 절연막(17)의 하부에 의해 둘러싸이는 부분에 매설되어, 이것은 반도체 필러(23)를 형성한다. 또한, 금속 재료가 관통 홀(21)의 상부, 즉, 절연막(18)에 의해 둘러싸이는 부분 및 절연막(17)의 상부에 매설되어, 이것은 플러그(24)를 형성한다. Z 방향으로 배열된 반도체 필러 SP, 반도체 필러(23) 및 플러그(24)는 서로 접속되어 있다.
적층체 ML 및 상부 게이트 적층체(20)에는, 상방으로부터 Y 방향으로 연장되는 슬릿(26)이 형성되어 있다. 슬릿(26)은 X 방향으로 배열된 관통 홀들 사이의 영역에 형성되어 있고, 최하층의 제어 게이트 전극 CG를 분단하고 있지만, 접속 부재(14)는 분단하지 않는다. 예를 들어, 실리콘 산화물로 이루어지는 절연 부재(27)는 슬릿(26)의 내부에 매설되어 있다. 이에 의해, 제어 게이트 전극 CG 및 선택 게이트 전극 SG는 X 방향을 따라 분단되어, Y 방향으로 연장되는 스트라이프 형상으로 형상화된다. 각 제어 게이트 전극 CG 및 각 선택 게이트 전극 SG는, Y 방향을 따라 배열된 반도체 필러 (SP 및 23)의 각 열에 대응하고 있다.
상부 게이트 적층체(20) 위에는, 예를 들어 금속으로 이루어지는 소스선 SL이 형성되어 있다. 소스선 SL은 Y 방향으로 연장되는 스트라이프 형상을 갖고, 제어 게이트 전극 CG 및 선택 게이트 전극 SG의 폭보다도 더 넓은 폭을 갖는다. 소스선 SL은, 플러그(24)를 통해, Y 방향을 따라 연장되는 2열로 배열된 반도체 필러(23)에 접속되어 있다. 1개의 소스선 SL에 접속된 2열의 반도체 필러의 각 열은 서로 다른 접속 부재(14)에 접속되어 있다. 한편, 1개의 접속 부재(14)에 접속된 2열의 반도체 필러 중 1열의 반도체 필러는 공통 소스선 SL에 접속되어 있고, 다른 1열의 반도체 필러는 어떠한 소스선 SL에도 접속되지 않고 있다.
상부 게이트 적층체(20) 위에는, 소스선 SL을 매설하기 위해, 예를 들어 실리콘 산화물로 이루어지는 절연막(28)이 제공되어 있다. 절연막(28) 내에서, 플러그(29)는 소스선 SL에 접속되지 않고 있는 반도체 필러의 바로 위 영역에 매설되어 있다. 절연막(28) 위에는, X 방향으로 연장되는 비트선 BL이 형성되어 있고, 플러그(29)에 접속되어 있다.
이에 의해, 플러그(29), 플러그(24), 반도체 필러(23), 반도체 필러 SP, 접속 부재(14), 반도체 필러 SP, 반도체 필러(23) 및 플러그(24)로 이루어진 U자 필러(25)가 비트선 BL과 소스선 SL 사이에 형성되어 있다. 각 U자 필러(25)에서, 접속 부재(14) 및 이에 접속된 한 쌍의 반도체 필러 SP는 일체적으로 형성되어 있다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다.
도 5 내지 도 16은, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도다.
우선, 도 5에 나타낸 바와 같이, 예를 들어 단결정 실리콘으로 이루어지는 실리콘 기판(11) 상에, 예를 들어 실리콘 산화물로 이루어지는 절연막(12)이 형성된다. 그 위에 예를 들어 인(P)이 도입된 아몰퍼스 실리콘을 퇴적시켜 도전막 PG을 형성한다. 그리고, 도전막 PG의 상면에 X 방향으로 연장되는 스트라이프 형상의 오목부(13)를 형성하고, 실리콘 질화물로 이루어지는 희생 부재(31)를 각 오목부(13) 내에 매설한다.
그 후, 실리콘 산화물로 이루어지는 층간 절연막 ILD와 인이 도입된 아몰퍼스 실리콘으로 이루어지는 제어 게이트 전극 CG를 도전막 PG 상에 교대로 적층하여 적층체 ML을 형성한다. 그 후, 적층체 ML 위에 실리콘 산화막(32)을 형성한다. 다음으로, 상방으로부터 실리콘 산화막(32) 및 적층체 ML에 대하여 에칭을 실시하고, 적층체 ML에 Z 방향으로 연장되는 관통 홀 H를 형성하여, 관통 홀 H가 희생 부재(31)의 양단부에 도달할 수 있다. 이때, 관통 홀 H는 Z 방향으로부터 보았을 때 매트릭스 형상으로 형성된다. 관통 홀 H의 직경은, 각 층간 절연막 ILD의 두께보다도 크게 한다.
다음으로, 도 6에 나타낸 바와 같이, 묽은 불산 등을 사용하여 웨트 에칭을 실시한다. 이에 의해, 관통 홀 H에 면하는 층간 절연막 ILD의 한 부분이 관통 홀 H를 통해 에칭되어, 이 부분은 관통 홀 H를 중심으로 해서 환상으로 제거된다. 이 결과, 관통 홀 H와 연통하는 환상의 제거 부분 A가 제어 게이트 전극들 CG 사이에 형성된다. 이때, 최상층의 실리콘 산화막(32)(도 5 참조)도 제거된다.
다음으로, 도 7에 나타낸 바와 같이, 전면에 실리콘 산화물을 얇게, 예를 들어 LPCVD(low pressure chemical vapor deposition; 저압 화학 기상 성장법)에 의해 퇴적시킨다. 이에 의해, 실리콘 산화물로 이루어지는 절연막 IPD가 노출면 전체에 형성된다. 절연막 IPD는, 관통 홀 H 및 제거 부분 A의 내면 위에 형성되고, 또한, 적층체 ML의 상면 및 희생 부재(31)의 상면 위에도 형성된다.
다음으로, 도 8에 나타낸 바와 같이, N+형의 도전성을 갖는 아몰퍼스 실리콘이, 예를 들어, LPCVD에 의해 얇게 퇴적되어, 노출면 상의 전면에 실리콘층(33)을 형성한다. 이때, 아몰퍼스 실리콘은, 층간 절연막 ILD의 제거 부분 A는 실리콘층(33)에 의해 완전하게 매설되지만, 관통 홀 H의 내부는 실리콘층(33)으로 완전하게 매설되지 않도록, 적절한 양으로 퇴적된다. 관통 홀 H의 직경이 층간 절연막 ILD의 두께, 즉, 제거 부분 A의 높이보다도 크기 때문에, 이러한 퇴적량의 설정이 가능하다.
다음으로, 도 9에 나타낸 바와 같이, RIE(reactive ion etching; 반응성 에칭)와 같은 이방성 에칭을 행하여, 관통 홀 H의 저면 위에 퇴적된 실리콘층(33)을 제거한다. 이때, 적층체 ML의 상면 위에 퇴적된 실리콘층(33)도 제거된다.
다음으로, 도 10에 나타낸 바와 같이, 전면에 RIE를 실시하여, 관통 홀 H의 저면으로부터 절연막 IPD를 제거한다. 이때, 적층체 ML의 상면 위에 퇴적된 절연막 IPD도 제거된다.
다음으로, 도 11에 나타낸 바와 같이, 뜨거운 인산을 사용하는 웨트 에칭을 실시하여, 관통 홀 H를 통해 오목부(13)로부터 희생 부재(31)(도 10 참조)를 제거한다. 그 후, CDE(chemical dry etching; 화학적 건식 에칭)와 같은 등방성 에칭을 행하여, 관통 홀 H의 측면으로부터 실리콘층(33)을 제거한다. 이때, 층간 절연막 ILD의 제거 부분 A 내에 퇴적된 실리콘층(33)은 제거되지 않고 잔류하여 부유 게이트 전극 FG를 형성한다.
다음으로, 도 12에 나타낸 바와 같이, 실리콘 산화막이 예를 들어 LPCVD에 의해 얇게 퇴적된다. 이에 의해, 관통 홀 H에 노출된 부유 게이트 전극 FG의 면 위에, 오목부(13)의 내면 위에 그리고 절연막 IPD 위에 절연막 TOx가 형성된다. 절연막 TOx는 열산화 처리에 의해 형성될 수도 있다. 이 경우에는, 절연막 TOx는 절연막 IPD 위에는 형성되지 않는다.
다음으로, N형의 도전성을 갖는 아몰퍼스 실리콘을 전면에 퇴적시켜, 관통 홀 H 및 오목부(13) 내를 매설한다. 이에 의해, 접속 부재(14)가 오목부(13) 내에 형성되고, 반도체 필러 SP가 관통 홀 H 내에 형성된다. 이때, 1개의 접속 부재(14) 및 접속 부재(14)의 양단부에 접속된 2개의 반도체 필러 SP가 일체적으로 형성된다. 그 후, 적층체 ML의 상면으로부터 아몰퍼스 실리콘을 제거한다.
다음으로, 도 13에 나타낸 바와 같이, 적층체 ML위에 실리콘 산화물을 퇴적시켜 절연막(16)을 형성하고, 불순물이 도입된 아몰퍼스 실리콘을 퇴적시켜 선택 게이트 전극 SG를 형성하고, 실리콘 산화물을 퇴적시켜 절연막(17)을 형성한다. 그리고, RIE와 같은 에칭에 의해, 절연막(16), 선택 게이트 전극 SG 및 절연막(17)에 위치하고 관통 홀 H의 바로 위에 있는 영역에 관통 홀(21)이 형성된다.
다음으로, 실리콘 산화물과 같은 유전체 재료를 전면에 퇴적시켜, 관통 홀(21)의 측면 위에 게이트 절연막(22)을 형성하고, 절연막(17) 위에 절연막(18)을 형성한다. 그 후, RIE와 같은 이방성 에칭을 실시하여 관통 홀(21)의 저면으로부터 게이트 절연막(22)을 제거한다. 그 후, 관통 홀(21) 내의 하부, 즉, 절연막(16), 선택 게이트 전극 SG 및 절연막(17)의 하부에 의해 둘러싸인 부분에 아몰퍼스 실리콘을 매설하고, 반도체 필러(23)를 형성한다.
다음으로, 도 14에 나타낸 바와 같이, Y 방향으로 연장되는 슬릿(26)을 상부 게이트 적층체(20) 및 적층체 ML에 형성한다. 슬릿(26)은, X 방향을 따라 배열된 반도체 필러들 사이에서, 최하층의 제어 게이트 전극 CG은 분단되지만 접속 부재(14)는 분단되지 않도록 하는 적절한 깊이로 형성된다. 이에 의해, 선택 게이트 전극 SG 및 제어 게이트 전극 CG가 X 방향을 따라 각 반도체 필러에 대해 분단되어, Y 방향으로 연장되는 스트라이프 형상이 된다.
다음으로, 도 15에 나타낸 바와 같이, 슬릿(26)의 내부에 실리콘 산화물을 매설하여 절연 부재(27)를 형성한다. 이때, 슬릿(26)에 노출된 제어 게이트 전극 CG의 측면에는 실리사이드가 형성될 수 있다.
다음으로, 도 16에 나타낸 바와 같이, 전면에 금속을 퇴적시키고 패터닝한다. 이에 의해, 관통 홀(21)의 상부, 즉, 반도체 필러(23) 위에 플러그(24)를 매설하고, Y 방향으로 연장되는 소스선 SL이 절연막(18) 및 플러그(24) 위에 형성된다. 소스선 SL은, 각 접속 부재(14)에 접속된 2개의 반도체 필러 중 하나에 접속된다. 그 후, 소스선 SL을 매설하도록 실리콘 산화물을 퇴적시켜 절연막(28)을 형성한다. 다음으로, 절연막(28) 내에 관통 홀을 형성하고, 금속으로 이루어진 플러그(29)를 매설한다.
다음으로, 도 4에 나타낸 바와 같이, 절연막(28) 상에 X 방향으로 연장되는 비트선 BL을 형성한다. 비트선 BL은, 각 접속 부재(14)에 접속된 2개의 반도체 필러 중 소스선 SL에 접속되지 않고 있는 반도체 필러에 플러그(29)를 통해 접속된다. 각 부에 퇴적된 아몰퍼스 실리콘은 여기까지의 공정에 수반하는 열처리에 의해 폴리실리콘으로 되어 불순물이 활성화된다. 이와 같이 하여, 불휘발성 반도체 기억 장치(2)가 제조된다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치(2)의 동작에 대해 설명한다.
도 17은, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 동작을 설명하는 모식적인 단면도다.
도 17에서는, 설명의 편의상, 1개의 U자 필러(25)가 가로지르는 제어 게이트 전극 CG를, 비트선 BL측으로부터 소스선 SL측으로, 부호 "CG1" 내지 "CG10"으로 표시하고 있다. 마찬가지로, 1개의 U자 필러(25)가 가로지르는 부유 게이트 전극 FG를, 비트선 BL측으로부터 소스선 SL측으로, 부호 "FG1" 내지 "FG10"으로 표시하고 있다. 또한, 1개의 U자 필러(25)가 가로지르는 2개의 선택 게이트 전극 SG 중, 비트선 BL측의 선택 게이트 전극을 부호 "SGb"로 표시하고, 소스선 SL측의 선택 게이트 전극을 부호 "SGs"로 표시한다. 이제, 데이터 기입, 소거 및 판독 동작에 대해 설명한다.
(기입 동작)
임의의 U자 필러(25)(이하, "선택된 필러"라고 함)가 가로지르는 부유 게이트 전극 FG2에 데이터를 기입할 경우에 대해 설명한다.
우선, 선택된 필러가 가로지르는 선택 게이트 전극 SGb의 전위를 전원 전위Vdd(예를 들어, 3V)로 설정한다. 선택된 필러가 접속되어 있는 비트선 BL의 전위를 접지 전위 GND(OV)로 설정한다. 이에 의해, 선택 게이트 전극 SGb와 선택된 필러와의 교차 부분에 형성된 비트선 측의 선택 트랜지스터가 온 상태로 된다. 한편, 다른 비트선 BL의 전위는 전원 전위 Vdd(예를 들어, 3V)로 설정한다. 이에 의해, 다른 U자 필러(25)의 비트선 측의 선택 트랜지스터는 오프 상태로 된다.
또한, 선택된 필러에 속하는 선택 게이트 전극 SGs의 전위를 접지 전위 GND(OV)로 설정하고, 선택된 필러에 접속된 소스선 SL의 전위를 전원 전위 Vdd(예를 들어, 3V)로 설정한다. 이에 의해, 선택 게이트 전극 SGs와 선택된 필러와의 교차 부분에 형성된 소스선 측의 선택 트랜지스터가 오프 상태로 된다. 이 결과, 선택된 필러는 비트선 BL에 접속되어, 소스선 SL로부터는 차단된다.
이 상태에서, 부유 게이트 전극 FG2의 양측에 위치하는 제어 게이트 전극 CG2 및 CG3의 전위를 전위 Vpgm(예를 들어, 20V)까지 승압한다. 이에 의해, 부유 게이트 전극 FG2의 전위는, 제어 게이트 전극 CG2 및 CG3과의 커플링에 의해 상승하고, 전위 Vpgm(예를 들어, 20V)에 가까운 전위가 된다. 한편, 제어 게이트 전극 CG2 및 CG3 이외의 제어 게이트 전극들 CG 및 도전막 PG의 전위를 전위 Vpass(예를 들어, 10V)로 설정한다. 이에 의해, 선택된 필러와 제어 게이트 전극 CG과의 교차 부분에 형성되는 트랜지스터는 모두 온 상태로 된다. 따라서, 선택된 필러의 전위는 비트선 BL의 전위(OV)에 가까운 전위로 된다. 이에 의해, 부유 게이트 전극 FG2와 선택된 필러 사이에 높은 전압이 인가되고, 터널 효과에 의해 선택된 필러로부터 절연막 TOx를 통해 부유 게이트 전극 FG2 내로 전자가 주입된다. 이 결과, 부유 게이트 전극 FG2에 데이터가 기입된다.
이때, 선택된 필러가 가로지르는 것 외의 부유 게이트 전극 FG4 내지 FG10의 전위는, 양측의 제어 게이트 전극 CG 및 도전막 PG의 전위가 전위 Vpass(예를 들어, 10V)로 설정되고 이것들과의 커플링이 승압시키기 때문에, 전위 Vpass(예를 들어, 10V)에 가까운 전위로 된다. 부유 게이트 전극 FG2의 이웃에 위치하는 부유 게이트 전극 FG1 및 FG3에 대해서는, 양측의 제어 게이트 전극 중 한쪽의 전위는 전위 Vpgm(예를 들어, 20V)으로 설정되고, 다른 쪽의 전위는 전위 Vpass(예를 들어, 10V)로 설정된다. 따라서, 부유 게이트 전극 FG1과 FG3의 전위는, 부유 게이트 전극 FG2의 전위와 부유 게이트 전극 FG4 내지 FG10의 전위 사이의 전위로 된다. 본 실시 형태에서는, 부유 게이트 전극 FG2에 전자를 주입할 때에, 부유 게이트 전극 FG1 및 FG3에는 전자가 주입되지 않도록, 전위 Vpgm 및 전위 Vpass를 선택할 필요가 있다.
(소거 동작)
소거는 모든 부유 게이트 전극에 대해 일괄적으로 행해진다.
우선, 모든 제어 게이트 전극 CG 및 도전막 PG의 전위를 접지 전위 GND(0V)로 설정한다. 이에 의해, 모든 부유 게이트 전극 FG의 전위는, 제어 게이트 전극 CG와 도전막 PG의 커플링에 의해, 접지 전위 GND(OV)에 가까운 전위로 된다.
이 상태에서, 비트선 BL(또는 비트선 BL 및 소스선 SL)의 전위를, 전위 Vera(예를 들어, 20V)까지 승압시킨다. 이 승압으로부터 조금 후, 선택 게이트 전극 SGb(또는 선택 게이트 전극 SGb 및 SGs)의 전위를 전위 VeraG까지 승압시킨다. 이때, 전위 VeraG를 전위 Vera보다 높게 설정함으로써, 선택 게이트 전극 SGb(또는 선택 게이트 전극 SGb 및 SGs)에 의해 둘러싸인 U자 필러(25)의 부분에서 GIDL(gate induced drain leakage)이 발생한다. 즉, 하나의 (정공-전자) 쌍이 발생하고 가속된다. 그리고, 발생한 정공이 U자 필러(25) 내로 주입되어, U자 필러(25)의 전위가 상승한다.
상술한 바와 같이, 부유 게이트 전극 FG의 전위는 접지 전위 GND(OV)에 가깝다. 그래서, U자 필러(25)의 전위가 상승하면, U자 필러(25)와 부유 게이트 전극 FG 사이에 높은 전압이 인가되고, 부유 게이트 전극 FG에 축적되어 있는 전자가 절연막 TOx를 통해 U자 필러(25) 내로 추출된다. 이에 의해, 모든 부유 게이트 전극 FG에 기입된 데이터가 일괄로 소거된다.
(판독 동작)
임의의 선택된 필러가 가로지르는 부유 게이트 전극 FG2에 기입된 데이터를 판독해 내는 경우에 대해 설명한다.
선택된 필러에 접속된 비트선 BL의 전위를 전위 VBL(예를 들어, 1V)로 설정하고, 모든 소스선 SL의 전위를 접지 전위 GND(0V)로 설정한다. 선택된 필러가 가로지르는 선택 게이트 전극 SGb 및 SGs의 전위를 전원 전위 Vdd(예를 들어, 3V)로 설정한다. 이에 의해, 선택된 필러와 선택 게이트 전극 SGb 또는 SGs와의 교차 부분에 각각 형성된 선택 트랜지스터는 둘 모두 온 상태로 된다.
제어 게이트 전극 CG2 및 CG3 이외의 제어 게이트 전극 CG의 전위 및 도전막 PG의 전위를 전위 Vread(예를 들어, 5V)로 설정한다. 전위 Vread는, 선택된 필러와 제어 게이트 전극 CG와의 교차 부분에 형성되는 모든 트랜지스터가 온 상태로 될 수 있고, 또한, 제어 게이트 전극 CG와의 커플링에 의해 발생하는 부유 게이트 전극 FG의 전위 상승으로 인해, 부유 게이트 전극 FG2 이외의 부유 게이트 전극 FG과 선택된 필러와의 교차 부분에 형성되는 트랜지스터도 모두 온 상태로 될 수 있도록, 적절하게 선택된다.
이후, 부유 게이트 전극 FG2의 양측에 배치된 제어 게이트 전극 CG2 및 CG3의 전위를, 접지 전위 GND(OV) 또는 접지 전위 GND(OV)와 전위 Vread(예를 들어, 5V) 사이의 전위로 설정한다. 이 전위는, 부유 게이트 전극 FG2에 전자가 축적되어 있을 때는 선택된 필러와 부유 게이트 전극 FG2와의 교차 부분에 형성된 트랜지스터가 오프 상태로 되고, 부유 게이트 전극 FG2에 전자가 축적되어 있지 않을 때는 이 트랜지스터가 온 상태로 되도록, 적절하게 선택된다. 즉, 선택된 필러와 부유 게이트 전극 FG2와의 교차 부분에 형성된 트랜지스터의 임계치는, 부유 게이트 전극 FG2에 전자가 축적되어 있는지의 여부에 좌우되며, 제어 게이트 전극 CG2 및 CG3의 전위는, 이 트랜지스터의 도통 상태가 이 임계치에 좌우될 수 있도록 설정된다.
이에 의해, 선택 게이트 전극 SGb 및 SGs, 모든 제어 게이트 전극 CG 및 부유 게이트 전극 FG2 이외의 부유 게이트 전극 FG에 의해 둘러싸인 선택된 필러의 부분은 항상 온 상태로 되고, 부유 게이트 전극 FG2에 의해 둘러싸인 부분은 부유 게이트 전극 FG2에 축적된 전하의 유무에 따라 도통 상태가 변한다. 즉, 부유 게이트 전극 FG2에 전자가 축적되어 있으면 비트선 BL로부터 소스선 SL로 전류가 흐르지 않고, 부유 게이트 전극 FG2에 전자가 축적되어 있지 않으면 비트선 BL로부터 선택된 필러를 통해 소스선 SL로 전류가 흐른다. 이로 인해, 이 전류를 측정함으로써, 부유 게이트 전극 FG2에 기입된 데이터를 판독해낼 수 있다.
이상, 실시 형태를 참조하여 본 발명을 설명하였다. 그러나, 본 발명은 이 실시 형태에 제한되지 않는다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히, 구성 요소의 추가, 삭제 또는 설계 변경을 행할 수 있으며, 또는 공정의 추가, 생략 또는 조건 변경을 행할 수도 있다. 이러한 변경은 또한 본 발명의 요지를 포함하고 있는 한 본 발명의 범위에 포함된다.
1, 2 : 불휘발성 반도체 기억 장치
11 : 실리콘 기판
12 : 절연막
13 : 오목부
14 : 접속 부재
16, 17, 18 : 절연막
21 : 관통 홀
23 : 반도체 필러
24 : 플러그

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    복수의 층간 절연막 및 복수의 제어 게이트 전극이 교대로 적층되고 적층 방향으로 연장되는 관통 홀이 형성된 적층체;
    상기 관통 홀의 내부에 매설된 반도체 필러;
    상기 제어 게이트 전극들 사이에 제공된 부유 게이트 전극;
    상기 반도체 필러 및 상기 부유 게이트 전극과 상기 제어 게이트 전극들 사이에 제공된 제1 절연막; 및
    상기 반도체 필러와 상기 부유 게이트 전극 사이에 제공된 제2 절연막
    을 포함하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 관통 홀의 직경은 상기 각 층간 절연막의 두께보다도 큰, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 부유 게이트 전극의 형상은 상기 반도체 필러를 둘러싸는 환상(circular shape)인, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 부유 게이트 전극은 실리콘으로 형성되는, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제어 게이트 전극은 금속 또는 불순물이 도핑된 실리콘으로 형성되는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 반도체 필러는 불순물이 도핑된 실리콘으로 형성되는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 층간 절연막들, 상기 제1 절연막 및 상기 제2 절연막은 실리콘 산화물로 형성되는, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 관통 홀은 복수 형성되고,
    상기 관통 홀들은 상기 적층 방향으로부터 보았을 때 매트릭스 형상으로 배열되는, 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 관통 홀들의 배열 방향들 중 하나의 방향으로 서로 인접하는 2개의 반도체 필러의 하단부끼리 접속시키는 접속 부재;
    상기 적층체 위에 제공되고, 상기 배열 방향들 중 다른 방향으로 연장되면서 상기 하나의 방향에 직교하며, 상기 다른 방향으로 배열된 상기 반도체 필러의 각 열에 제공된 복수의 선택 게이트 전극;
    상기 반도체 필러와 상기 선택 게이트 전극들 사이에 제공된 게이트 절연막;
    상기 선택 게이트 전극들 위에 제공되고, 상기 하나의 방향으로 연장되고, 상기 접속 부재에 의해 서로 접속된 두 개의 상기 반도체 필러 중 한쪽의 상단부에 접속된 비트선; 및
    상기 선택 게이트 전극들 위에 제공되고, 상기 다른 방향으로 연장되고, 상기 접속 부재에 의해 서로 접속된 두 개의 상기 반도체 필러 중 다른 쪽의 상단부에 접속된 소스선
    을 더 구비하며,
    상기 제어 게이트 전극은 상기 다른 방향으로 배열된 상기 반도체 필러의 각 열마다 분단되어 있는, 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서, 상기 제어 게이트 전극들 간에 제공된 다른 부유 게이트 전극을 더 포함하고,
    상기 부유 게이트 전극의 양측에 배치된 한 쌍의 상기 제어 게이트 전극의 전위를 상기 반도체 필러의 전위보다도 높게 하여, 상기 반도체 필러로부터 상기 부유 게이트 전극 내로 전자를 주입함으로써 데이터를 기입하고,
    상기 반도체 필러의 전위를 상기 부유 게이트 전극의 전위보다도 높게 하여, 상기 부유 게이트 전극 내에 축적된 전자를 상기 반도체 필러에 추출함으로써 데이터를 소거하고,
    상기 부유 게이트 전극의 양측에 배치된 한 쌍의 상기 제어 게이트 전극의 전위를, 상기 반도체 필러에 전류가 흐르는지의 여부가 상기 부유 게이트 전극에 전자가 축적되어 있는지의 여부에 따라 좌우되도록 설정하고, 상기 한 쌍의 제어 게이트 전극을 가로지르는 상기 반도체 필러가 가로지르는 다른 제어 게이트 전극의 전위를, 상기 다른 부유 게이트 전극에 전자가 축적 되어 있는지의 여부에 무관하게 상기 반도체 필러에 전류가 흐르도록 설정된 상태에서, 상기 반도체 필러에 전류가 흐르는지의 여부를 검출함으로써, 상기 부유 게이트 전극에 기입된 데이터를 판독해내는, 불휘발성 반도체 기억 장치.
  11. 불휘발성 반도체 기억 장치로서,
    반도체 필러;
    상기 반도체 필러의 주위에 제공된 복수의 제어 게이트 전극; 및
    상기 반도체 필러의 주위에 제공된 복수의 부유 게이트 전극
    을 포함하고,
    상기 반도체 필러, 상기 각 제어 게이트 전극 및 상기 각 부유 게이트 전극은 서로 떨어져 있고,
    상기 제어 게이트 전극들과 상기 부유 게이트 전극들은 상기 반도체 필러가 연장하는 방향을 따라 교대로 배열되어 있는, 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 반도체 필러의 직경은, 상기 반도체 필러가 연장되는 방향의 상기 각 부유 게이트 전극의 두께보다도 큰, 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서, 상기 부유 게이트 전극들의 형상은 상기 반도체 필러를 둘러싸는 환상인, 불휘발성 반도체 기억 장치.
  14. 불휘발성 반도체 기억 장치의 제조 방법으로서,
    복수의 층간 절연막 및 복수의 제어 게이트 전극을 교대로 적층시켜 적층체를 형성하는 공정;
    상기 적층체에 적층 방향으로 연장되는 관통 홀을 형성하는 공정;
    상기 관통 홀을 통해 상기 관통 홀에 면하는 상기 층간 절연막의 부분을 에칭하여 그 부분을 제거하는 공정;
    상기 층간 절연막을 제거한 부분 및 상기 관통 홀의 내면 위에 제1 절연막을 형성하는 공정;
    상기 층간 절연막이 제거된 부분의 내부에 부유 게이트 전극을 형성하는 공정;
    상기 부유 게이트 전극에서의 상기 관통 홀에 면한 부분을 덮도록 제2 절연막을 형성하는 공정; 및
    상기 관통 홀의 내부에 반도체 필러를 매설하는 공정
    을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제14항에 있어서, 상기 관통 홀의 직경을 상기 각 층간 절연막의 두께보다도 크게 하는, 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제14항에 있어서, 상기 에칭으로서 웨트 에칭을 행하는, 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 부유 게이트 전극을 형성하는 공정은,
    상기 층간 절연막을 제거한 부분 및 상기 관통 홀의 내면 위에 반도체층을 형성하는 공정;
    이방성 에칭에 의해 상기 관통 홀의 저면으로부터 상기 반도체층을 제거하는 공정; 및
    등방성 에칭에 의해 상기 관통 홀의 측면으로부터 상기 반도체층을 제거하는 공정
    을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서, 상기 반도체층의 형성은 저압 화학 기상 성장법에 의해 실리콘을 퇴적시킴으로써 행해지는, 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서, 상기 이방성 에칭은 반응성 이온 에칭에 의해 행해지는, 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제17항에 있어서, 상기 등방성 에칭은 화학적 건식 에칭에 의해 행해지는, 불휘발성 반도체 기억 장치의 제조 방법.
KR1020100005621A 2009-01-22 2010-01-21 불휘발성 반도체 기억 장치 및 그 제조 방법 KR20100086435A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-012052 2009-01-22
JP2009012052A JP5388600B2 (ja) 2009-01-22 2009-01-22 不揮発性半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
KR20100086435A true KR20100086435A (ko) 2010-07-30

Family

ID=42336229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100005621A KR20100086435A (ko) 2009-01-22 2010-01-21 불휘발성 반도체 기억 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US8440528B2 (ko)
JP (1) JP5388600B2 (ko)
KR (1) KR20100086435A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8872249B2 (en) 2011-12-29 2014-10-28 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
US8872183B2 (en) 2011-02-07 2014-10-28 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US9112044B2 (en) 2010-12-14 2015-08-18 SK Hynix Inc. 3-D non-volatile memory device and method of manufacturing the same

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5388537B2 (ja) * 2008-10-20 2014-01-15 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5317664B2 (ja) * 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101549858B1 (ko) * 2009-07-31 2015-09-03 삼성전자주식회사 수직 채널 구조의 플래쉬 메모리 소자
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP5121869B2 (ja) 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
US9000509B2 (en) 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR20120006843A (ko) * 2010-07-13 2012-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2012119445A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR101842237B1 (ko) 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
KR101933665B1 (ko) * 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
JP2013069932A (ja) 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101857025B1 (ko) 2011-10-31 2018-05-14 삼성전자주식회사 반도체 소자의 제조방법
US8837223B2 (en) 2011-11-21 2014-09-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacuring the same
JP5808708B2 (ja) * 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
TWI488265B (zh) * 2012-07-11 2015-06-11 Powerchip Technology Corp 立體垂直式記憶體的製作方法
US9076824B2 (en) * 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
JP2014187321A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20140117212A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9136278B2 (en) * 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
US9478643B2 (en) 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
JP5676787B1 (ja) * 2014-01-16 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US9595531B2 (en) * 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
KR102244219B1 (ko) 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9893076B2 (en) * 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
KR20160114907A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9893079B2 (en) * 2015-03-27 2018-02-13 Toshiba Memory Corporation Semiconductor memory device
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
US9324789B1 (en) * 2015-05-27 2016-04-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
JP2017054941A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置及びその製造方法
US9947683B2 (en) * 2015-09-11 2018-04-17 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US20170141123A1 (en) * 2015-11-17 2017-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9679912B1 (en) * 2015-12-03 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device
TWI582964B (zh) * 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
JP6495852B2 (ja) 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9748265B1 (en) * 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
TWI652804B (zh) * 2016-09-15 2019-03-01 東芝記憶體股份有限公司 Semiconductor memory device
US10553708B2 (en) 2017-08-29 2020-02-04 International Business Machines Corporation Twin gate tunnel field-effect transistor (FET)
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
US10916560B2 (en) 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
CN110098192B (zh) * 2019-05-23 2020-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
JP2021034486A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651689B2 (ja) * 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4005962B2 (ja) * 2003-09-22 2007-11-14 株式会社東芝 不揮発性半導体記憶装置
JP4271111B2 (ja) 2004-09-21 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4791868B2 (ja) * 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US7732891B2 (en) * 2008-06-03 2010-06-08 Kabushiki Kaisha Toshiba Semiconductor device
JP5086933B2 (ja) * 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US20100001247A1 (en) * 2009-09-18 2010-01-07 Luis Jaimes Barrier Post and System
US8823072B2 (en) * 2010-04-15 2014-09-02 Samsung Electronics Co., Ltd. Floating gate type nonvolatile memory device and related methods of manufacture and operation
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8711630B2 (en) * 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112044B2 (en) 2010-12-14 2015-08-18 SK Hynix Inc. 3-D non-volatile memory device and method of manufacturing the same
US8872183B2 (en) 2011-02-07 2014-10-28 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US9240419B2 (en) 2011-02-07 2016-01-19 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same
US8872249B2 (en) 2011-12-29 2014-10-28 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
US8440528B2 (en) 2013-05-14
US9029934B2 (en) 2015-05-12
JP2010171185A (ja) 2010-08-05
US20100181612A1 (en) 2010-07-22
JP5388600B2 (ja) 2014-01-15
US20130223149A1 (en) 2013-08-29

Similar Documents

Publication Publication Date Title
JP5388600B2 (ja) 不揮発性半導体記憶装置の製造方法
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
USRE45840E1 (en) Nonvolatile semiconductor memory device and method for driving same
KR101141798B1 (ko) 불휘발성 반도체 기억 장치
KR101054532B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR101023559B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100628843B1 (ko) 불휘발성 반도체 기억 장치
JP2007317874A (ja) 不揮発性半導体記憶装置
US8687425B2 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
JP2009164485A (ja) 不揮発性半導体記憶装置
JP2015056642A (ja) 半導体記憶装置
JP2006191049A (ja) 不揮発性記憶素子、その製造方法及び動作方法
JP2013187337A (ja) 不揮発性半導体記憶装置
US20230328992A1 (en) Semiconductor storage device
JP2009054941A (ja) 半導体装置及び半導体記憶装置
US8741714B2 (en) Support lines to prevent line collapse in arrays
JP2008186838A (ja) 半導体装置、その製造方法及び不揮発性半導体記憶装置
KR100638767B1 (ko) 불휘발성 반도체 기억 장치
JP2019117913A (ja) 半導体装置およびその製造方法
KR20070078692A (ko) 반도체 장치
JP6718248B2 (ja) 半導体装置
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2007081294A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20100078876A (ko) 플래시 메모리 소자의 제조방법
JP2014236015A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application