CN111771278A - 具有机械结构增强的垂直存储单元 - Google Patents

具有机械结构增强的垂直存储单元 Download PDF

Info

Publication number
CN111771278A
CN111771278A CN201980007407.8A CN201980007407A CN111771278A CN 111771278 A CN111771278 A CN 111771278A CN 201980007407 A CN201980007407 A CN 201980007407A CN 111771278 A CN111771278 A CN 111771278A
Authority
CN
China
Prior art keywords
oxide
vertical
nitride
layer
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980007407.8A
Other languages
English (en)
Inventor
A·杨
李忠浩
E·马泰弗
J·弗莱
林政毅
B·比亚尼
沈章焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN111771278A publication Critical patent/CN111771278A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

提供一种增强的垂直NAND结构。所述增强的垂直‑NAND结构包括形成为第一和第二垂直结构的第一组交错的氧化物和氮化物层。所述第一垂直结构从衬底的第一部分升高,并且所述第二垂直结构从所述衬底的第二部分升高。所述增强的垂直‑NAND结构还包括增强层以及形成为第三和第四垂直结构的第二组交错的氧化物和氮化物层。所述增强层包括彼此分开且横跨所述第一和第二垂直结构的各个顶部的片材,以及连接所述片材的桥。

Description

具有机械结构增强的垂直存储单元
背景技术
本发明总体上涉及存储器,并且更具体地涉及具有机械结构增强的VNAND存储器单元。
闪存是非常便携的,并且结合其他特征如耐久性和速度对于存储大量数据是有用的。闪存由记录一个或多个位(零或一)的单元阵列组成。每个单元都包括浮栅晶体管(floating gate transistors),该浮栅晶体管捕获电荷以指示一个或零。单级单元(Single-level cells(SLC))存储一位,多级单元(multi-level cells(MLC))存储两位,三级单元(triple-level cells(TLC))存储三位,四级单元(quad-level cells(QLC))存储四位。随着级别的增加,成本降低,但编程/擦除周期的数量也减少。
闪存通常有两种类型:NOR和NAND,指的是存储单元中使用的逻辑门。基于NOR的闪存具有以下优点:每个字节都可以单独读取、写入和擦除,并且通常比NAND读取速度更快。但是,基于NOR的闪存比NAND昂贵,并且密度比NAND低60%左右。基于NOR的闪存主要嵌入在手机和小型家电等设备中。当前,特别是在固态设备(SSD)中使用基于NAND的闪存。在NAND中,成百上千个单元排列在页面上,并且在一个块(128KB+)上有多个页面。一个芯片包括多个块。写入和擦除数据需要一定程度的块管理,并且只能按页面读取数据,这使其不适用于ROM所需的字节级随机访问,但对于顺序访问很有用。NAND具有比NOR更好的耐久性(据报道高达10倍),由于数据按块组织的方式而具有更快的写入和擦除速度,并且价格便宜。
垂直NAND(V-NAND或3DV-NAND)是指一种技术,其中平面NAND闪存存储器包括NAND单元的单平面垂直堆叠。单元的这种垂直排列以较低的生产成本、一半的电源需求、两倍的速度和十倍于平面NAND的寿命提高了存储容量。
发明内容
根据一个或多个实施例,提供了一种增强的垂直-NAND结构。所述增强的垂直-NAND结构包括被形成为第一和第二垂直结构的第一组交错的氧化物和氮化物层。所述第一垂直结构从衬底的第一部分升高,并且所述第二垂直结构从所述衬底的第二部分升高。所述增强的垂直-NAND结构还包括一个增强层和形成第三和第四垂直结构的第二组交错的氧化物和氮化物层。所述增强层包括片材,所述片材是不同的并且横跨在所述第一和第二垂直结构的各个顶部上,以及连接所述片材的桥。所述第三垂直结构从与所述第一垂直结构相对应的片材上升,并且所述第四垂直结构从与所述第二垂直结构相对应的片材上升。
根据一个或多个实施例,提供一种增强的垂直-NAND结构。所述增强的垂直-NAND结构包括被形成为第一和第二垂直结构的第一组交错衬里的氧化物和金属层,增强层和被形成为第三和第四垂直结构的第二组交错的衬里氧化物和金属层。所述第一垂直结构从从衬底的第一部分并且所述第二垂直结构从所述衬底的第二部分升起。所述增强层包括片材,所述片材是不同的并且横跨在所述第一和第二垂直结构的各个顶部的无衬里的氧化物上表面上。所述第三垂直结构从与所述第一垂直结构相对应的所述片材上升,并且所述第四垂直结构从与所述第二垂直结构相对应的所述片材上升。
根据一个或多个实施例,提供了一种组装增强型NAND结构的方法。该方法包括形成从衬底的第一部分和第二部分上升的分别被形成为第一垂直结构和第二垂直结构的第一组交错的氧化物和氮化物层。所述方法还包括形成增强层,所述增强层包括片材,所述片材是不同的并且横跨在第一和第二垂直结构的各个顶部上,以及连接所述片材的桥。另外,所述方法包括形成从对应于所述第一和所述第二垂直结构的所述片材上升的分别被形成为第三和第四垂直结构的第二组交错的氧化物和氮化物层。
根据一个或多个实施例,提供了一种组装增强型NAND结构的方法。所述方法包括在衬底的第一和第二部分上构建包括在第一和第二组交错的氧化物和氮化物层之间插入的增强层的结构,在所述衬底的第一部分和第二部分之间蚀刻所述第二组交错的氧化物和氮化物层的部分,蚀刻所述增强层以形成不同的片材和所述不同的片材之间的桥和在所述衬底的第一部分和第二部分之间蚀刻所述第一组交错的氧化物和氮化物层的部分。
根据一个或多个实施例,提供了一种组装增强型NAND结构的方法。所述方法包括在衬底上交替沉积氧化物和氮化物以形成交错的氧化物和氮化物层,在最上面的氧化物层上沉积增强层材料以形成增强层,在所述增强层上交替沉积氧化物和氮化物以形成交错的氧化物和氮化物层,穿过所述氧化物层、氮化物层和增强层形成衬有多晶硅的氧化物柱,将所述增强层上方的所述氧化物和氮化物层的部分向下蚀刻至所述增强层,将所述增强层的暴露部分蚀刻成桥,以及将所述增强层下方的所述氧化物和氮化物层的一部分向下蚀刻至所述衬底。
通过本发明的技术实现了附加的技术特征和益处。本文详细描述了本发明的实施例和方面,并且将其视为所要求保护的主题的一部分。为了更好地理解,请参考详细说明和附图。
附图说明
在说明书的结尾处,在权利要求书中特别指出并明确要求保护本文所述的排他性权利的细节。通过以下结合附图的详细描述,本发明的实施例的前述和其他特征以及优点将变得显而易见,其中:
图1A是根据本发明的实施例的沉积在衬底上的氮化物层的俯视图;
图1B是根据本发明的实施方式的的所述氮化物层的侧视图;
图2A是根据本发明的实施例的沉积在所述氮化物层上的氧化物层的俯视图;
图2B是根据本发明实施例的所述氧化物层的侧视图;
图3A是根据本发明的实施例的沉积在交错的氧化物和氮化物层上的增强层的俯视图;
图3B是根据本发明实施例的所述增强层以及所述交错的氧化物和氮化物层的侧视图;
图4A是根据本发明实施例的沉积在所述增强层上方的所述交错的氧化物和氮化物层上的氧化物层的俯视图;
图4B是根据本发明实施例的在增强层上方和下方的交错的氧化物和氮化物层的侧视图;
图5A是根据本发明的实施例的蚀刻的孔的顶视图,所述孔穿过在所述增强层上方和下方的所述交错的氧化物和氮化物层以及穿过所述增强层;
图5B是根据本发明的实施例的孔的侧视图;
图6A是根据本发明的实施例的已经被氧化物填充并且衬有多晶硅的孔的顶视图;
图6B是根据本发明实施例的所述填充孔和衬里孔的侧视图;
图7A是根据本发明实施例的第三垂直结构和第四垂直结构的俯视图,所述第三垂直结构和第四垂直结构是由对所述增强层上方的所述交错的氧化物和氮化物层执行的蚀刻工艺形成的;
图7B是根据本发明的实施例的所述第三和第四垂直结构的侧视图;
图8A是根据本发明的实施方式的由所述增强层形成的桥的俯视图;
图8B是根据本发明的实施例的离散的片材和所述桥的侧视图;
图9A是根据本发明实施例的第一垂直结构和第二垂直结构的俯视图,所述第一垂直结构和第二垂直结构是由针对所述增强层下方的所述交错的氧化物和氮化物层执行的蚀刻工艺形成的;
图9B是根据本发明的实施例的所述第一和第二垂直结构的侧视图;
图10A是根据本发明的实施例的在蚀刻工艺以去除氮化物层之后的所述第一至第四垂直结构的俯视图;
图10B是根据本发明实施例的在用以去除所述氮化物层的所述蚀刻工艺之后的所述第一至第四垂直结构的侧视图;
图11A是根据本发明的实施例的其中氧化层被衬里的所述第一至第四垂直结构的俯视图,;
图11B是根据本发明的实施例的其中氧化层被衬里的所述第一到第四垂直结构的侧视图;
图12A是根据本发明的实施例的在围绕有衬氧化物层的金属沉积之后的所述第一至第四垂直结构的俯视图;
图12B是根据本发明实施例的在围绕有衬里的氧化物层的金属沉积之后的第一至第四垂直结构的侧视图;
图13A是根据本发明的实施例的在蚀刻沉积的金属和桥之后的所述第一至第四垂直结构的俯视图;
图13B是根据本发明的实施例的在蚀刻所述沉积的金属和桥之后的所述第一至第四垂直结构的侧视图;
本文所描绘的图是说明性的。在不脱离本发明的精神的情况下,图或其中描述的操作可以有许多变化。例如,可以以不同的顺序执行动作,或者可以添加、删除或修改动作。而且,术语“耦合”及其变型描述了在两个元件之间具有通信路径,并且并不意味着元件之间的直接连接,而在它们之间没有中间元件/连接。所有这些变体都被视为规范的一部分。
在附图和以下对所描述的实施例的详细描述中,在附图中示出的各个元件设有两个或三个数字的附图标记。除少数例外,每个参考数字的最左边的数字与该元素的第一个图相对应。
具体实施方式
在此参考相关附图描述了本发明的各种实施例。在不脱离本发明范围的情况下,可以设计出替代实施例。尽管在以下描述和附图中在元件之间阐述了各种连接和位置关系(例如,在上方、下方、相邻等),但是本领域技术人员将认识到,本文描述的许多位置关系是取向-即使更改了方向,在保持所描述的功能时也可以独立使用。除非另有说明,否则这些连接和/或位置关系可以是直接的或间接的,并且本发明并不意图在这方面进行限制。因此,实体的耦合可以指直接或间接耦合,并且实体之间的位置关系可以是直接或间接的位置关系。作为间接位置关系的示例,在本说明书中提到在层“B”上形成层“A”包括其中一个或多个中间层(例如,层“C”)在层“A”和层之间的情况。只要中间层基本不改变层“A”和层“B”的相关特征和功能,就可以使用“B”。
以下定义和缩写将用于权利要求书和说明书的解释。如本文所使用的,术语“包括”、“包含”、“包括”、“包括”、“具有”、“具有”、“包含”或“包含”或其任何其他变型旨在覆盖非-独家包容。例如,包括一系列元素的组合物、混合物、过程、方法、制品或设备不必仅限于那些元素,而是可以包括未明确列出或此类组合物、混合物、过程、方法所固有的其他元素、物品或设备。
另外,术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实施例或设计不必被解释为比其他实施例或设计更优选或有利。术语“至少一个”和“一个或多个”可以理解为包括大于或等于一的任何整数,即一个、两个、三个、四个等。术语“多个”可以理解为包括任何大于或等于2的整数,即两个、三个、四个、五个等。术语“连接”既可以包括间接“连接”又可以包括直接“连接”。
术语“大约”、“基本上”、“大约”及其变体旨在包括与基于提交申请时可用的设备的特定数量的测量相关的误差程度。例如,“约”可以包括给定值的±8%或5%或2%的范围。
为了简洁起见,在本文中可以或可以不详细描述与制造和使用本发明的方面有关的常规技术。因此,为了简洁起见,许多常规的实现细节在本文中仅被简要提及,或者在不提供公知的系统和/或处理细节的情况下被完全省略。
现在转向与本发明的方面更具体相关的技术的概述,基于在高纵横比的湿法蚀刻/深沟槽处理期间的结构稳定性,当前的VNAND工艺流程通常限于多个堆叠层。常见故障包括字线(wordline(WL))中间的断裂或如果堆叠层过多,则所述WL塌陷为另一行。这将所述WL的最大以及可制造的大小限制为大约64位。
现在转到本发明的各个方面的概述,本发明的一个或多个实施例通过提供鲁棒的结构设计和工艺窗口来解决现有技术的上述缺点,这些结构设计和工艺窗口极大地提高了嵌入式VNAND结构的可行性。所述实施例利用可以相对于所述VNAND结构的材料选择性地蚀刻的增强材料作为位线(bitline)上的位组之间的增强。这些增强材料可包括但不限于氧化硅、氮化硅、氧化铪、氧化铝和氧化铍。所述增强材料不需要衬垫,并且与单化学气相沉积(single-CVD)处理序列和单蚀刻序列组件兼容。所述增强材料可以至少相对于所述堆叠电绝缘,至少相对于所述堆叠中的材料具有相对较高的杨氏模量,并且在给定其厚度的情况下可以提供相对刚性的机械支撑。
现在转向对本发明各方面的更详细描述,现在将描述形成增强型VNAND结构的过程。应当理解,尽管本说明书将各种特征称为单个或单一特征,但是那些各种特征可以由多层、零件和复合物形成。
参照图1A和图1B,氮化物层10在衬底11的上表面上以片材方式沉积。
参照图2A和图2B,在氮化物层10的上表面上以片材方式沉积氧化物层12。
参考图1至图4。参照图3A和3B,在原始氮化物层10和氧化物层12上沉积多个氮化物层10和氧化物层12以建立具有第一氮化物层的结构。一组n个交错的氮化物层10和氧化物层12。然后在氧化物层12的最上一层上沉积增强层13。增强层13可以由相对于至少氮化物选择性地蚀刻的材料形成。增强层13的材料可以具有相对较高的杨氏模量,并且至少相对于氮化物层10和氧化物层12是电绝缘的。由氧化硅、氮化硅、氧化铪、氧化铝和氧化铍中的一种或多种形成。
参照图4A和4B,在所述增强层13上沉积多个氮化物层10和氧化物层12以继续建立具有第二组n个交错的氮化物层10和氧化物层12的结构。
参照图5A和图5B,穿过所述增强层13上方的所述第二组n个交错的氮化物层10和氧化物层12、所述增强层13以及所述第一组n个交错的氮化物层10和氧化物层12,在所述增强层13的下方至所述衬底11的上表面进行蚀刻通孔14。所述蚀刻可以作为包括但不限于反应离子蚀刻(RIE)、湿蚀刻、等离子诱导蚀刻等的各种处理之一来进行。在任何情况下,都可以依次执行蚀刻,使得首先对所述第二组n个交错的氮化物层10和位于增强层13上方的氧化物层12进行所述RIE,然后对所述增强层13进行所述RIE,然后对所述增强层13下方的所述第一组n个交错的氮化物层10和氧化物层12进行所述RIE。
所述通孔14可以被分组为第一组和第二组,其位置将对应于将在下面描述的第一至第四垂直结构的位置(即,图5A和5B的左侧上的所述通孔14将对应于下面将要描述的第一和第三垂直结构,并且图5A和5B的右侧上的通孔14将对应于将要描述的第二和第四垂直结构).同一组的相邻通孔14之间的间距可以超过相邻组的对应通孔14之间的间距。
尽管在此将通孔14示出并描述为以规则的矩形形式布置,但是应当理解,这不是必需的,并且可以使用其他形式。这些包括但不限于规则的多边形结构和不规则的结构。
根据本发明的实施例,n个交错的氮化物层10和氧化物层12的数量的上限可以由多个因素限定。这些包括,例如,所述RIE的蚀刻深度范围、所述RIE的蚀刻纵横比、毛细作用力和压缩力中的一个或多个,以总重量计施加在氮化物层10和氧化物层12中的较低者上。为了清楚和简洁起见,在所述增强层13上方和下方的所述n个交错的氮化物层10和氧化物层12的数量可以为六十四,但是应当理解所述n个交错的氮化物层10然后是氧化物层12的数量可以少于或实际上大于六十四。
参照图6A和图6B,所述通孔14衬有多晶硅或另一种类似材料,并填充有氧化物以形成柱140。
参照图7A和7B,蚀刻所述增强层13上方的所述n个交错的氮化物层10和氧化物层12的部分,以在所述衬底11的第一和第二部分110和111上形成第三和第四垂直结构15和16。可以将所述n个交错的氮化物层10和氧化物层12定义为远离所述第一部分110和所述第二部分111。所使用的蚀刻剂对于所述氮化物层10和所述氧化物层112的材料是选择性的,使得所述增强层13不受所述蚀刻工艺的影响。如下所述,确定并选择所述第一部分110的位置以定义下面将描述的第一和第三垂直结构的位置,并且确定并选择所述第二部分111的位置以定义第二和第四垂直结构的位置。可以根据所得的VNAND结构的期望间距、根据下面将要描述的增强层桥的预期强度以及根据诸如以下的其他因素,例如由于所述第一和第二部分110和111之间的空间太小或太大而导致的处理缺陷的可能性,来建立所述第一部分110与所述第二部分111之间的距离。
参照图8A和图8B,所述蚀刻增强层13的部分以形成增强层片材材130和增强层桥131。所述增强层片材130被布置为位于所述第三和第四垂直结构15和16之下(并且位于其上并横跨将在下面描述的所述第一和第二垂直结构)。所使用的蚀刻剂对于所述增强层13的材料是选择性的,使得所述第三和其他垂直结构15和16中的所述n个交错的氮化物层10和氧化物层12以及在所述增强层13下方的所述n个交错的氮化物层10和氧化物层12的结构不受蚀刻工艺的影响。所述增强层片材130可以具有与所述第三垂直结构15和第四垂直结构16相似的形状。所述增强层桥131具有所需的结构和所需的稳定性。也就是说,如果预期结构需要大量的稳定性,则将需要相对大量的增强层桥131,并且这些增强层桥131将需要彼此相对接近。相反,如果期望期望的架构要求有限量的稳定性,则将需要相对较少数量的增强层桥131,并且那些增强层桥131可以彼此相对远离。
参照图9A和9B,蚀刻在所述增强层13下面的所述n个交错的氮化物层10和氧化物层12的部分,以在所述衬底11的第一和第二部分110和111上形成所述第一和第二垂直结构17和18。可以限定所述n个交错的氮化物层10和氧化物层12,使得所述第一和第二垂直结构17和18的形状、尺寸和位置与所述第三和第四垂直结构15和16的形状、尺寸和位置相对应。所用到的蚀刻剂与用于所述形成第三和第四垂直结构15和16的蚀刻剂相同。
作为上述处理的结果,提供了增强的VNAND结构901。如图9A和9B所示,增强型VNAND901包括形成为第一垂直结构17和第二垂直结构18的第一组交错的氧化物和氮化物层,由氧化硅、氮化硅、氧化铪和氧化铝中的一种或多种形成的增强层。包括所述增强层片材130和所述增强层桥131以及形成为所述第三和第四垂直结构15和16的第二组交错的氧化物和氮化物层。所述第一垂直结构17从所述衬底11的第一部分110升起,并且所述第二垂直结构18从基底11的第二部分111开始上升,所述增强层片材130彼此不同,并跨过所述第一和第二垂直结构17和18的各个顶部放置。所述增强层桥131被设置和构造成连接所述增强层。所述第三垂直结构15从对应于所述第一垂直结构17的所述增强层片材130上升,并且所述第四垂直结构16从对应于所述第二垂直结构18的增强层片材130上升。所述每一个垂直结构15-18包括衬有多晶硅的氧化物柱140。
至少所述第一和第二垂直结构17和18中的氧化物和氮化物层的各自数目相同,并且所述第一和第二垂直结构17和18以及所述第三和第四垂直结构15和16可具有层的数量例如受层的重量和用于蚀刻通孔14的蚀刻深度范围的限制。
如图9B所示,增强的VNAND结构901可以包括附加的增强层910和形成为附加的第三和附加的第四垂直结构911和912的附加的交错的氧化物层和氮化物层。这些附加特征可以被布置在所述第三和第四垂直结构15和16上,并且可以与上述类似地或在后处理组装过程中形成。
参照图10A和10B,执行蚀刻工艺以从所述第一至第四垂直结构15-18去除所述氮化物层10。
参照图11A和11B,所述第一至第四垂直结构15-18的氧化物层12的暴露表面衬有例如氮化硅陷阱层和电介质或阻挡层的衬里19。所述衬里19的材料可以通过化学气相沉积(CVD)工艺或另一类似工艺来沉积。
参照图12A和12B,金属材料20沉积在所述第一至第四垂直结构15-18的所述氧化物层12和所述衬里19周围。所述金属材料20可以是钨或另一种类似的材料,并且可以所述第三和第四垂直结构15和16以及在所述第一和第二垂直结构17和18的上部之间形成限定沟槽201。
参照图13A和图13B,蚀刻所述金属材料20和所述增强层桥131,使得剩余的所述金属材料20具有与所述增强层片材130相似的形状和尺寸,并且被设置为与所述衬里的氧化物层交错的金属层。
作为上述处理的结果,提供了增强的VNAND结构1301。如图13A和13B所示,所述增强的VNAND结构1301包括第一组交错的衬里的氧化物和形成到所述第一和第二垂直结构17和18中的金属层,由氧化硅、氮化硅、氧化铪和氧化铝中的一种或多种形成的增强层,其包括所述增强层片材130和形成所述第三和第四垂直结构15和16的所述第二组交错的衬里氧化物和金属层。所述第一垂直结构17从所述衬底11的第一部分110升起和所述第二垂直结构18从所述衬底11的第二部分111升起。所述增强层片材130彼此不同,并且被布置在所述第一和第二垂直结构17和18的各个顶部上。所述第三垂直结构15从所述增强层片材130相应于所述第一垂直结构17升起以及所述第四垂直结构16从对应于所述第二垂直结构18的所述增强层片材130升起。所述第一至第四垂直结构15-18中的每一个包括衬有多晶硅的氧化物柱140。
至少所述第一和第二垂直结构17和18中的所述衬里的氧化物和金属层的各自数目相同,并且所述第一和第二垂直结构17和18以及所述第三和第四垂直结构15和16可以具有,例如,多个层受到层的重量和用于蚀刻通孔14的蚀刻深度范围的限制。
如图13B所示,所述增强的VNAND结构1301可以包括附加的增强层1310以及形成为附加的第三和附加的第四垂直结构1311和1312的交错衬里的氧化物和金属层的附加集合。这些附加的特征可以设置在所述第三垂直结构15和第四垂直结构16可以与上述类似地或在后处理组装过程中形成。
尽管本文提供的描述和附图1A至图13B所显示的涉及其中提供了两个垂直结构堆叠的实施例,应当理解,在本说明书的范围内存在其他实施例。例如,可以提供多于两个的垂直结构的堆叠,其中图9B的所述增强层13延伸穿过所有垂直结构。类似地,如图9B所示,离散的增强层13可以设置多组两个或多个垂直结构的堆叠,其分别延伸穿过每个增强层。更进一步,可以以金字塔形或方格形形式在两组垂直结构的两组之间或更多组的两个或多个垂直结构的堆叠之间提供增强层(例如,增强层13和附加增强层910)。
为了简洁起见,在此可以或不详细描述与半导体器件和集成电路(IC)的制造有关的常规技术。此外,本文描述的各种任务和过程步骤可以被合并到具有本文未详细描述的附加步骤或功能的更全面的过程或过程中。特别地,半导体器件和基于半导体的IC的制造中的各个步骤是众所周知的,因此,为了简洁起见,这里将仅简要地提及许多常规步骤,或者将在不提供众所周知的工艺细节的情况下将其完全省略。
通常,用于形成将被封装到IC中的微芯片的各种工艺分为四大类,即膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其他方式转移到晶片上的任何过程。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻(例如,选择性蚀刻和RIE或定向和各向同性蚀刻)是从晶片上去除材料的任何过程。示例包括蚀刻工艺(湿法或干法)和化学机械平面化(CMP)等。半导体掺杂通常是通过扩散和/或通过离子注入通过掺杂例如晶体管的源极和漏极来改变电性能。这些掺杂过程之后是炉子退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。导体(例如,多晶硅、铝、铜等)和绝缘体(例如,各种形式的二氧化硅、氮化硅等)的膜都用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许衬底的电导率随着电压的施加而改变。通过创建这些各种组件的结构,可以构建数百万个晶体管并将其布线在一起,以形成现代微电子设备的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案,以便随后将图案转移到衬底上。在半导体光刻中,图案由称为光致抗蚀剂的光敏聚合物形成。为了构建组成晶体管的复杂结构以及连接电路中数百万个晶体管的许多导线,光刻和蚀刻图案转移步骤要重复多次。印刷在晶片上的每个图案都与先前形成的图案对齐,然后慢慢地将导体、绝缘体和选择性掺杂的区域堆积起来,以形成最终的器件。

Claims (25)

1.一种增强的垂直-NAND结构,包括:
被形成为第一和第二垂直结构的第一组交错的氧化物和氮化物层,
所述第一垂直结构从衬底的第一部分上升,所述第二垂直结构从所述衬底的第二部分上升;
增强层,其包括片材,所述片材是不同的并且横跨在所述第一和第二垂直结构的各个顶部上,以及连接所述片材的桥;以及
被形成为第三和第四垂直结构的第二组交错的氧化物和氮化物层,
所述第三垂直结构从与所述第一垂直结构相对应的所述片材上升,所述第四垂直结构从与所述第二垂直结构相对应的所述片材上升。
2.根据权利要求1所述的增强的垂直-NAND结构,其中,所述第一、第二、第三和第四垂直结构包括衬有多晶硅的氧化物柱。
3.根据权利要求1所述的增强的垂直-NAND结构,其中,至少所述第一垂直结构和第二垂直结构中各自的所述氧化物和氮化物层的数目相同。
4.根据权利要求1所述的增强的垂直-NAND结构,其中,至少所述第一垂直结构和第二垂直结构具有受蚀刻深度范围、蚀刻纵横比以及毛细管力和压缩力中的一个或多个限制的层数。
5.根据权利要求1所述的增强的垂直-NAND结构,其中,相对于所述第一、第二、第三和第四垂直结构的材料,选择性地蚀刻所述增强层的材料。
6.根据权利要求1所述的增强型垂直-NAND结构,其特征在于,还包括:
附加增强层;以及
被形成为附加的第三和附加的第四垂直结构的附加的交错的氧化物和氮化物层组。
7.一种增强的垂直-NAND结构,包括:
被形成为第一和第二垂直结构的第一组交错的衬里的氧化物和金属层,
所述第一垂直结构从所述衬底的第一部分上升,第二垂直结构从所述衬底的第二部分上升;
增强层,其包括片材,所述片材是不同的并且横跨在所述第一和第二垂直结构的各个顶部的无衬里的氧化物上表面上;以及
被形成为第三和第四垂直结构的第二组交错的衬里的氧化物和金属层,
所述第三垂直结构从与所述第一垂直结构相对应的片材上升,所述第四垂直结构从与所述第二垂直结构相对应的片材上升。
8.根据权利要求7所述的增强的垂直-NAND结构,其中,所述第一、第二、第三和第四垂直结构包括衬有多晶硅的氧化物柱。
9.根据权利要求7所述的增强的垂直-NAND结构,其中,至少在所述第一垂直结构和所述第二垂直结构中各自的所述衬里的氧化物和金属层的数目相同。
10.根据权利要求7所述的增强的垂直-NAND结构,其中,至少所述第一垂直结构和第二垂直结构具有由蚀刻深度范围、蚀刻纵横比以及毛细管力和压缩力中的一个或多个限制的层数。
11.根据权利要求7所述的增强的垂直-NAND结构,其中,相对于所述第一、第二、第三和第四垂直结构的材料,选择性地蚀刻所述增强层的材料。
12.根据权利要求7所述的增强型垂直-NAND结构,其特征在于,还包括:
附加增强层;并且
被形成为附加的第三和附加的第四垂直结构的附加的交错的衬里的氧化物和金属层组。
13.一种组装增强型NAND结构的方法,所述方法包括:
形成从衬底的第一部分和第二部分上升的分别被形成为第一垂直结构和第二垂直结构的第一组交错的氧化物和氮化物层;
形成增强层,所述增强层包括片材,所述片材是不同的并且横跨在第一和第二垂直结构的各个顶部上,以及连接所述片材的桥;并且
形成从对应于所述第一垂直结构和所述第二垂直结构的所述片材上升的分别被形成为第三和第四垂直结构的第二组交错的氧化物和氮化物层。
14.根据权利要求13所述的方法,其中:
所述被形成为所述第一、第二、第三和第四垂直结构的所述第一和第二组交错的氧化物和氮化物层包括:交替沉积氮化物和氧化物,以及蚀刻在所述衬底的第一部分和第二部分之间的所述氧化物和氮化物的部分,以及
所述形成所述增强层包括沉积氧化硅、氮化硅、氧化铪和氧化铝中的一种或多种并蚀刻形成所述桥。
15.根据权利要求14所述的方法,其中,所述第二组的蚀刻先于所述桥的蚀刻形成,并且所述桥的蚀刻形成先于所述第一组的蚀刻。
16.根据权利要求14所述的方法,其中所述第一组和第二组的形成包括用衬有多晶硅的氧化物柱支撑所述第一、第二、第三和第四垂直结构。
17.根据权利要求13所述的方法,还包括:
形成附加增强层;并且
被形成为附加的第三和附加的第四垂直结构的附加的交错的氧化物和氮化物层组。
18.一种组装增强型NAND结构的方法,所述方法包括:
在衬底的第一和第二部分上构建包括在第一和第二组交错的氧化物和氮化物层之间插入的增强层的结构;
在所述衬底的所述第一部分和第二部分之间蚀刻所述第二组交错的氧化物和氮化物层的部分;
蚀刻所述增强层以形成不同的片材和所述不同片材之间的桥;并且
在所述衬底的所述第一部分和第二部分之间蚀刻所述第一组交错的氧化物和氮化物层的部分。
19.根据权利要求18所述的方法,其中,所述构建还包括在所述氧化物、氮化物和增强层中形成衬有多晶硅的氧化物柱。
20.根据权利要求18所述的方法,其中,所述构建包括在所述增强层下方形成六十四层。
21.根据权利要求18所述的方法,其中,所述增强层的材料包括氧化硅、氮化硅、氧化铪和氧化铝中的一种或多种。
22.根据权利要求18所述的方法,还包括:
构建附加的增强层以插入附加组的交错的氧化物和氮化物层之间;并且
重复针对所述附加的增强层和附加组的交错的氧化物和氮化物附加层的所述刻蚀。
23.根据权利要求18所述的方法,还包括:
去除所述氮化物层;
衬砌所述氧化物层的暴露表面;
在所述衬里周围沉积金属材料;并且
蚀刻所述金属材料。
24.一种组装增强型NAND结构的方法,所述方法包括:
在衬底上交替沉积氧化物和氮化物以形成交错的氧化物和氮化物层;
在最上面的氧化物层上沉积增强层材料以形成增强层;
在所述增强层上交替沉积氧化物和氮化物以形成交错的氧化物和氮化物层;
穿过所述氧化物、氮化物和增强层形成衬有多晶硅的氧化物柱;
将所述增强层上方的所述氧化物和氮化物层的部分向下蚀刻至所述增强层;
将所述增强层的暴露部分蚀刻成桥;以及
将所述增强层下方的所述氧化物和氮化物层的一部分向下蚀刻至所述衬底。
25.根据权利要求24所述的方法,还包括:
去除所述氮化物层;
衬砌所述氧化物层的暴露表面;
在所述衬里周围沉积金属材料;以及
蚀刻所述金属材料。
CN201980007407.8A 2018-02-06 2019-01-16 具有机械结构增强的垂直存储单元 Pending CN111771278A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/889,514 US10886364B2 (en) 2018-02-06 2018-02-06 Vertical memory cell with mechanical structural reinforcement
US15/889,514 2018-02-06
PCT/IB2019/050342 WO2019155292A1 (en) 2018-02-06 2019-01-16 Vertical memory cell with mechanical structural reinforcement

Publications (1)

Publication Number Publication Date
CN111771278A true CN111771278A (zh) 2020-10-13

Family

ID=67476941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980007407.8A Pending CN111771278A (zh) 2018-02-06 2019-01-16 具有机械结构增强的垂直存储单元

Country Status (6)

Country Link
US (1) US10886364B2 (zh)
JP (1) JP7221972B2 (zh)
CN (1) CN111771278A (zh)
DE (1) DE112019000180B4 (zh)
GB (1) GB2582884B (zh)
WO (1) WO2019155292A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220013252A (ko) * 2020-07-24 2022-02-04 삼성전자주식회사 반도체 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140079915A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
JP2014187332A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性記憶装置およびその製造方法
US20140299931A1 (en) * 2013-04-09 2014-10-09 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
US20150069484A1 (en) * 2013-09-10 2015-03-12 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR20100039425A (ko) 2007-07-26 2010-04-15 엔엑스피 비 브이 보강 구조체, 반도체 소자, 조립체, 오디오 회로, 전자 장치 및 보강 구조체 제조 방법
KR20120002832A (ko) 2010-07-01 2012-01-09 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102161738B1 (ko) 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
US9548313B2 (en) 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US9786496B2 (en) 2015-08-17 2017-10-10 Lam Research Corporation Method of densifying films in semiconductor device
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9653311B1 (en) 2016-05-13 2017-05-16 Applied Materials, Inc. 3D NAND staircase CD fabrication utilizing ruthenium material
US10249546B2 (en) 2016-07-20 2019-04-02 Kla-Tencor Corporation Reverse decoration for defect detection amplification

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140079915A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
JP2014187332A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性記憶装置およびその製造方法
US20140299931A1 (en) * 2013-04-09 2014-10-09 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
US20150069484A1 (en) * 2013-09-10 2015-03-12 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法

Also Published As

Publication number Publication date
US20190245032A1 (en) 2019-08-08
GB2582884B (en) 2021-04-07
JP7221972B2 (ja) 2023-02-14
GB2582884A (en) 2020-10-07
DE112019000180T5 (de) 2020-07-16
DE112019000180B4 (de) 2021-03-04
US10886364B2 (en) 2021-01-05
JP2021512483A (ja) 2021-05-13
WO2019155292A1 (en) 2019-08-15
GB202012622D0 (en) 2020-09-30

Similar Documents

Publication Publication Date Title
US11315948B2 (en) Three-dimensional semiconductor memory device
US9431420B2 (en) Semiconductor devices including vertical cell strings that are commonly connected
US8027197B2 (en) Nonvolatile memory device
US7863672B2 (en) Non-volatile memory device and method of fabricating the same
CN110364535A (zh) 半导体装置
US7760547B2 (en) Offset non-volatile storage
CN110581137B (zh) 半导体器件的制造方法
CN110391245A (zh) 竖直型存储器件
US10014306B2 (en) Memory structure and manufacturing method for the same
US8741714B2 (en) Support lines to prevent line collapse in arrays
US20210313340A1 (en) Memory device
JP7221972B2 (ja) 強化垂直nand構造体および強化nand構造体を組み立てる方法
US9543139B2 (en) In-situ support structure for line collapse robustness in memory arrays
TW202023036A (zh) 半導體記憶裝置
US20210407905A1 (en) Semiconductor memory device
TWI747150B (zh) 記憶體裝置
JP2024044009A (ja) 半導体記憶装置
TW202301649A (zh) 半導體記憶裝置及其製造方法
CN115224110A (zh) 半导体结构及制造方法、存储器及制造方法、存储系统
CN110911410A (zh) 存储器装置及其制造方法
KR20180047538A (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination