JP2000031145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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Abstract
(57)【要約】
【課題】工程時間を大幅に増加することなく被加工基板
表面に均一な電位を与えて配線を堆積する。 【解決手段】Ｓｉウェハ１内の基板厚さ方向に貫通する
複数の導電性プラグ６を形成し、Ｓｉウェハ１の主面側
に導電性材料によりシード層を形成し、導電性プラグ６
にＳｉウェハ１の裏面から電源８より電圧を印加するこ
とによりシード層表面を均一な電位に保持してシード層
表面にＣｕ膜を電解メッキ法により堆積する。
表面に均一な電位を与えて配線を堆積する。 【解決手段】Ｓｉウェハ１内の基板厚さ方向に貫通する
複数の導電性プラグ６を形成し、Ｓｉウェハ１の主面側
に導電性材料によりシード層を形成し、導電性プラグ６
にＳｉウェハ１の裏面から電源８より電圧を印加するこ
とによりシード層表面を均一な電位に保持してシード層
表面にＣｕ膜を電解メッキ法により堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に用い
られる多層配線を形成する半導体装置の製造方法に関
し、埋め込み型金属配線や高アスペクトのビアプラグを
電解メッキ法を用いて形成する場合に使用されるもので
ある。
られる多層配線を形成する半導体装置の製造方法に関
し、埋め込み型金属配線や高アスペクトのビアプラグを
電解メッキ法を用いて形成する場合に使用されるもので
ある。
【０００２】
【従来の技術】半導体装置の微細化と高集積化に伴っ
て、これに用いられる金属配線もまた微細化と多層化が
進行している。この微細金属配線材料として従来はＡｌ
合金が用いられてきたが、微細化に伴う配線抵抗の増大
や動作電流密度の増大によるエレクトロマイグレーショ
ン耐性の劣化が問題となってきている。また、このよう
なＡｌ合金配線層間を電気的に接続するための金属プラ
グ（ビアプラグ）は、従来はＣＶＤ法によってＷ等の高
融点金属をビアホールヘ埋め込むことにより形成されて
きたが、ビア抵抗の低減のために電気抵抗率のより低い
金属材料を用いて形成することが望まれている。
て、これに用いられる金属配線もまた微細化と多層化が
進行している。この微細金属配線材料として従来はＡｌ
合金が用いられてきたが、微細化に伴う配線抵抗の増大
や動作電流密度の増大によるエレクトロマイグレーショ
ン耐性の劣化が問題となってきている。また、このよう
なＡｌ合金配線層間を電気的に接続するための金属プラ
グ（ビアプラグ）は、従来はＣＶＤ法によってＷ等の高
融点金属をビアホールヘ埋め込むことにより形成されて
きたが、ビア抵抗の低減のために電気抵抗率のより低い
金属材料を用いて形成することが望まれている。
【０００３】そこで近年、多層配線材料としてＣｕが注
目されており、Ｃｕ配線を用いた場合の半導体装置の高
機能化については、例えばIEEE International Electro
n Devices Meeting,Technical Digest（1993）p.261 に
記載のJ ．Paraszczakらの論文にＣＰＵサイクル時間を
短縮できることが示されている。しかしながら、Ａｌ多
層配線からＣｕ多層配線へ移行するためには、解決しな
ければならない多くの技術課題が存在する。ＣｕはＡｌ
と比較してハロゲン化物の室温での飽和蒸気圧が低いた
め、反応性イオンエッチング（ＲＩＥ）法を用いた微細
配線形状への加工が困難である。
目されており、Ｃｕ配線を用いた場合の半導体装置の高
機能化については、例えばIEEE International Electro
n Devices Meeting,Technical Digest（1993）p.261 に
記載のJ ．Paraszczakらの論文にＣＰＵサイクル時間を
短縮できることが示されている。しかしながら、Ａｌ多
層配線からＣｕ多層配線へ移行するためには、解決しな
ければならない多くの技術課題が存在する。ＣｕはＡｌ
と比較してハロゲン化物の室温での飽和蒸気圧が低いた
め、反応性イオンエッチング（ＲＩＥ）法を用いた微細
配線形状への加工が困難である。
【０００４】そこで、Ｃｕ多層配線ではデュアルダマシ
ン法と呼ばれる配線形成方法が一般に検討されている。
これは、絶縁膜に配線用溝と接続孔（ビアホール）を形
成し、これらにＣｕを埋め込み、化学的機械研磨（ＣＭ
Ｐ）法による平坦化を行って、埋め込み配線とビアプラ
グを形成するものであり、参考文献としてはProceeding
s VLSI Multilevel interconnection Conference（199
7）p.75に記載のY ．Morandらの論文などが挙げられ
る。
ン法と呼ばれる配線形成方法が一般に検討されている。
これは、絶縁膜に配線用溝と接続孔（ビアホール）を形
成し、これらにＣｕを埋め込み、化学的機械研磨（ＣＭ
Ｐ）法による平坦化を行って、埋め込み配線とビアプラ
グを形成するものであり、参考文献としてはProceeding
s VLSI Multilevel interconnection Conference（199
7）p.75に記載のY ．Morandらの論文などが挙げられ
る。
【０００５】ところで、半導体装置の高集積化につれて
配線幅とビアホール径は微細化し、またビアホールのア
スペクト比は増大するため、前述のデュアルダマシン法
におけるＣｕ埋め込みでは段差被覆性の高いＣｕ成膜技
術が必要とされる。この成膜技術としては、高い指向性
を有するスパッタリング法、Ｃｕの有機金属化合物を原
料ガスとするＣＶＤ法、電解メッキ法、無電解メッキ法
等が検討されている。この中で電解メッキ法は低コス
ト、高い生産性、良好な段差被覆性を有し、Ｃｕ多層配
線形成手段として有力な候補となっている。
配線幅とビアホール径は微細化し、またビアホールのア
スペクト比は増大するため、前述のデュアルダマシン法
におけるＣｕ埋め込みでは段差被覆性の高いＣｕ成膜技
術が必要とされる。この成膜技術としては、高い指向性
を有するスパッタリング法、Ｃｕの有機金属化合物を原
料ガスとするＣＶＤ法、電解メッキ法、無電解メッキ法
等が検討されている。この中で電解メッキ法は低コス
ト、高い生産性、良好な段差被覆性を有し、Ｃｕ多層配
線形成手段として有力な候補となっている。
【０００６】電解メッキ法では、硫酸銅等の電解液に被
メッキ物であるウェハを浸漬し、ウェハ表面が陰極に、
ウェハ表面と対向して電解液中におかれた電極が陽極に
なるように電圧を印加してウェハ表面にＣｕを析出させ
る。この時、ウェハヘの電圧印加は一般的にウェハ周縁
部に電源端子を接触させることにより行われる。このた
め被メッキ面を等電位とするためにウェハ表面が導電性
である必要があるが、前述のデュアルダマシン構造では
ウェハ表面が絶縁膜であるため、電解メッキを行うため
には導電層をウェハ表面に予め形成しておく必要があ
る。
メッキ物であるウェハを浸漬し、ウェハ表面が陰極に、
ウェハ表面と対向して電解液中におかれた電極が陽極に
なるように電圧を印加してウェハ表面にＣｕを析出させ
る。この時、ウェハヘの電圧印加は一般的にウェハ周縁
部に電源端子を接触させることにより行われる。このた
め被メッキ面を等電位とするためにウェハ表面が導電性
である必要があるが、前述のデュアルダマシン構造では
ウェハ表面が絶縁膜であるため、電解メッキを行うため
には導電層をウェハ表面に予め形成しておく必要があ
る。
【０００７】そこで、Proceedings VLSI Multilevel in
terconnection Conference（1997）p.69に記載のV.M.Du
bin らの論文に示されているように、従来はデュアルダ
マシン構造の溝と穴を形成した後、Ｔａ薄膜を密着層と
してスパッタリング法により堆積し、引き続き５０〜１
００ｎｍのＣｕ薄膜を上記電解メッキ用の低抵抗導電層
（シード層）としてスパッタリング法で堆積した後、電
解メッキ工程に供している。
terconnection Conference（1997）p.69に記載のV.M.Du
bin らの論文に示されているように、従来はデュアルダ
マシン構造の溝と穴を形成した後、Ｔａ薄膜を密着層と
してスパッタリング法により堆積し、引き続き５０〜１
００ｎｍのＣｕ薄膜を上記電解メッキ用の低抵抗導電層
（シード層）としてスパッタリング法で堆積した後、電
解メッキ工程に供している。
【０００８】しかしながら、将来の高性能半導体装置に
おいては、配線幅およびビア径が１５０ｎｍ以下となる
ことが予想され、上述のような５０〜１００ｎｍのスパ
ッタＣｕ膜を配線溝側面やビアホール側面に堆積するこ
とが不可能となる。そこで、シード層としてのＣｕ膜を
薄くする必要があるが、シード層の薄膜化に伴ってウェ
ハ表面の電気抵抗が増大し、電圧印加部であるウェハ周
縁部からの距離に依存してウェハ表面の電位分布の不均
一性が生じる。この従来の電解メッキ法の問題点を図５
の等価回路を用いて説明する。
おいては、配線幅およびビア径が１５０ｎｍ以下となる
ことが予想され、上述のような５０〜１００ｎｍのスパ
ッタＣｕ膜を配線溝側面やビアホール側面に堆積するこ
とが不可能となる。そこで、シード層としてのＣｕ膜を
薄くする必要があるが、シード層の薄膜化に伴ってウェ
ハ表面の電気抵抗が増大し、電圧印加部であるウェハ周
縁部からの距離に依存してウェハ表面の電位分布の不均
一性が生じる。この従来の電解メッキ法の問題点を図５
の等価回路を用いて説明する。
【０００９】図５に示すように、表面にシード層２８の
形成されたＳｉウェハ１はウェハホルダー２にウェハ１
表面を下にしてその周縁部が保持される。このウェハホ
ルダー２に保持されたＳｉウェハ１を電解溶液３を満た
したメッキ槽４に浸漬する。メッキ槽４にはウェハ１表
面と対向してメッキ用電極７を設置する。ウェハホルダ
ー２とメッキ用電極７を電源８を介して結線し、Ｓｉウ
ェハ１を陰極に、メッキ用電極７を陽極として電解メッ
キを行い、導電性薄膜としてＣｕ膜をシード層２８上に
形成する。ここで、素子の微細化に伴うシード層２８の
薄膜化により、Ｓｉウェハ１上の抵抗Ｒ1 が電解液の抵
抗Ｒ0 と比較して無視できなくなると、Ｂ点を流れる電
流はＡ点を流れる電流に比べ小さくなり、Ｂ点のＣｕ析
出量がＡ点よりも少なくなる。すなわちウェハ１面内で
電圧印加部からの距離が遠くなるにつれてメッキされる
Ｃｕ膜厚が薄くなり、膜厚均一性が悪くなる。したがっ
て、図５のようにウェハ１周縁部にメッキ用給電部を設
ける従来の方法においては、微細配線および微細ビアホ
ールにＣｕを埋め込むためにシード層２８を薄膜化する
必要があるが、ウェハ１面内の膜厚均一性の確保が困難
となる問題点がある。
形成されたＳｉウェハ１はウェハホルダー２にウェハ１
表面を下にしてその周縁部が保持される。このウェハホ
ルダー２に保持されたＳｉウェハ１を電解溶液３を満た
したメッキ槽４に浸漬する。メッキ槽４にはウェハ１表
面と対向してメッキ用電極７を設置する。ウェハホルダ
ー２とメッキ用電極７を電源８を介して結線し、Ｓｉウ
ェハ１を陰極に、メッキ用電極７を陽極として電解メッ
キを行い、導電性薄膜としてＣｕ膜をシード層２８上に
形成する。ここで、素子の微細化に伴うシード層２８の
薄膜化により、Ｓｉウェハ１上の抵抗Ｒ1 が電解液の抵
抗Ｒ0 と比較して無視できなくなると、Ｂ点を流れる電
流はＡ点を流れる電流に比べ小さくなり、Ｂ点のＣｕ析
出量がＡ点よりも少なくなる。すなわちウェハ１面内で
電圧印加部からの距離が遠くなるにつれてメッキされる
Ｃｕ膜厚が薄くなり、膜厚均一性が悪くなる。したがっ
て、図５のようにウェハ１周縁部にメッキ用給電部を設
ける従来の方法においては、微細配線および微細ビアホ
ールにＣｕを埋め込むためにシード層２８を薄膜化する
必要があるが、ウェハ１面内の膜厚均一性の確保が困難
となる問題点がある。
【００１０】この問題点を解決するために、予めウェハ
表面に網目状の導電層を形成する方法が特開平７−１８
４９９号公報に開示されている。この方法によれば、電
圧印加端子がウェハ周縁部にある場合においても、上記
シード層とは別に設けた低抵抗の網目状導電層を介して
シード層に均一な電位を与えることができるため、Ｃｕ
良好なメッキ膜厚均一性を得ることが可能と考えられ
る。しかしながら、多層配線構造をこの方法で形成する
場合においては、１層の配線層を形成する度に上記網目
状導電層をパターニング形成しなければならず、リソグ
ラフィ工程数とエッチング工程数が従来の２倍となり、
工程時間と工程費が増大してしまうという問題点があ
る。
表面に網目状の導電層を形成する方法が特開平７−１８
４９９号公報に開示されている。この方法によれば、電
圧印加端子がウェハ周縁部にある場合においても、上記
シード層とは別に設けた低抵抗の網目状導電層を介して
シード層に均一な電位を与えることができるため、Ｃｕ
良好なメッキ膜厚均一性を得ることが可能と考えられ
る。しかしながら、多層配線構造をこの方法で形成する
場合においては、１層の配線層を形成する度に上記網目
状導電層をパターニング形成しなければならず、リソグ
ラフィ工程数とエッチング工程数が従来の２倍となり、
工程時間と工程費が増大してしまうという問題点があ
る。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の電解メッキ法による配線の形成方法において、絶縁物
が表面を覆う半導体基板に電圧を与えるためには導電性
材料からなるシード層を形成する必要がある。半導体装
置の高集積化にともない、シード層の薄膜化が要求され
るが、薄膜化とともに、導電層表面の電気抵抗が増大
し、また基板表面の電位分布が生じる。
の電解メッキ法による配線の形成方法において、絶縁物
が表面を覆う半導体基板に電圧を与えるためには導電性
材料からなるシード層を形成する必要がある。半導体装
置の高集積化にともない、シード層の薄膜化が要求され
るが、薄膜化とともに、導電層表面の電気抵抗が増大
し、また基板表面の電位分布が生じる。
【００１２】この問題点を解決すべく、半導体基板の表
面に網目状導電層を形成する方法が考えられ、これによ
り導電層表面に均一な電位を与えることができるが、工
程時間と工程費が大幅に増大する。
面に網目状導電層を形成する方法が考えられ、これによ
り導電層表面に均一な電位を与えることができるが、工
程時間と工程費が大幅に増大する。
【００１３】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、工程時間を大幅に
増加することなく半導体基板表面に均一な電圧を与えて
導電性薄膜を形成することができる半導体装置の製造方
法を提供することにある。
たもので、その目的とするところは、工程時間を大幅に
増加することなく半導体基板表面に均一な電圧を与えて
導電性薄膜を形成することができる半導体装置の製造方
法を提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板内に基板厚さ方向に貫通する
複数の導電性プラグを形成する工程と、前記半導体基板
の主面側に前記導電性プラグに導通する導電層を形成す
る工程と、前記半導体基板の裏面側から前記導電性プラ
グを介して前記導電層に電圧を供給することにより該導
電層上に導電性薄膜を電解メッキ法により形成する工程
とを含むことを特徴とする。
の製造方法は、半導体基板内に基板厚さ方向に貫通する
複数の導電性プラグを形成する工程と、前記半導体基板
の主面側に前記導電性プラグに導通する導電層を形成す
る工程と、前記半導体基板の裏面側から前記導電性プラ
グを介して前記導電層に電圧を供給することにより該導
電層上に導電性薄膜を電解メッキ法により形成する工程
とを含むことを特徴とする。
【００１５】ここで、導電性プラグを形成する工程と、
導電層を形成する工程は、いずれの工程を先に行っても
よい。本発明の望ましい形態を以下に示す。 （１）導電層を半導体基板の主面側であって溝及び穴が
設けられた層間絶縁膜の上に形成し、電解メッキ法によ
り溝及穴を含めて導電性薄膜を形成し、次いで導電性薄
膜を層間絶縁膜が露出するまで平坦化して溝及び穴以外
に形成された導電性薄膜を除去して埋め込み型配線構造
を形成する。 （２）導電性薄膜の材料としてＣｕを用いる。
導電層を形成する工程は、いずれの工程を先に行っても
よい。本発明の望ましい形態を以下に示す。 （１）導電層を半導体基板の主面側であって溝及び穴が
設けられた層間絶縁膜の上に形成し、電解メッキ法によ
り溝及穴を含めて導電性薄膜を形成し、次いで導電性薄
膜を層間絶縁膜が露出するまで平坦化して溝及び穴以外
に形成された導電性薄膜を除去して埋め込み型配線構造
を形成する。 （２）導電性薄膜の材料としてＣｕを用いる。
【００１６】また、本発明に係る垂直積層型半導体装置
の製造方法は、請求項１に記載の製造方法を用いて半導
体装置を複数形成し、前記導電性プラグを使用してこれ
ら複数の半導体装置間を接続して垂直積層集積回路を形
成する。
の製造方法は、請求項１に記載の製造方法を用いて半導
体装置を複数形成し、前記導電性プラグを使用してこれ
ら複数の半導体装置間を接続して垂直積層集積回路を形
成する。
【００１７】（作用）本発明では、電解メッキにより導
電性薄膜を形成すべき半導体基板に、その基板厚さ方向
に貫通する導電性プラグを形成し、このプラグを介して
電圧を印加する。これにより、半導体基板周縁部からの
み電圧を印加する従来の手法と異なり半導体基板内の任
意の位置に複数個電圧の印加点を設けることができ、電
解メッキ時の半導体基板表面での導電層の電位分布の不
均一性を小さくすることができ、均一性が良好な段差被
覆性の優れた導電性薄膜を形成することが可能となる。
また、半導体基板裏面側から電圧を印加するため、半導
体基板表面に電圧印加用の給電用治具の端子を接触させ
る必要がなく、パーティクルやダストなどによる半導体
基板表面の汚染が防止できる。
電性薄膜を形成すべき半導体基板に、その基板厚さ方向
に貫通する導電性プラグを形成し、このプラグを介して
電圧を印加する。これにより、半導体基板周縁部からの
み電圧を印加する従来の手法と異なり半導体基板内の任
意の位置に複数個電圧の印加点を設けることができ、電
解メッキ時の半導体基板表面での導電層の電位分布の不
均一性を小さくすることができ、均一性が良好な段差被
覆性の優れた導電性薄膜を形成することが可能となる。
また、半導体基板裏面側から電圧を印加するため、半導
体基板表面に電圧印加用の給電用治具の端子を接触させ
る必要がなく、パーティクルやダストなどによる半導体
基板表面の汚染が防止できる。
【００１８】また、低抵抗でストレスマイグレーション
やエレクトロマイグレーション耐性に優れたＣｕ薄膜を
用いて、埋め込み型多層配線を形成することが可能とな
るため、高性能かつ信頼性の優れた半導体装置を製造す
ることができる。
やエレクトロマイグレーション耐性に優れたＣｕ薄膜を
用いて、埋め込み型多層配線を形成することが可能とな
るため、高性能かつ信頼性の優れた半導体装置を製造す
ることができる。
【００１９】また、電圧印加点として用いられる導電性
プラグを半導体チップ間接続プラグとして使用すること
により、新たに接続プラグを形成するための工程が不要
となり、集積規模の増大や異種半導体装置の混載が可能
な垂直積層集積回路を容易に形成することが可能とな
る。
プラグを半導体チップ間接続プラグとして使用すること
により、新たに接続プラグを形成するための工程が不要
となり、集積規模の増大や異種半導体装置の混載が可能
な垂直積層集積回路を容易に形成することが可能とな
る。
【００２０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （第１実施形態）図１〜図３は本発明の第１実施形態に
係る半導体装置の製造方法を説明するための図であり、
図１は本実施形態に係るＣｕ薄膜の電解メッキ法を説明
するための図、図２及び図３は本実施形態に係る半導体
装置の製造方法を示す工程断面図である。
の実施形態を説明する。 （第１実施形態）図１〜図３は本発明の第１実施形態に
係る半導体装置の製造方法を説明するための図であり、
図１は本実施形態に係るＣｕ薄膜の電解メッキ法を説明
するための図、図２及び図３は本実施形態に係る半導体
装置の製造方法を示す工程断面図である。
【００２１】以下、Ｃｕ薄膜の電解メッキ法による形成
方法を図１を用いて説明する。図１に示すように、電解
メッキによりＣｕ薄膜を形成すべきＳｉウェハ１はリン
グ状のウェハホルダー２（メッキ電圧印加電極を兼ね
る）にそのウェハ１表面、すなわち配線等が形成される
側を下にしてその周縁部が保持される。このウェハホル
ダー２に保持されたＳｉウェハ１を、電解溶液３を満た
したメッキ槽４に浸漬する。電解溶液３は硫酸銅溶液を
用いる。Ｓｉウェハ１にはその裏面、すなわち図１にお
けるウェハ１上面にメッキ電圧印加用電極５と、これに
電気的に接続されウェハ１を貫通してウェハ１表面に電
圧を供給する導電性プラグ６を複数個（図中では１個の
み図示）形成しておく。またウェハ１表面にはメッキ電
圧印加用電極５と導電性プラグ６を形成した後、膜厚５
ｎｍの電解メッキシード層であるＣｕ薄膜（図示せず）
をスパッタリング法を用いて形成しておく。メッキ槽４
にはウェハ１表面と対向するようにメッキ用電極７を設
置する。各メッキ電圧印加用電極５と電源８を図に示す
ように結線し、Ｓｉウェハ１を陰極に、メッキ用電極７
を陽極として電解メッキを行い、所定膜厚のＣｕ膜をシ
ード層上に形成する。
方法を図１を用いて説明する。図１に示すように、電解
メッキによりＣｕ薄膜を形成すべきＳｉウェハ１はリン
グ状のウェハホルダー２（メッキ電圧印加電極を兼ね
る）にそのウェハ１表面、すなわち配線等が形成される
側を下にしてその周縁部が保持される。このウェハホル
ダー２に保持されたＳｉウェハ１を、電解溶液３を満た
したメッキ槽４に浸漬する。電解溶液３は硫酸銅溶液を
用いる。Ｓｉウェハ１にはその裏面、すなわち図１にお
けるウェハ１上面にメッキ電圧印加用電極５と、これに
電気的に接続されウェハ１を貫通してウェハ１表面に電
圧を供給する導電性プラグ６を複数個（図中では１個の
み図示）形成しておく。またウェハ１表面にはメッキ電
圧印加用電極５と導電性プラグ６を形成した後、膜厚５
ｎｍの電解メッキシード層であるＣｕ薄膜（図示せず）
をスパッタリング法を用いて形成しておく。メッキ槽４
にはウェハ１表面と対向するようにメッキ用電極７を設
置する。各メッキ電圧印加用電極５と電源８を図に示す
ように結線し、Ｓｉウェハ１を陰極に、メッキ用電極７
を陽極として電解メッキを行い、所定膜厚のＣｕ膜をシ
ード層上に形成する。
【００２２】次に、図２及び図３に沿ってＣｕ多層配線
形成工程を説明する。なお、図２及び図３に示す工程断
面図は、図１に示すＳｉウェハ１内に設けられたメッキ
電圧給電部であるメッキ電圧印加用電極５及び導電性プ
ラグ６周辺の断面図を拡大して示す。
形成工程を説明する。なお、図２及び図３に示す工程断
面図は、図１に示すＳｉウェハ１内に設けられたメッキ
電圧給電部であるメッキ電圧印加用電極５及び導電性プ
ラグ６周辺の断面図を拡大して示す。
【００２３】まず、図２（ａ）に示すように、Ｓｉウェ
ハ１の表面に層間絶縁膜２０を堆積する。次いで、Ｓｉ
ウェハ１表面側あるいは裏面より、ウェハ１を貫通する
ようにプラグ形成位置にＲＩＥ等のエッチング技術を用
いて穴を開ける。この貫通孔に金属を充填し、導電性プ
ラグ６を形成する。貫通孔への金属充填は、導電ペース
トの充填とその焼結を用いたり、Ｗ等の金属をＣＶＤ法
を用いて充填したり、スパッタリング法により貫通孔内
面にＡｌ膜等を堆積させることにより行う。
ハ１の表面に層間絶縁膜２０を堆積する。次いで、Ｓｉ
ウェハ１表面側あるいは裏面より、ウェハ１を貫通する
ようにプラグ形成位置にＲＩＥ等のエッチング技術を用
いて穴を開ける。この貫通孔に金属を充填し、導電性プ
ラグ６を形成する。貫通孔への金属充填は、導電ペース
トの充填とその焼結を用いたり、Ｗ等の金属をＣＶＤ法
を用いて充填したり、スパッタリング法により貫通孔内
面にＡｌ膜等を堆積させることにより行う。
【００２４】次にＳｉウェハ１裏面（図２，３における
Ｓｉウェハ１下面に相当）にＡｌ等の金属薄膜を堆積
し、この金属薄膜をパターニングすることによリメッキ
電圧をウェハヘ印加するためのメッキ電圧印加用電極５
を形成する。パターニングは、導電性プラグ６とメッキ
電圧印加用電極５が電気的に接続されるように形成す
る。
Ｓｉウェハ１下面に相当）にＡｌ等の金属薄膜を堆積
し、この金属薄膜をパターニングすることによリメッキ
電圧をウェハヘ印加するためのメッキ電圧印加用電極５
を形成する。パターニングは、導電性プラグ６とメッキ
電圧印加用電極５が電気的に接続されるように形成す
る。
【００２５】次いで、Ｓｉウェハ１表面に形成された層
間絶縁膜２０に溝を形成し、この溝にスパッタリング法
等の成膜技術を用いて導電性材料Ｃｕを埋め込む。次い
で、ＣＭＰ等のエッチバック技術を用いて溝内部以外の
Ｃｕ膜を除去し、層間絶縁膜２０中に第１配線層２１を
形成する。このとき、導電性プラグ６の直上にも埋め込
み型の第１電極２２もしくは配線を形成する。なお、第
１配線層２１下方のシリコンウェハ１表面には、図示し
ないトランジスタ等の能動素子を通常の半導体装置製造
方法を用いて形成してある。
間絶縁膜２０に溝を形成し、この溝にスパッタリング法
等の成膜技術を用いて導電性材料Ｃｕを埋め込む。次い
で、ＣＭＰ等のエッチバック技術を用いて溝内部以外の
Ｃｕ膜を除去し、層間絶縁膜２０中に第１配線層２１を
形成する。このとき、導電性プラグ６の直上にも埋め込
み型の第１電極２２もしくは配線を形成する。なお、第
１配線層２１下方のシリコンウェハ１表面には、図示し
ないトランジスタ等の能動素子を通常の半導体装置製造
方法を用いて形成してある。
【００２６】なお、メッキ電圧印加用電極５，導電性プ
ラグ６，第１配線層２１の形成は上述の順序に限定され
るものではなく、図２（ａ）に示す構造が形成される限
りにおいてその順序を任意に変更することが可能であ
る。
ラグ６，第１配線層２１の形成は上述の順序に限定され
るものではなく、図２（ａ）に示す構造が形成される限
りにおいてその順序を任意に変更することが可能であ
る。
【００２７】第１配線層２１形成後、層間絶縁膜２０表
面に層間絶縁膜２３を所定膜厚堆積し、通常のリソグラ
フィ技術とＲＩＥ等の異方性エッチング技術を用いてビ
アホール２４および第２配線溝２５を形成する（図２
（ｂ））。この時、同時に第１電極２２に接する位置に
もホール２６と溝２７とを形成する。
面に層間絶縁膜２３を所定膜厚堆積し、通常のリソグラ
フィ技術とＲＩＥ等の異方性エッチング技術を用いてビ
アホール２４および第２配線溝２５を形成する（図２
（ｂ））。この時、同時に第１電極２２に接する位置に
もホール２６と溝２７とを形成する。
【００２８】次に、Ｓｉウェハ１表面及び層間絶縁膜２
０表面全体にＴａ等の密着層（図示せず）やＴｉＮ等の
Ｃｕ拡散防止層（図示せず）をホール径や溝幅に比べて
十分薄い膜厚で堆積する。これらの薄膜の堆積はスパッ
タリング法により行うが、ＣＶＤ法等の他の成膜方法を
使用することも可能である。引き続き図２（ｃ）に示す
ようにＣｕ薄膜を露出した第１配線層２１、第１電極２
２を含む層間絶縁膜２３表面全面にスパッタリング法に
より堆積し、シード層２８を形成する。このシード層２
８の膜厚は１０ｎｍとする。この時点でＳｉウェハ１裏
面に形成されたメッキ電圧印加用電極５とＳｉウェハ１
表面側のシード層２８はプラグ６および電極２２を介し
て電気的に接続される。なお、シード層２８の堆積方法
として本実施形態ではスパッタリング法を用いたが、段
差被覆性のより優れた薄膜を形成することのできるＣＶ
Ｄ法や無電解メッキ法を用いても良い。
０表面全体にＴａ等の密着層（図示せず）やＴｉＮ等の
Ｃｕ拡散防止層（図示せず）をホール径や溝幅に比べて
十分薄い膜厚で堆積する。これらの薄膜の堆積はスパッ
タリング法により行うが、ＣＶＤ法等の他の成膜方法を
使用することも可能である。引き続き図２（ｃ）に示す
ようにＣｕ薄膜を露出した第１配線層２１、第１電極２
２を含む層間絶縁膜２３表面全面にスパッタリング法に
より堆積し、シード層２８を形成する。このシード層２
８の膜厚は１０ｎｍとする。この時点でＳｉウェハ１裏
面に形成されたメッキ電圧印加用電極５とＳｉウェハ１
表面側のシード層２８はプラグ６および電極２２を介し
て電気的に接続される。なお、シード層２８の堆積方法
として本実施形態ではスパッタリング法を用いたが、段
差被覆性のより優れた薄膜を形成することのできるＣＶ
Ｄ法や無電解メッキ法を用いても良い。
【００２９】このようにして用意した半導体素子を図１
に示す電解メッキ槽４に設置する。この時、図３（ｄ）
に示したように電圧印加用端子３１をＳｉウェハ１裏面
のメッキ電圧印加用電極５に押し付け、Ｓｉウェハ１裏
面側のメッキ電圧印加用電極５から電圧を印加する。こ
の電圧の印加により、メッキ電圧印加用電極５に電気的
に接続された導電性プラグ６，第１電極２２を介してシ
ード層２８に電圧が供給される。この電圧供給によりシ
ード層２８上に電解液からＣｕを還元析出させて、所定
膜厚のＣｕ膜３２を形成する。これによりビアホール２
４、配線溝２５，ホール２６及び溝２７をＣｕで埋め込
むことができる。
に示す電解メッキ槽４に設置する。この時、図３（ｄ）
に示したように電圧印加用端子３１をＳｉウェハ１裏面
のメッキ電圧印加用電極５に押し付け、Ｓｉウェハ１裏
面側のメッキ電圧印加用電極５から電圧を印加する。こ
の電圧の印加により、メッキ電圧印加用電極５に電気的
に接続された導電性プラグ６，第１電極２２を介してシ
ード層２８に電圧が供給される。この電圧供給によりシ
ード層２８上に電解液からＣｕを還元析出させて、所定
膜厚のＣｕ膜３２を形成する。これによりビアホール２
４、配線溝２５，ホール２６及び溝２７をＣｕで埋め込
むことができる。
【００３０】次に、ＣＭＰ法を用いて上記２４〜２７の
内部以外のＣｕ膜３２を除去することにより、図３
（ｅ）に示したようにビアプラグ３２ａ，第２配線層３
２ｂ，給電用プラグ３２ｃおよび第２電極３２ｄを形成
することができる。この時点で給電用プラグ３２ｃおよ
び第２電極３２ｄ，メッキ電圧印加用電極５，導電性プ
ラグ６と半導体装置の配線部である第１配線層２１，ビ
アプラグ３２ａ，第２配線層３２ｂは電気的に絶縁され
るので、給電用プラグ３２ｃをＳｉウェハ１内に設けた
ことによる半導体装置への影響はない。
内部以外のＣｕ膜３２を除去することにより、図３
（ｅ）に示したようにビアプラグ３２ａ，第２配線層３
２ｂ，給電用プラグ３２ｃおよび第２電極３２ｄを形成
することができる。この時点で給電用プラグ３２ｃおよ
び第２電極３２ｄ，メッキ電圧印加用電極５，導電性プ
ラグ６と半導体装置の配線部である第１配線層２１，ビ
アプラグ３２ａ，第２配線層３２ｂは電気的に絶縁され
るので、給電用プラグ３２ｃをＳｉウェハ１内に設けた
ことによる半導体装置への影響はない。
【００３１】以上に示した図２（ｂ）〜図３（ｅ）の工
程と同一の工程を繰り返すことにより、図３（ｆ）に示
したようにさらに層間絶縁膜３３にシード層２８を介し
てビアプラグ３５ａ，第３配線層３５ｂ，給電用プラグ
３５ｃ及び第３電極３５ｄを形成することができる。な
お、本実施形態では３層の多層配線を形成する場合を示
したが、４層以上の多層配線を形成する工程も上記図２
（ｂ）〜図３（ｅ）の工程と同一の工程を繰り返すこと
により容易に実現可能である。
程と同一の工程を繰り返すことにより、図３（ｆ）に示
したようにさらに層間絶縁膜３３にシード層２８を介し
てビアプラグ３５ａ，第３配線層３５ｂ，給電用プラグ
３５ｃ及び第３電極３５ｄを形成することができる。な
お、本実施形態では３層の多層配線を形成する場合を示
したが、４層以上の多層配線を形成する工程も上記図２
（ｂ）〜図３（ｅ）の工程と同一の工程を繰り返すこと
により容易に実現可能である。
【００３２】（第２実施形態）図４は本発明の第２実施
形態に係る半導体装置の製造方法を説明するための図で
ある。本実施形態は、第１実施形態で説明した方法によ
り形成した多層配線層を有する半導体装置を利用して、
垂直積層集積回路を形成する方法に関する。
形態に係る半導体装置の製造方法を説明するための図で
ある。本実施形態は、第１実施形態で説明した方法によ
り形成した多層配線層を有する半導体装置を利用して、
垂直積層集積回路を形成する方法に関する。
【００３３】第１実施形態の図３（ｆ）に示す多層配線
形成の後には、Ｓｉウェハ１内に、Ｓｉウェハ１を貫通
する形で一連の導電性プラグ６と第１電極２２，給電用
プラグ３２ｃ，第２電極３２ｄ，給電用プラグ３５ｃ，
第３電極３５ｄ等が残置される。以下、これらＳｉウェ
ハ１を貫通して形成された導電部を貫通プラグ４１と呼
ぶ。
形成の後には、Ｓｉウェハ１内に、Ｓｉウェハ１を貫通
する形で一連の導電性プラグ６と第１電極２２，給電用
プラグ３２ｃ，第２電極３２ｄ，給電用プラグ３５ｃ，
第３電極３５ｄ等が残置される。以下、これらＳｉウェ
ハ１を貫通して形成された導電部を貫通プラグ４１と呼
ぶ。
【００３４】図４は本実施形態に係る半導体装置の製造
方法により形成された垂直積層集積回路の模式断面図で
ある。図３（ｆ）に示したように個々の半導体チップ３
６を形成した後、この半導体チップ３６を貫通する複数
個の貫通プラグ４１上の少なくとも一部にバンプ用電極
４２を形成する。半導体チップ３６の裏面に形成済みの
メッキ電圧印加用電極５はそのまま裏面バンプ用電極と
して用いることができる。これらのバンプ電極をハンダ
４３等で接続することにより垂直集積回路が形成でき
る。
方法により形成された垂直積層集積回路の模式断面図で
ある。図３（ｆ）に示したように個々の半導体チップ３
６を形成した後、この半導体チップ３６を貫通する複数
個の貫通プラグ４１上の少なくとも一部にバンプ用電極
４２を形成する。半導体チップ３６の裏面に形成済みの
メッキ電圧印加用電極５はそのまま裏面バンプ用電極と
して用いることができる。これらのバンプ電極をハンダ
４３等で接続することにより垂直集積回路が形成でき
る。
【００３５】なお、導電性プラグとチップ内多層配線と
の電気的接続は図３（ｅ）において、例えば第３電極３
５ｄから所望のチップ内配線へ引き出し線を形成するこ
とで可能となる。
の電気的接続は図３（ｅ）において、例えば第３電極３
５ｄから所望のチップ内配線へ引き出し線を形成するこ
とで可能となる。
【００３６】以上説明したように、半導体チップ３６を
貫通する貫通プラグ４１を利用して半導体チップ３６間
を電気的に接続すれば、新たに貫通プラグ４１を形成す
る工程を付加することなく半導体チップを複数個垂直に
積層してなる集積回路装置を容易に形成することができ
る。
貫通する貫通プラグ４１を利用して半導体チップ３６間
を電気的に接続すれば、新たに貫通プラグ４１を形成す
る工程を付加することなく半導体チップを複数個垂直に
積層してなる集積回路装置を容易に形成することができ
る。
【００３７】
【発明の効果】以上説明したように本発明によれば、電
解メッキにより導電性薄膜を形成すべき半導体基板に、
その基板厚さ方向に貫通する導電性プラグを形成し、こ
のプラグを介して電圧を導電層表面に印加する。これに
より、半導体基板内の任意の位置に複数個電圧の印加点
を設けることができ、電解メッキ時の導電層表面での電
位分布の不均一性を小さくすることができ、均一性の良
好な導電性薄膜を形成することが可能となる。
解メッキにより導電性薄膜を形成すべき半導体基板に、
その基板厚さ方向に貫通する導電性プラグを形成し、こ
のプラグを介して電圧を導電層表面に印加する。これに
より、半導体基板内の任意の位置に複数個電圧の印加点
を設けることができ、電解メッキ時の導電層表面での電
位分布の不均一性を小さくすることができ、均一性の良
好な導電性薄膜を形成することが可能となる。
【図１】本発明の第１実施形態に係る半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図２】同実施形態における半導体装置の製造方法を示
す工程断面図。
す工程断面図。
【図３】同実施形態における半導体装置の製造方法を示
す工程断面図。
す工程断面図。
【図４】本発明の第２実施形態に係る垂直積層半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図５】従来の電解メッキ方法を示す図
１…シリコンウェハ ２…ウェハホルダー ３…電解液 ４…メッキ槽 ５…メッキ電圧印加用電極 ６…導電性プラグ ７…メッキ用電極 ８…電源 ２０，２３，３３…層間絶縁膜 ２１…第１配線層 ２２…第１電極 ２４…ビアホール ２５…第２配線溝 ２６…ホール ２７…溝 ２８，３４…シード層 ３１…電圧印加用端子 ３２…Ｃｕ膜 ３２ａ，３５ａ…ビアプラグ ３２ｂ…第２配線層 ３２ｃ，３５ｃ…給電用プラグ ３２ｄ…第２電極 ３５ｂ…第３配線層 ３５ｄ…第３電極 ３６…半導体チップ ４１…貫通プラグ ４２…バンプ用電極 ４３…ハンダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松能 正 大分県大分市大字松岡3500番地 株式会社 東芝大分工場内 (72)発明者 エム・ビー・アナンド 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 松田 哲朗 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4K024 AA09 AB01 AB15 BA11 BB12 BC10 CB02 CB04 CB06 CB21 DB07 FA01 GA16 4M104 BB02 BB04 BB17 BB18 BB30 DD37 DD43 DD52 DD66 FF02 FF07 FF09 FF16 FF21 5F033 AA02 AA04 AA05 AA10 AA13 AA29 AA66 BA12 BA15 BA17 BA21 BA25 CA03 DA13
Claims (3)
- 【請求項１】 半導体基板内に基板厚さ方向に貫通する
複数の導電性プラグを形成する工程と、 前記半導体基板の主面側に前記導電性プラグに導通する
導電層を形成する工程と、 前記半導体基板の裏面側から前記導電性プラグを介して
前記導電層に電圧を供給することにより該導電層上に導
電性薄膜を電解メッキ法により形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記導電層を前記半導体基板の主面側で
あって溝及び穴が設けられた層間絶縁膜の上に形成し、
前記電解メッキ法により前記溝及穴を含めて前記導電性
薄膜を形成し、次いで前記導電性薄膜を前記層間絶縁膜
が露出するまで平坦化して前記溝及び穴以外に形成され
た前記導電性薄膜を除去して埋め込み型配線構造を形成
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 請求項１に記載の製造方法を用いて半導
体装置を複数形成し、前記導電性プラグを使用してこれ
ら複数の半導体装置間を接続して垂直積層集積回路を形
成することを特徴とする垂直積層型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19434898A JP2000031145A (ja) | 1998-07-09 | 1998-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19434898A JP2000031145A (ja) | 1998-07-09 | 1998-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031145A true JP2000031145A (ja) | 2000-01-28 |
Family
ID=16323098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19434898A Pending JP2000031145A (ja) | 1998-07-09 | 1998-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031145A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064451A (ja) * | 2003-07-31 | 2005-03-10 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| US7061118B2 (en) | 2003-05-06 | 2006-06-13 | Seiko Epson Corporation | Semiconductor device, stacked semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7176556B2 (en) | 2001-10-26 | 2007-02-13 | Fujitsu Limited | Semiconductor system-in-package |
| WO2008153682A1 (en) * | 2007-05-21 | 2008-12-18 | Lam Research Corporation | Substrate gripper with integrated electrical contacts |
| JP2013021001A (ja) * | 2011-07-07 | 2013-01-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014003114A (ja) * | 2012-06-18 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1998
- 1998-07-09 JP JP19434898A patent/JP2000031145A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4634045B2 (ja) * | 2003-07-31 | 2011-02-16 | 富士通株式会社 | 半導体装置の製造方法、貫通電極の形成方法、半導体装置、複合半導体装置、及び実装構造体 |
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| JP2013021001A (ja) * | 2011-07-07 | 2013-01-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014003114A (ja) * | 2012-06-18 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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