KR20100028069A - 직접 구리 도금을 이용하여 전자 디바이스를 제조하는 방법 - Google Patents

직접 구리 도금을 이용하여 전자 디바이스를 제조하는 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스의 금속배선을 위한 방법 및 구조에 관련된다. 본 발명의 일 양태는 구리 금속배선을 갖는 반도체 디바이스를 형성하는 방법이다. 일 실시형태에서, 이 방법은, 구리에 대한 확산 배리어를 갖는 패터닝된 웨이퍼를 제공하는 단계; 갭필 구리의 전기화학적 증착에 효과적인, 구리가 없는 시드층을 확산 배리어 상에 증착하는 단계를 포함한다. 시드층은 등각 증착 처리 및 비등각 증착 처리에 의해 형성된다. 이 방법은 구리 갭필을 시드층 상에 전기도금하는 단계를 더 포함한다. 본 발명의 또 다른 양태는, 본 발명의 실시형태에 따른 방법 및 구조를 이용하여 제조된 전자 디바이스를 포함한다.
반도체, 등각 증착, 금속배선, CVD, 시드층

Description

직접 구리 도금을 이용하여 전자 디바이스를 제조하는 방법{METHODS OF FABRICATING ELECTRONIC DEVICES USING DIRECT COPPER PLATING}
상호참조
본 출원은, Yezdi DORDI, John BOYD, Fritz REDEKER, William THIE, Tiruchirapalli ARUNAGIRI 및 Hyungsuk Alexander YOON 에 의해 2006 년 12 월 18 일 출원되고 열람번호가 XCR-001 이며 발명의 명칭이 "METHODS AND SYSTEMS FOR BARRIER LAYER SURFACE PASSIVATION" 인 미국 특허 출원 번호 제 11/641,364 호; 2006 년 5 월 25 일 출원된 미국 특허 출원 번호 제 11/382,906 호; 2006 년 6 월 28 일 출원된 미국 특허 출원 번호 제 11/427,266 호; 2006 년 7 월 27 일 출원된 미국 특허 출원 번호 제 11/461,415 호; 2006 년 8 월 30 일 출원된 미국 특허 출원 번호 제 11/514,038 호; 2003 년 2 월 3 일 출원된 미국 특허 출원 번호 제 10/357,664 호; 2004 년 6 월 28 일 출원된 미국 특허 출원 번호 제 10/879,263 호; 및 2003 년 6 월 27 일 출원된 미국 특허 출원 번호 제 10/607,611 호와 관련되며, 이 모든 특허 및/또는 출원은 본 명세서에 그 전체가 참조로 통합되었다.
배경기술
본 발명은, 구리 금속배선 (metallization) 을 이용하는 집적 회로, 메모리 셀 등과 같은 반도체 디바이스의 금속배선을 위한 개선된 방법 및 시스템에 관련되며, 더 상세하게는, 본 발명은 실리콘 집적 회로의 구리 기반 금속배선을 위한 방 법 및 시스템에 관련된다.
반도체 디바이스 제조의 중요한 부분은 그 디바이스의 엘리먼트들을 전기적으로 상호접속시키는 디바이스의 금속배선이다. 많은 이러한 디바이스들에 대해, 선택된 금속배선은 구리 금속 라인의 이용을 포함한다. 구리 금속 라인을 이용하는 금속배선 시스템은 또한 배리어 재료를 이용하여 전자 디바이스의 구리 민감 영역으로부터 구리를 분리해야 한다. 구리 금속배선에 대해 공통적으로 이용되는 배리어층 중 몇몇은 탄탈륨, 탄탈륨 나이트라이드 및 탄탈륨과 탄탈륨 나이트라이드의 결합층과 같은 재료들이다.
구리를 이용하는 금속배선 시스템에 대한 통상적인 제조 처리는 구리를 배리어 층 상에 증착하는 것을 수반한다. 통상적으로, 구리의 시드층이 배리어층 상에 증착되고, 금속배선을 위해 트렌치 및 비아를 충진하는 벌크 구리를 제공하는 구리 갭필 층이 그 구리의 시드층에 후속한다. 구리 갭필을 증착하는 바람직한 처리는, 통상적으로 구리의 시드층을 이용하는 전기화학적 도금이다.
구리 금속배선에 이용되는 표준 기술에서 발생하는 하나의 문제점은, 탄탈륨 및 탄탈륨 나이트라이드와 같은 바람직한 배리어 재료들 중 많은 재료들이 연장된 시간 주기 동안 공기에 노출되면 배리어층의 표면 상에 탄탈륨 산화물 및 탄탈륨 옥시나이트라이드와 같은 산화물을 형성할 수 있다는 것이다. 배리어층 상에 산화물이 존재한다면, 시드층으로서 이용하기 위해 배리어 층 상에 구리를 무전해 증착하는 것이 억제된다는 것이 공지되어 있다. 또한, 구리는 배리어층 상의 산화물에 접착되지 않을 뿐만 아니라, 탄탈륨 나이트라이드 상의 탄탈륨 및 탄탈륨 -리치 (rich) 표면과 같은 순수한 배리어 금속 또는 금속-리치 배리어 층의 표면에 접착된다.
표준 기술에 대해 발생하는 또 다른 문제점은, 새로운 디바이스 기술에 대한 요건들이 시드층으로서 더 얇은 구리층을 이용하는 것을 포함한다는 것이다. 이 시드층은 종종, 열악한 단계 커버리지를 갖고 트렌치 및 비아에 대해 오버행을 생성하는 물리 기상 증착 처리에 의해 증착되며, 오버행은 비아 및 트렌치의 개구부를 현저하게 협소하게 할 수 있다. 이 문제점들 각각은 전기도금된 갭필 구리의 품질을 열화시키는데 기여할 수 있다. 물리 기상 증착에 의한 구리의 증착에 의해 생성된 오버행은 전기도금된 구리에 대해 핀치 오프를 유발하여, 갭필 구리에 액체가 충진된 보이드를 남길 수 있다. 시드층에 대한 더 얇은 구리층을 위한 요건은 코팅될 피쳐의 측벽 상에 매우 얇은 구리층을 생성할 수도 있다. 구리층은 측벽을 따라 불연속적일 수도 있고, 또한 갭필 구리 내의 보이드의 형성에 기여할 수도 있다. 시드층을 위한 새로운 요건으로부터 유발될 수도 있는 열악한 구리 갭필은, 이러한 구리 금속배선 시스템을 이용하는 전자 디바이스의 신뢰도에 심각한 영향을 줄 수 있다.
명백하게, 높은 성능과 높은 신뢰도의 전자 디바이스를 요구하는 다수의 애플리케이션이 존재한다. 구리 금속배선을 이용하여 전자 디바이스를 제조하는 표준 기술에 대해 발생하는 문제점은, 개선된 성능 및 개선된 신뢰도로 구리 금속배선을 이용하여 전자 디바이스를 제조할 수 있게 하는 방법 및 구조에 대한 필요성이 존재한다는 것이다. 더 상세하게는, 구리 갭필의 증착을 위해 표준 기술 의 구리 시드층을 요구하지 않는 구리 금속배선 시스템에 대한 필요성이 존재한다. 또한, 배리어 재료 상의 산화물 형성과 연관된 문제점을 회피하는 금속배선 처리에 대한 필요성이 존재한다.
개요
본 발명은 반도체 디바이스를 제조하는 방법 및 구조에 관련된다. 본 발명은, 구리 금속배선을 이용하는 집적 회로, 메모리 셀 등과 같은 반도체 디바이스를 제조하는 표준 기술의 하나 이상의 결함을 극복하는 것을 추구한다.
본 발명의 일 양태는 구리 금속배선을 갖는 반도체 디바이스를 제조하는 방법이다. 일 실시형태에서, 이 방법은, 구리에 대한 확산 배리어를 갖는 패터닝된 웨이퍼를 제공하는 단계; 갭필 구리의 전기화학적 증착에 효과적인, 구리가 없는 시드층을 확산 배리어 상에 증착하는 단계를 포함한다. 시드층은 부분적으로는 등각 증착 처리에 의해 형성되고, 부분적으로는 비등각 증착 처리에 의해 형성된다. 이 방법은 구리 갭필을 시드층 상에 전기도금하는 단계를 더 포함한다. 본 발명의 또 다른 양태는, 구리 금속배선을 이용한 반도체 디바이스를 제조하기 위한 시드층 구조이다. 본 발명의 또 다른 양태는 이하 개시하는 방법들을 이용하여 제조된 반도체 디바이스를 포함한다.
본 발명은, 다음의 상세한 설명에 기술되거나 도면에 도시되는 구성의 세부사항들 및 컴포넌트의 배열로의 적용에 한정되지 않음을 이해해야 한다. 본 발명은 다른 실시형태일 수 있고, 다양한 방식으로 실시 및 수행될 수 있다. 또한, 여기서 사용하는 어구 및 용어는 설명을 위한 목적이고 한정하는 것으로 간주 되지 않아야 함을 이해해야 한다.
이와 같이, 본 개시가 기반하는 개념은, 본 발명의 양태들을 수행하기 위한 다른 구조, 방법 및 시스템의 설계에 대한 기초로서 용이하게 이용될 수도 있음을 당업자는 이해할 것이다. 따라서, 균등한 구조들이 본 발명의 사상 및 범주를 벗어나지 않는 한, 청구항은 이러한 균등한 구조들을 포함하는 것으로 간주되어야 하는 것은 중요하다.
도면의 간단한 설명
도 1 은 본 발명의 일 실시형태의 처리 흐름도이다.
도 2 는 본 발명의 일 실시형태의 처리 흐름도이다.
도 3a 는 본 발명의 일 실시형태에 따라 처리될 기판의 도면이다.
도 3b 는 본 발명의 일 실시형태에 따라 부분적으로 처리될, 도 3a 로부터의 기판의 도면이다.
도 3c 는 본 발명의 일 실시형태에 따라 부분적으로 처리될, 도 3a 로부터의 기판의 도면이다.
도 3d 는 본 발명의 일 실시형태에 따라 부분적으로 처리될, 도 3a 로부터의 기판의 도면이다.
도3e 는 본 발명의 일 실시형태에 따라 부분적으로 처리될, 도 3a 로부터의 기판의 도면이다.
숙련된 기술자들은, 도면의 엘리먼트들이 단순화 및 명확화를 위해 도시되었으며, 필수적으로 축척에 맞게 도시되지 않았음을 이해할 것이다. 예를 들어, 도면의 몇몇 엘리먼트들의 치수는 다른 엘리먼트에 대해 과장될 수도 있어서, 본 발명의 실시형태의 이해를 도울 수도 있다.
상세한 설명
본 발명은 배리어층 및 구리 라인을 이용한 반도체 디바이스에 대한 금속배선에 관련된다. 본 발명의 실시형태의 동작을, 주로 실리콘 집적 회로에 대한 전이 금속 배리어층 및 구리 금속 라인의 관점에서 설명할 것이다. 그러나, 본 발명에 따른 실시형태들은, 구리의 시드층없이 구리 갭필의 직접 형성이 요구되는 다른 금속배선 시스템에 대해 이용될 수도 있음을 이해해야 한다.
다음의 도면의 설명에서, 도면들에 공통되는 실질적으로 동일한 엘리먼트 또는 단계를 지정하는 경우 동일한 참조부호가 이용되었다.
이제, 도 1 을 참조하면, 본 발명의 일 실시형태에 따른 처리 흐름도 (20) 가 도시되어 있다. 처리 흐름도 (20) 는, 집적 회로 금속배선을 위한 전이 금속 배리어층 상에 구리 갭필 층을 증착하는 방법을 도시한다. 처리 흐름도 (20) 는 단계 25, 단계 30 및 단계 35 를 포함한다.
단계 25 에서는 패터닝된 집적 회로 웨이퍼를 제공한다. 선택적으로, 이 집적 회로 웨이퍼는 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수도 있다. 대안적으로, 이 집적 회로 웨이퍼는, 유리 웨이퍼, 사파이어 웨이퍼 또는 집적 회로를 지원하기 위해 이용되는 다른 재료와 같은 반도체 이외의 재료의 웨이퍼일 수도 있다. 웨이퍼 상에 형성된 패턴은 통상적으로 상호접속 금속배선을 위한 트렌치 및 비아와 같은 피쳐들을 포함한다. 이 패턴은, 하나 이상의 리소그래피 처리, 증착 처리, 에칭 처리 및 평탄화 처리를 포함할 수도 있는 하나 이상의 처리에 의해 형성될 수도 있다.
단계 30 은 직접 구리 갭필 증착에 효과적인 시드층의 증착을 포함한다. 시드층은 부분적으로는 등각 증착 처리, 및 부분적으로는 비등각 처리에 의해 증착된다. 바람직하게는, 시드 층은 배리어층의 산화를 실질적으로 방지 및 방해하는데 효과적이도록 증착된다. 본 발명의 실시형태를 위한 바람직한 시드층은 구리 이외의 엘리먼트를 포함한다. 더 상세하게는, 본 발명의 실시형태를 위한 바람직한 시드층은 구리가 없는 시드층이다. 설명을 위해, 여기서의 용어 "구리가 없는" 은 구리가 실질적으로 없거나 구리 이외의 엘리먼트를 주로 함유하는 것으로 정의된다. 또한, 본 발명의 바람직한 실시형태는, 처리 동안, 산화물 형성에 저항성이 있으며 갭필 금속의 후속적 증착을 간섭하는 표면 산화물을 형성하지 않는 시드층을 이용한다.
단계 35 에서는 갭필 금속의 증착을 포함한다. 본 발명의 바람직한 실시형태에 따르면, 갭필 금속은 구리를 포함한다. 바람직하게는, 처리 흐름도 (20) 는, 배리어층과 시드층 사이에 산화물이 실질적으로 존재하지 않도록, 그리고 시드층과 갭필 금속층 사이에 산화물이 실질적으로 존재하지 않도록 수행된다. 본 발명의 바람직한 실시형태에 따르면, 갭필 금속은 전기화학적 도금에 의해 증착된 구리를 포함한다.
본 발명의 몇몇 실시형태에 대해 선택사항인 추가적 단계 (도 1 에 미도시) 는, 배리어가 형성된 이후 배리어층의 표면을 처리하는 단계를 포함한다. 배리 어층의 표면을 처리하는 단계는 다양한 방식으로 수행될 수도 있다. 이 단계는 후속적 처리 단계들을 위해 배리어층의 표면을 준비하도록 수행된다. 배리어층의 표면을 처리하는 것은 표면 부착성을 개선하기 위해 또는 배리어층 상에 증착된 층에 대한 접촉 저항성을 개선하기 위해 주로 행해진다. 본 발명의 일 실시형태에 따르면, 배리어층의 표면을 처리하는 것은 배리어층의 표면을 수소 함유 플라즈마에 종속시킴으로써 달성된다. 수소 함유 플라즈마는, 배리어층의 표면 상에 금속-리치 표면을 생성하기 위해, 배리어층의 표면 상에 형성된 금속 산화물을 분해하는 것과 같은 배리어층의 표면 상의 오염물을 제거하도록 구성될 수도 있다. 배리어층의 표면을 처리하기 위한 적절한 수소 함유 플라즈마의 예는, 2006 년 8 월 30 일 출원되고 공동 소유이며 그 전체가 참조로서 본 명세서에 통합된 미국 특허 출원 번호 제 11/514,038 호에 개시되어 있다.
본 발명의 실시형태에 있어서, 확산 배리어는 반도체 디바이스에 이용된 갭필 금속의 확산을 실질적으로 방지하기에 충분한 특성을 갖는다. 적절한 확산 배리어의 몇몇 예로는, 탄탈륨 카본 나이트라이드, 탄탈륨 나이트라이드, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 텅스텐 나이트라이드 및 텅스텐 카본 나이트라이드가 포함되지만 이에 한정되는 것은 아니다. 구리 금속배선에 의한 반도체 디바이스를 위한 바람직한 확산 배리어는 탄탈륨 나이트라이드와 같은 탄탈륨 함유 화합물을 이용한다.
본 발명의 실시형태를 위한 시드층은 산화 방지 금속과 같은 산화 방지 전기 도전체를 포함하는 것이 바람직하다. 적절한 시드층의 몇몇 예로는, 레늄, 오 스뮴, 이리듐, 코발트, 니켈, 백금 및 팔라듐이 포함되지만 이에 한정되는 것은 아니다.
본 발명의 실시형태는, 시드층의 형성에 대한 제어된 등각 증착 및 제어된 비등각 증착을 제공할 수 있는 다양한 증착 처리를 이용하여 달성될 수도 있다. 재료 및 처리 조건의 적절한 조합을 선택함으로써, 원자층 증착 및 화학 기상 증착과 같은 처리를 이용하여 등각 증착이 달성될 수 있다. 또한, 원자층 증착 처리를 어떻게 수행할지 및 화학 기상 증착을 어떻게 수행할지에 대한 선택사항이 존재한다. 또한, 재료 및 처리 조건들의 적절한 조합을 선택함으로써, 화학 기상 증착을 이용하여 비등각 증착이 달성될 수 있다. 원자층 증착 및 화학 기상 증착의 일반적인 처리는 당업계에 주지되어 있다. 본 발명의 실시형태에 따라 시드층을 형성하기 위해 선택할 다수의 처리들이 존재한다.
본 발명의 실시형태를 실시하기 위해 비등각 증착을 달성하는 또 다른 선택사항은 시선 (line-of-sight) 증착 처리와 같은 종래의 비등각 증착 처리를 이용하는 것을 포함한다. 종래의 비등각 증착 처리의 몇몇 예로는 스퍼터링, 진공 증발 및 다른 물리 기상 증착 처리를 포함하지만 이에 한정되는 것은 아니다. 물리 기상 증착의 일반적 처리는 당업계에 주지되어 있다. 본 발명의 실시형태에 따라 시드층을 형성하기 위해 선택할 다수의 처리들이 존재한다.
본 발명의 실시형태는, 본 발명의 실시형태에 적합한 시드층을 제공하는 임의의 타입 또는 조합의 증착 처리를 이용하여 수행될 수 있다. 본 발명의 실시형태에 대한 특정한 선택사항 중 몇몇 예는 다음과 같다. 등각 증착 처리는 원 자층 증착을 포함한다. 등각 증착 처리는 화학 기상 증착을 포함한다. 비등각 증착 처리는 물리 기상 증착을 포함한다. 비등각 증착 처리는 금속 증발 또는 스퍼터링을 포함한다. 등각 증착 처리는 원자층 증착에 의해 달성되고, 비등각 증착 처리는 화학 기상 증착에 의해 달성된다. 등각 증착 처리는 원자층 증착에 의해 달성되고, 비등각 증착 처리는 물리 기상 증착에 의해 달성된다.
본 발명의 바람직한 실시형태에 있어서, 비등각 증착 처리는 패터닝된 피쳐에서보다 필드 영역에 대해 더 두꺼운 증착을 생성한다. 즉, 시드층의 비등각 부분은, 기판의 상면에서 더 두껍도록 증착되고, 피쳐의 갭필을 간섭하기에 매우 충분할 정도로 피쳐에 증착된, 즉, 피쳐의 측벽 및 바닥을 따라 피쳐에 증착된 시드층의 두께를 증가시키지 않는다. 또한, 본 발명의 바람직한 실시형태는, 비아 및 트렌치의 개구부에 증착된 오버행이 피쳐의 갭필을 현저하게 간섭하기에 충분할 정도로 개구부를 협소하게 하지 않도록 시드층의 비등각 부분을 증착하는 재료 및 처리를 이용한다. 더 상세하게는, 비등각 증착 처리는 트렌치 및 비아에 대한 오버행 증착량을 감소시키도록 수행된다. 오버행 증착의 감소는 갭필 구리 내의 핀치 오프 발생 및 보이드 형성을 감소시킨다.
시드층의 등각 부분의 두께는, 기판 상에서, 더 상세하게는, 충분한 양의 갭필 금속이 전기화학적으로 피쳐에 증착될 수 있도록 갭필 금속을 수용할 피쳐에서, 실질적으로 연속적인 커버리지를 제공하는데 요구되는 두께에 의해 결정된다. 바람직하게는, 시드층의 두께는, 구리를 포함하는 시드층을 요구하지 않고 구리 갭필의 직접적인 전기화학적 도금을 가능하게 하는데 충분하다.
시드층의 비등각 부분의 두께는 시드층의 저항성에 의해 결정된다. 본 발명의 실시형태에 따른 시드층은, 구리를 포함하는 시드층을 대체하도록 의도되는, 구리가 없는 시드층이다. 구리는 양호한 전기 도전체이고, 통상적으로, 본 발명의 실시형태에 따른 시드층으로 바람직한 재료의 도전성보다 현저하게 낮은 전기적 도전성을 갖는다. 시드층의 비등각 부분의 두께는, 구리의 시드층을 이용하는 기판에 대한 전기적 저항성과 대략 동일한, 기판에 대한 전기적 저항성을 제공하도록 선택된다. 본 발명의 바람직한 실시형태에 있어서, 비등각 증착 처리는 구리가 없는 시드층의 두께를 증가시켜, 그 구리가 없는 시드층은 전기화학적 도금 갭필 구리에 적합한 전기적 저항성을 갖는다. 즉, 단계 30 에서 형성된 시드층은 구리를 포함하는 시드층에 대한 필요성을 제거하도록 충분히 두꺼우며, 단계 35 는 단계 30 에서 형성된 시드층 상에 전기도금된 구리 갭필 층의 증착을 포함한다. 전기화학적 도금은 주지된 습식 처리이다. 적합한 전기화학적 도금 처리 및 장비의 예는, 발명자 Ravkin 등에 의해 2006 년 7 월 28 일 출원되고, 공동 소유이고, 발명의 명칭이 "APPARATUS AND METHOD FOR DEPOSITING AND PLANARIZING THIN FILMS OF SEMICONDUCTOR WAFERS" 이며, 그 전체가 참조로 본 명세서에 통합된 미국 특허 번호 제 11/494,997 호에 개시되어 있다.
본 발명의 몇몇 실시형태에 대한 선택사항으로서, 시드층의 등각 부분의 증착 및 시드 층의 비등각 부분의 증착은 동일한 처리 모듈을 이용하여 달성될 수도 있다. 즉, 일 부분의 증착이 수행되고, 처리 챔버로부터 웨이퍼를 제거하지 않고 나머지 부분의 증착이 즉시 후속될 수도 있다. 대안적으로, 등각 증착을 위 해 특별히 구성된 처리 모듈을 이용하고 비등각 증착을 위해 특별히 구성된 제 2 처리 모듈을 이용하여 적절한 결과가 획득될 수 있다.
본 발명의 일 실시형태에 따르면, 비등각 증착 부분 이전에 등각 증착 부분이 증착된다. 본 발명의 또 다른 실시형태에 따르면, 등각 증착 부분의 증착 이전에 비등각 증착 부분이 증착된다.
이제, 도 2 를 참조하면, 본 발명의 바람직한 실시형태에 따른 처리 흐름도 (50) 가 도시되어 있다. 처리 흐름도 (50) 는 집적 회로 금속배선을 위한 시드층으로서 루테늄을 이용하여 구리 갭필 층을 증착하는 방법을 도시한다. 처리 흐름도 (50) 는 단계 55, 단계 60 및 단계 65 를 포함한다.
단계 55 에서는, 갭필 구리의 확산을 방지하기 위해 탄탈륨 나이트라이드 배리어층을 포함하는 패터닝된 집적 회로 웨이퍼를 제공한다. 선택적으로, 집적 회로 웨이퍼는 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수도 있다. 대안으로서, 집적 회로 웨이퍼는 유리 웨이퍼, 사파이어 웨이퍼 또는 집적 회로를 지원하기 위해 이용되는 다른 재료와 같은 반도체 이외의 재료의 웨이퍼일 수도 있다. 웨이퍼 상에 형성된 패턴은 통상적으로, 다마신 또는 듀얼 다마신 구조에서 이용되는 상호접속 금속배선을 위해 트렌치 및 비아와 같은 피쳐들을 포함한다. 이 패턴은, 하나 이상의 리소그래피 처리, 증착 처리, 에칭 처리 및 평탄화 처리를 포함할 수도 있는 하나 이상의 처리에 의해 형성될 수도 있다.
단계 60 에서는 등각 부분을 생성하기 위한 루테늄의 원자층 증착 및 비등각 부분을 생성하기 위한 루테늄의 화학 기상 증착을 포함한다. 루테늄은 배리어 층 상에 증착된다. 바람직하게는, 배리어층의 산화를 실질적으로 방지 또는 방해하는데 효과적이도록 루테늄의 원자층 증착이 행해진다. 본 발명의 몇몇 실시형태에 대한 선택사항으로서, 시드층은 또 다른 금속과 합금된 루테늄 이외에 실질적으로 순수한 루테늄을 포함한다.
단계 65 는 갭필 구리의 증착을 포함한다. 바람직하게는, 처리 흐름도 (50) 는, 루테늄의 원자층 증착과 배리어층 사이에 실질적으로 산화물이 존재하지 않도록 수행된다.
본 발명의 몇몇 실시형태에 대해 선택사항인 추가적 단계 (도 2 에 미도시) 는 배리어가 형성된 이후 배리어층의 표면을 처리하는 단계를 포함한다. 배리어층의 표면을 처리하는 것은 다양한 방식으로 수행될 수도 있다. 이 단계는 후속적 처리 단계들을 위해 배리어층의 표면을 준비하도록 수행된다. 배리어층의 표면을 처리하는 것은 표면 부착성을 개선하기 위해 또는 배리어층 상에 증착된 층에 대한 접촉 저항성을 개선하기 위해 주로 행해진다. 본 발명의 일 실시형태에 따르면, 배리어층의 표면을 처리하는 것은 배리어층의 표면을 수소 함유 플라즈마에 종속시킴으로써 달성된다. 수소 함유 플라즈마는, 배리어층의 표면에 금속-리치 표면을 생성하기 위해, 배리어층의 표면 상에 형성된 금속 산화물을 분해하는 것과 같은 배리어층의 표면 상의 오염물을 제거하도록 구성될 수도 있다. 배리어층의 표면을 처리하기 위한 적절한 수소 함유 플라즈마의 예는, 2006 년 8 월 30 일 출원되고 공동 소유이며 그 전체가 참조로서 본 명세서에 통합된 미국 특허 출원 번호 제 11/514,038 호에 개시되어 있다.
루테늄의 원자층 증착의 일반적 처리는 당업계에 주지되어 있다. 단계 60 에 대한 원자층 증착에 의한 루테늄의 증착을 위해 선택할 다수의 처리들이 존재한다. 원자층 증착에 의한 루테늄의 증착은 탄탈륨 나이트라이드 층의 산화를 실질적으로 방지하기 위해 루테늄의 등각층을 제공하도록 수행된다. 바람직하게는, 원자층 증착에 의해 증착된 루테늄은 실질적으로 연속이고, 구리를 포함하는 시드층을 요구하지 않고 구리 갭필을 위해 웨이퍼 상의 트렌치 및 비아의 측벽 및 바닥 표면을 따라 구리의 직접적 전기화학적 도금을 가능하게 하기에 충분한 두께를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 원자층 증착에 의한 루테늄의 증착은, 탄탈륨 나이트라이드 배리어층을 실질적으로 산화시키지 않는 증착 케미스트리를 이용한다. 원자층 증착에 의한 루테늄의 증착을 위한 예시적인 처리 케미스트리는, 비스(시클로펜타디에닐) 루테늄 (II), 비스(에틸 시클로펜타디에닐) 루테늄 (II), 비스(이소프로필 시클로펜타디에닐) 루테늄 (II), 비스(메틸 시클로펜타디에닐) 루테늄 (II), 및 (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐) 루테늄과 같은 전구체 루테늄 화합물을 이용하지만 이에 한정되는 것은 아니다. ALD Ru 를 위한 바람직한 케미스트리는 비스(에틸 시클로펜타디에닐) 루테늄 (II) + 산소 또는 비스(에틸 시클로펜타디에닐) 루테늄 (II) + 수소 라디칼이다. 다양한 루테늄 화합물은 미주리주 세인트루이스의 Sigma-Aldrich Corp. 와 같은 상업적 공급자로부터 입수할 수 있다.
루테늄의 화학 기상 증착의 일반적 처리는 당업계에 주지되어 있다. 단 계 60 을 위한 CVD 루테늄의 증착에 대해 선택할 다수의 처리들이 존재한다. 화학 기상 증착에 의한 루테늄의 증착은, 웨이퍼 상에 형성된 트렌치 및 비아에 증착된 루테늄의 두께를 실질적으로 증가시키지 않으면서 웨이퍼의 상면 상의 루테늄의 두꺼운 층을 형성하도록 행해진다. 즉, CVD 루테늄이 증착되어, 웨이퍼 상에 형성된 트렌치 및 비아로의 증착으로부터 실질적으로 배제되는 비등각 코팅이 된다. 루테늄 상으로 구리 갭필의 직접적인 전기화학적 도금을 가능하게 하기 위해 루테늄의 전기적 저항성이 충분히 낮게 되도록 루테늄의 두꺼운 층이 요구된다. 이것은, 갭필 구리의 증착을 위해 구리를 포함한 시드층이 필요없음을 의미한다. 두꺼운 루테늄 층을 형성하기 위한 비등각 증착 처리의 이용은 트렌치 및 비아에 대한 오버행의 양을 감소시키고, 그 결과, 갭필 구리 내의 핀치 오프 및 보이드 형성의 발생을 감소시킨다.
CVD 루테늄의 증착을 위한 예시적인 프로세스 케미스트리는 루테늄의 원자층 증착을 위한 전술한 화합물들과 같은 전구체 루테늄 화합물을 이용하지만 이에 한정되는 것은 아니다. 원자층 증착에 의해 증착된 루테늄 시드층의 일부를 갖는 결과로서, 탄탈륨 나이트라이드 배리어층은 산화로부터 실질적으로 보호될 수도 있다. 이것은, 산소 또는 산소 화합물의 이용을 포함하는 추가적인 처리 케미스트리가 루테늄의 비등각 증착에 적합할 수 있음을 의미한다. 루테늄 시드층의 비등각 부분의 증착에 이용될 수도 있는 추가적인 처리 케미스트리는, 루테늄 아세틸아세토네이트 (II), 트리스(테트라메틸헵타네디오나토) 루테늄 (III), 트리카르보닐 시클로펜타디에닐 루테늄 (I) 및 도데카카르보닐 트리루테늄 (0) 을 포함하지 만 이에 한정되는 것은 아니다. 화학 기상 증착을 위한 루테늄 화합물은 미주리주 세인트루이스의 Sigma-Aldrich Corp. 와 같은 공급자로부터 상업적으로 입수할 수 있다.
본 발명의 몇몇 실시형태에 대한 선택사항으로서, 원자층 증착에 의한 루테늄의 증착 및 화학 기상 증착에 의한 루테늄의 증착은 동일한 처리 모듈을 이용하여 달성될 수도 있다. 즉, 원자층 증착에 의한 루테늄의 증착이 수행되고, 처리 챔버로부터 웨이퍼를 제거하지 않으면서 화학 기상 증착에 의해 루테늄의 증착이 즉시 후속할 수도 있다. 그러나, 루테늄의 원자층 증착을 위해 구성된 처리 모듈을 이용하고 루테늄의 화학 기상 증착을 위해 구성된 제 2 처리 모듈을 이용하여 적절한 결과가 획득될 수 있다.
본 발명의 또 다른 실시형태에 따르면, 루테늄의 화학 기상 증착은 루테늄의 원자층 증착 이전에 수행된다. 본 발명의 바람직한 실시형태에 따르면, 루테늄의 원자층 증착은 루테늄의 화학 기상 증착 이전에 수행된다.
바람직한 실시형태에서, 단계 60 에서 증착된 루테늄은 구리 증착을 위한 시드층으로서 동작하기에 충분할 정도로 두껍다. 즉, 화학 기상 증착에 의해 증착되고, 원자층 증착에 의해 증착된 시드층의 등각 부분과 결합되는 시드층의 비등각 부분은 전기화학적 도금 갭필 구리에 적합한 전기적 저항성을 갖는 증착을 제공한다. 단계 65 는 단계 60 에서 형성된 루테늄 상에 전기도금된 구리 갭필 층의 증착을 포함한다. 전기화학적 도금은 주지의 습식 처리이다. 본 발명의 실시형태에 적합한 전기화학적 도금 처리의 일예는, 2003 년 6 월 27 일 출원되고, 공동 소유이며, 그 전체가 참조로 본 명세서에 통합된 미국 특허 제 7,153,400 호에 개시되어 있다.
도 2 에 제공된 처리 흐름을 더 설명하기 위해, 도 2 에 제공된 처리 흐름 (50) 에 따라 처리된 패터닝된 디바이스 웨이퍼의 단면에 대한 측단면도가 도시되어 있는 도 3a, 도 3b, 도 3c, 도 3d 및 도 3e 를 참조한다. 도 3a 는 도 2 에 도시된 처리 흐름에 따라 처리될 패터닝된 디바이스 웨이퍼 (100A) 를 도시한다. 디바이스 웨이퍼 (100A) 는, 반도체 웨이퍼 (110) 또는 디바이스 제조를 위한 다른 기판, 및 트렌치 또는 비아 (120) 와 같은 패터닝된 피쳐를 갖는 유전체층 (115) 을 포함한다. 트렌치 또는 비아 (120) 는 전자 디바이스 금속배선에 이용된 다마신 또는 듀얼 다마신 구조를 위해 유전체층 (115) 에 형성될 수도 있다.
도 3b 는 도 3a 에 도시된 패터닝된 디바이스 웨이퍼와 본질적으로 동일한 패터닝된 디바이스 웨이퍼 (100B) 를 도시한다. 디바이스 웨이퍼 (100B) 는, 반도체 웨이퍼 (110) 또는 디바이스 제조를 위한 다른 기판, 및 트렌치 또는 비아 (120) 와 같은 패터닝된 피쳐를 갖는 유전체층 (115) 을 포함한다. 또한, 패터닝된 디바이스 웨이퍼 (100B) 는 원자층 증착에 의해 증착된 탄탈륨 나이트라이드층 (125) 을 포함한다. 탄탈륨 나이트라이드층 (125) 은 구리 갭필에 대한 확산 배리어로서 효과적이도록 증착된다. 탄탈륨 나이트라이드층 (125) 은, 균일하고 실질적으로 연속인 실질적 등각 커버리지를 제공하도록 원자층 증착에 의해 달성된다.
도 3c 는 도 3b 에 도시된 패터닝된 디바이스 웨이퍼와 본질적으로 동일한 패터닝된 디바이스 웨이퍼 (100C) 를 도시한다. 디바이스 웨이퍼 (100C) 는, 반도체 웨이퍼 (110) 또는 디바이스 제조를 위한 다른 기판, 트렌치 또는 비아 (120) 와 같은 패터닝된 피쳐를 갖는 유전체층 (115), 및 원자층 증착에 의한 금속배선 확산 배리어로서 증착된 탄탈륨 나이트라이드층 (125) 을 포함한다. 또한, 패터닝된 디바이스 웨이퍼 (100C) 는, 루테늄 시드층의 원자층 증착 부분인 ALD 루테늄 (130) 을 포함한다. 루테늄 시드층은 직접적인 전기화학적 도금 구리 갭필을 위한, 구리가 없는 시드층이다. ALD 루테늄 (130) 의 증착은, 균일하고 실질적으로 연속인 실질적 등각 커버리지를 제공하도록 원자층 증착에 의해 달성된다. ALD 루테늄 (130) 에 대해 원자층 증착을 이용하는 또 다른 이점은, 원자층 증착의 특성인 고도의 두께 제어이다.
도 3d 는 도 3c 에 도시된 패터닝된 디바이스 웨이퍼와 본질적으로 동일한 패터닝된 디바이스 웨이퍼 (100D) 를 도시한다. 디바이스 웨이퍼 (100D) 는, 반도체 웨이퍼 (110) 또는 디바이스 제조를 위한 다른 기판, 트렌치 또는 비아 (120) 와 같은 패터닝된 피쳐를 갖는 유전체층 (115), 원자층 증착에 의한 금속배선 확산 배리어로서 증착된 탄탈륨 나이트라이드층 (125), 및 루테늄 시드층의 원자층 증착 부분인 ALD 루테늄 (130) 을 포함한다. 또한, 패터닝된 디바이스 웨이퍼 (100D) 는, 루테늄 시드층의 비등각적인 화학 기상 증착 부분인 CVD 루테늄 (135) 을 포함한다. 루테늄 시드층은 직접적인 전자화학적 도금 구리 갭필을 위한, 구리가 없는 시드층이다. 본 발명의 일 실시형태에 따르면, 루테늄 시드층은 2 개의 부분, 즉, ALD 루테늄 (130) 및 CVD 루테늄 (135) 을 포함한다.
CVD 루테늄 (135) 은, 실질적으로 비등각인 커버리지를 제공하는 처리 조건을 이용하여 화학 기상 증착에 의해 달성된다. 바람직하게는, CVD 루테늄 (135) 의 균일한 증착이 디바이스 웨이퍼의 상면 상에 형성되지만, 비아 및 트렌치와 같은 피쳐로의 추가적 증착은 최소화되거나 실질적으로 방지된다. 이것은, 피쳐 내의 전기화학적 도금 구리 갭필을 방해할 정도로 현저하게 피쳐 내의 루테늄 양을 증가시키지 않으면서, 디바이스 웨이퍼의 상면 상에 CVD 루테늄 (135) 의 두꺼운 층이 형성될 수 있음을 의미한다. 루테늄 시드층 상으로의 직접적인 전기도금 구리 갭필을 위해 디바이스 웨이퍼에 대한 전기적 저항성이 충분히 낮도록 CVD 루테늄 (135) 의 충분한 양이 증착된다.
도 3e 는, 전기화학적으로 도금된 구리 갭필 (140) 을 갖는 것을 제외하고는 도 3d 에 도시된 패터닝된 디바이스 웨이퍼와 본질적으로 동일한 패터닝된 디바이스 웨이퍼 (100E) 를 도시한다. 도 3e 는 피쳐 내의 갭을 충진하는 구리 및 표면 상의 과도한 구리를 도시한다. 패터닝된 디바이스 웨이퍼 (100E) 의 추가적 처리는, 과도한 재료의 제거 및 평탄화, 금속배선 패시베이션, 및 전자 디바이스의 제조를 완료하기 위한 추가적 처리를 포함할 수도 있는 주지의 처리 단계들을 포함할 수도 있다.
본 발명의 또 다른 실시형태는 반도체 디바이스 구조 내의 구리 금속배선의 전기화학적 도금을 위한 시드층이다. 전술한 바와 같이, 패터닝된 디바이스 웨이퍼 (100E) 의 측단면도를 도시하는 도 3e 에 시드층의 도면이 제공된다. 이 시드층은, 도 3e 에 ALD 루테늄 (130) 으로서 도시된 시드층의 일부의 등각 증착 및 도 3e 에 CVD 루테늄 (135) 으로서 도시된 시드층의 일부의 비등각 증착을 포함한다.
도 3e 에 도시된 시드층은 시드층 재료로서 루테늄을 이용하는 바람직한 실시형태이지만, 본 발명의 다른 실시형태는 시드층으로 루테늄 이외의 재료를 포함할 수도 있음을 이해해야 한다. 도 3e 에 도시된 시드층은 본 발명의 바람직한 실시형태에 따른 탄탈륨 나이트라이드 확산 배리어 상에 형성된다. 본 발명의 다른 실시형태에 대한 대안으로서, 시드층은, 탄탈륨, 텅스텐 나이트라이드, 텅스텐 카본 나이트라이드, 탄탈륨 나이트라이드, 탄탈륨 카본 나이트라이드, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드 또는 이들의 조합과 같은 다른 배리어층 상에 증착될 수도 있지만 이에 한정되는 것은 아니다. 본 발명의 바람직한 실시형태에 따르면, 배리어층은 구리 금속배선에 대한 확산 배리어이다.
시드층의 일 실시형태에 따르면, 증착의 등각 부분은 원자층 증착 또는 화학 기상 증착에 의해 형성되고, 증착의 비등각 부분은 화학 기상 증착 또는 물리 기상 증착에 의해 형성된다. 본 발명의 몇몇 실시형태에 적합할 수도 있는 물리 기상 증착 처리의 예로는 금속 증발 및 스퍼터링이 포함되지만 이에 한정되는 것은 아니다.
본 발명의 실시형태에 대한 처리 단계를 수행하기 위해 이용될 수 있는 장비 및 시스템에 대해 다양한 선택사항이 존재한다. 본 발명의 실시형태들을 실시하기 위해 특히 유용한 시스템 및 장비 구성은, Yezdi DORDI, John BOYD, Fritz REDEKER, William THIE, Tiruchirapalli ARUNAGIRI 및 Hyungsuk Alexander YOON 에 의해 2006 년 12 월 18 일 출원되고 공동 소유이고 열람번호가 XCR-001 이며 발명의 명칭이 "METHODS AND SYSTEMS FOR BARRIER LAYER SURFACE PASSIVATION" 인 미국 특허 출원 번호 제 11/641,364 호; 2006 년 5 월 25 일 출원된 미국 특허 출원 번호 제 11/382,906 호; 2006 년 6 월 28 일 출원된 미국 특허 출원 번호 제 11/427,266 호; 2006 년 7 월 27 일 출원된 미국 특허 출원 번호 제 11/461,415 호; 2006 년 8 월 30 일 출원된 미국 특허 출원 번호 제 11/514,038 호; 2003 년 2 월 3 일 출원된 미국 특허 출원 번호 제 10/357,664 호; 2004 년 6 월 28 일 출원된 미국 특허 출원 번호 제 10/879,263 호; 및 2003 년 6 월 27 일 출원된 미국 특허 출원 번호 제 10/607,611 호와 같은 제어된 환경 처리 시스템이며, 이 모든 특허 및/또는 출원은 본 명세서에 그 전체가 참조로 통합되었다.
전술한 설명에서, 본 발명은 특정한 실시형태를 참조하여 설명되었다. 그러나, 다음의 청구항에서 기술되는 본 발명의 범주를 벗어나지 않으면서 다양한 변형예 및 변경예가 가능함을 인식할 것이다. 따라서, 이 설명 및 도면은 제한적이 아닌 예시적인 것으로 간주되어야 하며, 모든 이러한 변형예는 본 발명의 범주에 포함되는 것으로 의도된다.
이점, 기타 장점, 및 문제점에 대한 솔루션을 특정한 실시형태에 관하여 설명하였다. 그러나, 이점, 장점, 문제점에 대한 솔루션, 및 더 현저하게 발생하거나 현저해질 이점, 장점 또는 솔루션을 유발할 수도 있는 임의의 엘리먼트(들)은 청구항 중 임의의 청구항 또는 모든 청구항에 대해 결정적이거나 요구되거나 필수적인 특성 또는 엘리먼트로 해석되어서는 안된다.
여기서 사용되는 용어, "구비하다", "구비하는", "포함하다", "포함하는", "갖다", "가지는", "적어도 하나" 또는 이들의 임의의 다른 변형예들은 비배타적 포함관계를 커버하는 것으로 의도된다. 예를 들어, 엘리먼트의 리스트를 구비하는 처리, 방법, 물건 또는 장치는 필수적으로 오직 그 엘리먼트들만으로 제한되어서는 안되며, 이러한 처리, 방법, 물건 또는 장치에 명시적으로 리스팅되지 않거나 고유하지 않은 다른 엘리먼트들을 포함할 수도 있다. 또한, 명백하게 반대로 표현하지 않으면, "또는" 은 포함적인 또는 을 지칭하는 것이며 배타적인 또는 을 지칭하는 것이 아니다. 예를 들어, 조건 A 또는 B 는 다음 중 어느 하나, 즉, A 가 참 (또는 존재) 이고 B 는 거짓 (또는 부존재), A 가 거짓 (또는 부존재) 이고 B 는 참 (또는 존재), 및 A 및 B 모두 참 (또는 존재) 인 것에 의해 충족된다.
또한, 명백하게 반대로 표현하지 않으면, "적어도 하나" 는 "하나 이상" 을 의미하는 것으로 해석되어야 한다. 예를 들어, 처리, 방법, 물건 또는 장치가 엘리먼트의 리스트의 하나 이상을 구비하고, 그 엘리먼트 중 하나 이상이 서브-엘리먼트의 서브-리스트를 구비하면, 그 서브-엘리먼트는 엘리먼트와 동일한 방식인 것으로 고려되어야 한다. 예를 들어, A 및 B 중 적어도 하나는 다음 중 어느 하나, 즉, A 가 참 (또는 존재) 이고 B 는 거짓 (또는 부존재), A 가 거짓 (또는 부존재) 이고 B 는 참 (또는 존재), 및 A 및 B 모두 참 (또는 존재) 인 것에 의해 충족된다.

Claims (36)

  1. 구리 금속배선 (metallization) 을 갖는 반도체 디바이스를 형성하는 방법으로서,
    구리에 대한 확산 배리어를 갖는 패터닝된 웨이퍼를 제공하는 단계;
    갭필 구리의 직접적인 전기화학적 증착에 효과적인, 구리가 없는 시드층을 상기 확상 배리어 상에 증착하는 단계로서, 상기 시드층은 등각 증착 처리 및 비등각 증착 처리에 의해 형성되는, 상기 증착하는 단계; 및
    상기 시드층 상에 구리 갭필을 전기도금하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 확산 배리어는 탄탈륨 나이트라이드를 포함하는, 반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 확산 배리어는 텅스텐 나이트라이드, 텅스텐 카본 나이트라이드, 탄탈륨 카본 나이트라이드, 티타늄 나이트라이드 또는 티타늄 실리콘 나이트라이드를 포함하는, 반도체 디바이스 형성 방법.
  4. 제 1 항에 있어서,
    상기 시드층은, 레늄, 오스뮴, 이리듐, 코발트, 니켈, 백금 및 팔라듐으로 구성된 그룹으로부터 선택되는 산화 방지 금속을 포함하는, 반도체 디바이스 형성 방법.
  5. 제 1 항에 있어서,
    상기 시드층은 루테늄을 포함하는, 반도체 디바이스 형성 방법.
  6. 제 1 항에 있어서,
    상기 시드층은 실질적으로 순수한 루테늄인, 반도체 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 시드층은 루테늄이고, 상기 확산 배리어는 탄탈륨 나이트라이드를 포함하는, 반도체 디바이스 형성 방법.
  8. 제 1 항에 있어서,
    상기 등각 증착 처리는 원자층 증착을 포함하는, 반도체 디바이스 형성 방법.
  9. 제 1 항에 있어서,
    상기 등각 증착 처리는 화학 기상 증착을 포함하는, 반도체 디바이스 형성 방법.
  10. 제 1 항에 있어서,
    상기 비등각 증착 처리는 물리 기상 증착을 포함하는, 반도체 디바이스 형성 방법.
  11. 제 1 항에 있어서,
    상기 비등각 증착 처리는 금속 증발 또는 스퍼터링을 포함하는, 반도체 디바이스 형성 방법.
  12. 제 1 항에 있어서,
    상기 등각 증착 처리는 원자층 증착에 의해 달성되고, 상기 비등각 증착 처리는 화학 기상 증착에 의해 달성되는, 반도체 디바이스 형성 방법.
  13. 제 1 항에 있어서,
    상기 등각 증착 처리는 원자층 증착에 의해 달성되고, 상기 비등각 증착 처리는 물리 기상 증착에 의해 달성되는, 반도체 디바이스 형성 방법.
  14. 제 1 항에 있어서,
    상기 비등각 증착 처리는 패터닝된 피쳐에서보다 필드 영역에 대해 더 두꺼운 증착을 생성하는, 반도체 디바이스 형성 방법.
  15. 제 1 항에 있어서,
    상기 비등각 증착 처리는, 전기화학적 도금 갭필 구리에 적합한 전기적 저항을 갖는 증착을 생성하는, 반도체 디바이스 형성 방법.
  16. 구리 금속배선을 갖는 반도체 디바이스를 제조하는 방법으로서,
    패터닝된 반도체 디바이스 웨이퍼를 제공하는 단계;
    구리에 대한 탄탈륨 나이트라이드 확산 배리어를 증착하기 위해 원자층 증착을 이용하는 단계;
    시드층이 갭필 구리의 직접적 전기화학적 증착에 효과적이 되도록, 상기 시드층의 등각 부분을 형성하기 위한 원자층 증착 및 상기 시드층의 비등각 부분을 형성하기 위한 화학 기상 증착에 의해 루테늄 시드층을 증착하는 단계; 및
    상기 루테늄 시드층 상에 구리 갭필 층을 전기도금하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 원자층 증착 및 화학 기상 증착은 산소 화합물 및 산소를 배제하는, 반도체 디바이스 제조 방법.
  18. 제 16 항에 있어서,
    상기 루테늄 시드층의 증착 이전에, 배리어층 표면을 수소 함유 플라즈마에서 처리하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  19. 제 16 항에 있어서,
    상기 원자층 증착은 산소 화합물 또는 산소를 배제하고, 상기 화학 기상 증착 이전에 수행되는, 반도체 디바이스 제조 방법.
  20. 시드층의 일부의 등각 증착 및 상기 시드층의 일부의 비등각 증착을 포함하는 반도체 디바이스 구조에서 구리 금속배선의 전기화학적 도금을 위한, 시드층.
  21. 제 20 항에 있어서,
    상기 시드층은 루테늄을 포함하는, 시드층.
  22. 제 20 항에 있어서,
    상기 시드층은 구리에 대한 확산 배리어 상에 증착되는, 시드층.
  23. 제 20 항에 있어서,
    상기 시드층은 탄탈륨 나이트라이드를 포함하는 배리어층 상에 증착되는, 시 드층.
  24. 제 20 항에 있어서,
    상기 시드층은 탄탈륨, 텅스텐 나이트라이드, 텅스텐 카본 나이트라이드, 탄탈륨 나이트라이드, 탄탈륨 카본 나이트라이드, 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드 또는 이들의 조합을 포함하는 배리어층 상에 증착되는, 시드층.
  25. 제 20 항에 있어서,
    상기 등각 증착은 원자층 증착에 의해 형성되는, 시드층.
  26. 제 20 항에 있어서,
    상기 비등각 증착은 화학 기상 증착에 의해 형성되는, 시드층.
  27. 제 20 항에 있어서,
    상기 비등각 증착은 물리 기상 증착에 의해 형성되는, 시드층.
  28. 제 20 항에 있어서,
    상기 비등각 증착은 금속 증발 또는 스퍼터링에 의해 형성되는, 시드층.
  29. 제 20 항에 있어서,
    상기 등각 증착은 원자층 증착에 의해 형성되고, 상기 비등각 증착은 화학 기상 증착에 의해 형성되는, 시드층.
  30. 제 20 항에 있어서,
    상기 등각 증착은 원자층 증착에 의해 형성되고, 상기 비등각 증착은 물리 기상 증착에 의해 형성되는, 시드층.
  31. 제 20 항에 있어서,
    상기 등각 증착은 원자층 증착 또는 화학 기상 증착에 의해 형성되고, 상기 비등각 증착은 화학 기상 증착 또는 물리 기상 증착에 의해 형성되는, 시드층.
  32. 제 20 항에 있어서,
    상기 비등각 증착은, 상기 반도체 디바이스의 패터닝된 피쳐에서보다 필드 영역에 대해 더 두꺼운, 시드층.
  33. 제 20 항에 있어서,
    상기 비등각 증착은, 전기화학적 도금 갭필 구리에 대해 충분히 낮은 전기적 저항을 갖는, 시드층.
  34. 제 1 항에 기재된 방법을 이용하여 생성된 반도체 디바이스.
  35. 제 16 항에 기재된 방법을 이용하여 생성된 반도체 디바이스.
  36. 제 20 항에 기재된 시드층을 이용하여 생성된 반도체 디바이스.
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