KR20210150604A - 반도체 디바이스 제작 시 금속들의 전착 (electrodeposition) 동안 시드 층들의 보호 - Google Patents

반도체 디바이스 제작 시 금속들의 전착 (electrodeposition) 동안 시드 층들의 보호 Download PDF

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KR20210150604A
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후안펑 주
조나단 데이비드 레이드
지안 조우
타리크 마지드
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램 리써치 코포레이션
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Abstract

전기도금 전에 반도체 기판 상의 구리 시드 층 위에 보호 층이 형성된다. 보호 층은 전기도금의 최초 페이즈들 (phases) 동안 전해질에서 산화 및 용해로부터 구리 시드 층을 보호할 수 있다. 일부 실시 예들에서, 보호 층은 구리 시드 층이 대기와 콘택트하는 것, 및 대기 산소 및/또는 수분에 의해 산화되는 것을 방지한다. 보호 층은 구리보다 낮은 비부식성 금속 (예를 들어, 코발트) 을 함유하고, 금속은 도금 액체에서 쉽게 용해 가능한 산화된 형태일 수 있다. 일 실시 예에서 보호 코발트 층은 대기에 구리 시드 층을 노출하지 않고 구리 시드 층 위에 화학적 기상 증착에 의한 코발트 금속의 증착, 이어서 기판이 대기에 노출된 후 발생하는 코발트의 코발트 옥사이드로의 후속 산화에 의해 형성된다. 발생하는 보호 층은 전기도금 동안 용해된다.

Description

반도체 디바이스 제작 시 금속들의 전착 (electrodeposition) 동안 시드 층들의 보호
본 개시는 일반적으로 반도체 기판 상의 금속 층들의 전착 (electrodeposition) 에 관한 것이다. 보다 구체적으로, 다마신 프로세싱 (Damascene processing) 시 구리의 전착 동안 구리 시드 층들의 보호에 관한 것이다.
다마신 프로세싱은 집적 회로들 상에 금속 라인들을 형성하기 위한 방법이다. 이는 유전체 층 (내측 금속 유전체) 에 형성된 트렌치들 및 비아들 내에 인레이된 (inlay) 금속 라인들의 형성을 수반한다. 다마신 프로세싱은 종종 다른 방법들보다 적은 프로세싱 단계들을 필요로 하고 보다 높은 수율을 제공하기 때문에 바람직한 방법이다. 이는 또한 플라즈마 에칭에 의해 쉽게 패터닝될 수 없는 구리와 같은 금속들에 특히 적합하다.
통상적인 다마신 프로세스 플로우에서, 금속 (예컨대 구리) 이 유전체 층 내에 형성된 비아들 및 트렌치들을 충진하기 위해 패터닝된 유전체 상에 전기도금된다. 발생하는 금속화 층은 통상적으로 활성 디바이스들을 운반하는 층 직상에 또는 또 다른 금속화 층 상에 형성된다. 몇몇 금속화 층들의 스택이 다마신 프로세싱을 사용하여 형성될 수 있다. 이 스택의 금속-충진된 라인들은 집적 회로의 전도성 경로들로서 역할한다.
금속이 패터닝된 유전체의 비아들 및 트렌치들 내로 증착되기 전에, 유전체 층은 확산 배리어 (barrier) 재료 (예를 들어, TaNx, TiNx, 또는 WNx) 의 박층으로, 그리고 후속하여, 전도성 시드 층 재료 (예를 들어, Cu) 의 박층으로 라이닝된다. 확산 배리어 층은 이들 영역들 내로 구리 및 다른 쉽게 확산하는 금속들의 확산으로부터 금속간 유전체 (Inter-Metal Dielectric; IMD) 및 활성 디바이스들을 보호한다. 시드 층 (예를 들어, Cu 시드 층) 은 구리 전기충진 (electrofill) 동작 동안 전기 콘택트가 이루어지는 전도성 층으로서 역할한다. Ti 층, Ta 층, 또는 Co 층과 같은 습윤 층이 확산 배리어 재료와 시드 층 재료 사이의 접착을 촉진하기 위해 확산 배리어 층과 시드 층 사이에 샌드위치될 (sandwich) 수 있다.
구리 전기도금 동안, 통상적으로 기판의 주변부에서 전도성 시드 층에 전기 콘택트가 이루어진다. 기판은 캐소드로 바이어스되고, 구리 이온들, 및 통상적으로, 다마신 피처들의 충진을 촉진하는 산성 전기도금 첨가제와 유기 전기도금 첨가제를 함유하는 전해질 내로 침지된다 (immerse).
전기도금 동안, 전해질 내에 함유된 구리 이온들은 구리가 식 (1) 에 따라 전도성 시드 층 상에 전착되도록, 캐소드로 바이어스된 기판에서 환원된다.
Cu2+ + 2e- → Cu (1)
다마신 프로세스에서 충진되어야 하는 리세스된 (recess) 피처들의 사이즈들은 디바이스들의 계속되는 소형화에 따라 보다 작아진다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하기 위한 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용된다.
전도성 시드 층의 무결성은 성공적인 무결함 전착 (defect-free electrodeposition) 에 중요하다. 시드 층이 손상되거나 불연속적이면, 전기도금은 보이드들의 형성을 발생시킬 수 있다. 이 문제는 특히 좁은 리세스된 피처들에 필요한 박형의 시드 층들 상에서 수행된 전착 동안 두드러진다. 본 발명의 다양한 양태들에서, 이들 문제들은 전기도금 동안 용해되는 희생 막 (sacrificial film) 에 의해 시드 층들을 보호함으로써 해결된다.
일 양태에서, 반도체 기판을 프로세싱하는 방법이 제공된다. 일부 실시 예들에서, 방법은: (a) 반도체 기판을 제공하는 단계로서, 제공된 반도체 기판은 적어도 하나의 리세스된 (recess) 피처 (예를 들어, 트렌치 및/또는 비아) 를 갖고 적어도, 적어도 하나의 리세스된 피처의 측벽들 상에 노출된 구리 시드 층을 포함하는, 반도체 기판 제공 단계; 및 (b) 구리 시드 층 위에 보호 층을 형성하는 단계로서, 상기 보호 층은 구리보다 낮은 비부식성 (less noble) 금속을 포함하는, 보호 층 형성 단계를 포함한다. 이러한 금속들의 예들은 코발트, 주석, 아연, 및 철을 포함하고, 금속은 0 산화 상태 및/또는 비-0 산화 상태에 있을 수도 있다. 일부 실시 예들에서, 단계 (a) 에서 제공된 기판은 구리 시드 층 아래에 놓인 코발트 접착 층, 및 코발트 접착 층 아래에 놓인 확산 배리어 층을 더 포함한다. 일부 실시 예들에서, 적어도 하나의 리세스된 피처의 폭은 약 20 ㎚ 이하이다.
일 실시 예에서, 보호 층은 코발트 층이다. 보호 코발트 층은 코발트 옥사이드, 0 산화 상태의 코발트, 또는 코발트 옥사이드와 0 산화 상태의 혼합물을 포함할 수도 있다. 일부 실시 예들에서, 코발트 보호 층은 화학적 기상 증착 (Chemical Vapor Deposition; CVD) 또는 원자 층 증착 (Atomic Layer Deposition; ALD) 을 사용하여 형성된다. 다른 실시 예들에서, 코발트 보호 층은 물리적 기상 증착 (Physical Vapor Deposition; PVD) 을 사용하여 형성된다. 일부 실시 예들에서, 코발트 보호 층의 형성은 공기에 기판의 노출 시 코발트-산소 결합들을 형성하기 위해 증착된 코발트의 산화를 포함한다.
일 구현 예에서, 기판 프로세싱 방법은 노출된 시드 층을 갖는 기판을 제공하기 위해 구리 시드 층을 증착하는 단계, 이어서 구리 시드 층이 증착된 후 그리고 코발트 보호 층이 증착되기 전 기판이 대기에 노출되지 않도록, 코발트 보호 층을 증착하는 단계를 포함한다. 특정한 구현 예에서, 구리 시드 층은 PVD에 의해 증착되고, 코발트 보호 층은 CVD에 의해 증착되고, 두 증착들 사이에 에어 브레이크 (air break) 가 없다.
일부 실시 예들에서, 보호 층은 컨포멀하게 (conformally) 증착되고, 적어도 하나의 리세스된 피처의 측벽들에서 구리 시드 층을 커버한다. 다른 실시 예들에서, 보호 층이 적어도 하나의 리세스된 피처의 개구부를 커버하고 이에 따라 적어도 하나의 리세스된 피처의 측벽들 상의 구리 시드 층이 대기와 콘택트하는 것을 방지하도록, 보호 층은 반도체 기판의 필드 영역 위에 증착된다.
일부 실시 예들에서, 보호 층이 구리의 전착 동안 실질적으로 용해되도록, 보호 층이 증착된 후 기판은 대기에 노출되고, 구리는 적어도 하나의 리세스된 피처 내에 전기도금된다. 예를 들어, 보호 층이 코발트 보호 층이면, 증착된 코발트의 적어도 일부는 통상적으로 코발트-산소 결합들을 형성하기 위해 대기에 노출 시 산화된다.
일부 실시 예들에서, 구리 시드 층 위에 형성된 보호 층의 두께는 약 10 내지 50 Å이다. 일 예에서, 구리 시드 층 위에 형성된 보호 층의 두께는 약 10 내지 20 Å이고, 구리 시드 층의 두께는 적어도 하나의 리세스된 피처의 측벽들에서 약 20 내지 30 Å이다.
또 다른 양태에서, 반도체 기판 상의 리세스된 피처 내로 구리를 전착하는 방법이 제공된다. 방법은 전기도금 장치 내에 보호 층을 갖는 반도체 기판을 제공하는 단계 및 전착 동작 동안 (통상적으로 전해질과 기판의 최초 콘택트 동안) 보호 층이 실질적으로 용해되도록, 기판 상에 구리를 전착하는 단계를 포함한다. 일부 실시 예들에서, 전기도금을 위해 사용된 반도체 기판은 구리 시드 층으로 라이닝된 적어도 하나의 리세스된 피처를 포함하고, 반도체 기판은 구리 시드 층 위에 놓인 노출된 보호 층을 포함하고, 보호 시드 층은 구리보다 낮은 비부식성 금속을 포함한다. 기판은 구리 이온들을 함유하는 산성 전해질과 콘택트되고, 보호 층이 실질적으로 용해되고 구리가 적어도 하나의 리세스된 피처 내로 전기도금되도록, 캐소드로 바이어싱된다. 일부 구현 예들에서, 구리보다 낮은 비부식성 금속은 코발트이고, 코발트는 전기도금 전에 보호 층에서 코발트-산소 결합들을 형성한다. 일부 구현 예들에서, 보호 층은 약 10 내지 50 Å의 두께를 갖는다. 일부 실시 예들에서, 전기도금은 반도체 기판을 바이어싱하지 않고 산성 전해질과 반도체 기판을 최초에 콘택트하는 것을 포함한다. 일부 실시 예들에서, 적어도 하나의 리세스된 피처는 약 7 내지 14 ㎚의 폭을 갖는다. 예를 들어 일 구현 예에서, 적어도 하나의 리세스된 피처는 약 7 내지 14 ㎚의 폭을 갖고, 보호 층은 적어도 하나의 리세스된 피처의 측벽들 상에 약 1 내지 2 ㎚의 두께를 갖는다.
제공된 모든 방법들은 포토리소그래피 (photolithographic) 프로세싱 스킴들 (schemes) 과 통합될 수 있고, 반도체 기판에 포토레지스트를 도포하는 단계; 광에 포토레지스트를 노출하는 단계; 포토레지스트를 패터닝하고 반도체 기판에 패턴을 전사하는 단계; 및 반도체 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함할 수도 있다.
또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 금속들의 증착을 위해 구성된 하나 이상의 프로세스 챔버들; 및 (b) 반도체 기판 상의 구리 시드 층 위에 구리보다 낮은 비부식성 금속을 포함하는 보호 층의 증착을 유발하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함한다. 일 구현 예에서, 구리보다 낮은 비부식성 금속은 코발트이고, 프로그램 인스트럭션들은 (예를 들어, CVD 또는 ALD 프로세스 챔버에서) 코발트-함유 전구체의 반응을 사용함으로써 코발트의 증착을 유발하기 위한 인스트럭션들을 포함한다. 일부 실시 예들에서 제어기는 약 10 내지 50 Å의 두께로 보호 층을 증착하기 위한 프로그램 인스트럭션들을 포함한다.
제어기는 보호 층의 증착 전 구리 시드 층의 증착을 유발하기 위한 프로그램 인스트럭션들을 더 포함할 수도 있다. 일부 실시 예들에서, 장치는 구리 시드 층의 증착을 위해 구성된 PVD 프로세스 챔버, 및 보호 층의 증착을 위해 구성된 CVD 또는 ALD 프로세스 챔버를 포함하고, 장치는 대기에 반도체 기판을 노출하지 않고 PVD 프로세스 챔버로부터 CVD 또는 ALD 프로세스 챔버로 반도체 기판의 이송을 위해 구성된다.
또 다른 양태에 따라, 본 명세서에 제공된 임의의 장치들 및 스텝퍼 (stepper) 를 포함하는 시스템이 본 명세서에 제공된다.
또 다른 양태에 따라, 비일시적인 컴퓨터 머신-판독 가능 매체가 제공된다. 이는 증착 장치 및/또는 전기도금 장치의 제어를 위한 프로그램 인스트럭션들을 포함하고, 본 명세서에 제공된 임의의 방법들을 수행하기 위한 코드를 포함할 수 있다. 일부 실시 예들에서, 코드는: (a) 적어도 하나의 리세스된 피처를 갖는 기판 상에 구리 시드 층을 증착하고, 그리고 (b) 대기에 기판을 노출시키지 않고, 구리 시드 층 위에 보호 층을 증착하기 위해 제공된다.
또 다른 양태에 따라, 부분적으로 제조된 반도체 디바이스가 제공되고, 반도체 디바이스는 유전체 층에 형성된 복수의 리세스된 피처들을 포함하고, 기판은 구리 시드 층 위에 놓인 노출된 코발트 층을 포함한다.
본 개시의 이들 및 다른 특징들과 이점들은 연관된 도면들을 참조하여 이하에 보다 상세하게 기술될 것이다.
도 1a 내지 도 1d는 본 명세서에 제공된 실시 예에 따른 프로세싱 동안의 반도체 기판의 개략적인 단면도들을 도시한다.
도 2는 본 명세서에 제공된 실시 예에 따른 프로세스를 위한 프로세스 흐름도이다.
도 3a 내지 도 3d는 본 명세서에 제공된 실시 예에 따른 프로세싱 동안의 반도체 기판의 개략적인 단면도들을 도시한다.
도 4는 본 명세서에 제공된 실시 예에 따른 프로세스를 위한 프로세스 흐름도이다.
도 5는 본 명세서에 제공된 실시 예에 따른 보호 층의 증착에 적합한 프로세스 챔버의 개략적인 제시이다.
도 6은 개시된 실시 예들에 따른 프로세스들의 증착에 적합한 프로세싱 장치의 개략적인 예시이다.
도 7은 본 명세서에 제공된 실시 예에 따른 멀티 스테이션 프로세싱 시스템의 개략도를 도시한다.
구리 시드 층들을 보호하기 위한 방법들이 제공된다. 방법들은 대기중에서의 원치 않은 산화로부터 그리고 산성 전해질에서의 용해로부터 구리 시드 층들을 보호하도록 사용될 수 있다. 방법들은 다양한 반도체 기판들에서 사용될 수 있지만, 약 20 ㎚ 미만의 폭들 (구리 시드 층이 증착된 후 폭을 지칭함), 약 15 ㎚ 미만, 예를 들어, 약 7 내지 14 ㎚, 또는 약 7 내지 10 ㎚의 폭들을 갖는 리세스된 (recess) 피처들과 같은, 좁은 리세스된 피처들을 갖는 반도체 기판들에 특히 유리하다. 좁은 피처들을 갖는 기판들은 통상적으로 특히 본 명세서에 제공된 보호 방법들로부터 유리한, 박형 구리 시드 층들 (예를 들어, 1 내지 3 ㎚ 두께 층들) 을 필요로 한다. 구리 시드 층들이 대기에 노출될 때, 구리는 구리 옥사이드를 형성하기 위해 산화될 수 있다. 구리 시드 층이 상대적으로 두꺼우면, 구리 옥사이드는 통상적으로 구리 금속의 표면 상에만 형성되고, 구리 시드 층은 여전히 그 기능을 수행할 수 있다. 그러나, 박형 구리 시드 층들, 예를 들어, 0.5 내지 2 ㎚ 두께 시드 층들이 대기에 노출될 때, 구리 옥사이드는 전체 막 깊이 도처에 형성될 수 있고, 이에 따라 완전히 불연속적인 시드 층을 발생시킨다. 전기도금의 최초 단계들 동안, 구리 옥사이드는 산성 전해질에 용해될 수 있고 아래에 놓인 층들이 노출될 수도 있고, 이는 결국 전기도금된 구리의 핵생성 차이들을 초래한다. 또한, 구리 시드 층이 표면 상에서만 산화되고 여전히 구리 금속을 함유하더라도, 산성 전해질에서 빠른 속도의 구리 옥사이드 용해는 상당한 양의 시드 층 재료의 손실을 초래할 것이다. 이에 더하여, 매우 박형의 시드 층들이 사용될 때, 시드 층 두께 및 산화의 변동은 최초 시드 층 두께에 대해 클 수 있다. 이들 변동들은 전기도금 동안 구리의 핵생성 레이트들에 큰 변동들을 초래할 수 있다. 구리 시드 층들의 원치 않은 산화는 통상적으로 전기도금 동안 보이드들의 형성을 발생시키고, 이는 다마신 (Damascene) 피처들의 측벽들의 근방에서 특히 두드러지고, 구리 시드 층들은 통상적으로 가장 박형이다.
일부 경우들에서 구리 옥사이드가 환원제에 기판을 노출시킴으로써, 예컨대 환원 플라즈마 처리를 사용함으로써 구리 금속으로 환원될 수 있지만, 이 처리는 여전히 구리 손실을 초래할 수 있고, 모든 문제들을 완화하기에 충분하지 않을 수도 있다. 예를 들어, 구리 시드 층 산화는 일부 경우들에서 아래에 놓인 확산 배리어 층의 산화를 초래할 수도 있다. 구리 옥사이드가 전기도금 전 수소 플라즈마 처리에 의해 환원되더라도, 이 처리는 산화된 배리어 재료를 환원시키기에 충분하지 않을 것이다. 또한, 산화된 확산 배리어 재료와 구리 시드 층 사이의 접착은 약화될 것이다. 이들 문제들은 본 명세서에 기술된 바와 같이, 희생 보호 층들을 사용하여 산화로부터 구리 시드 층들을 보호함으로써 완화될 수 있다.
방법들은 하나 이상의 리세스된 피처들을 갖는 반도체 기판 상의 구리 시드 층 위에 보호 층을 형성하는 것을 수반한다. 보호 층은 구리보다 낮은 비부식성 (less noble) 금속 (예를 들어, 코발트, 아연, 주석, 또는 철) 을 포함하고, 금속은 산화된 형태 (예를 들어, 코발트 옥사이드, 아연 옥사이드, 주석 옥사이드, 또는 철 옥사이드) 일 수도 있다. 예를 들어, 보호 코발트 층은 먼저 CVD 또는 PVD를 사용하는 (0 산화 상태에서) 코발트 금속의 증착, 이어서 기판을 대기에 노출시키고 코발트로 하여금 코발트 옥사이드로 산화되게 함으로써 구리 시드 층 위에 형성될 수도 있다. 보호 층은 희생적이고, 전기도금의 최초 단계들 동안 전해질에서 용해되게 한다. 보호 시드 층은 0 산화 상태의 금속 및/또는 산화된 금속 (예를 들어, 금속 옥사이드) 을 포함할 수도 있고, 보호 시드 층 화학 물질은 도금 전해질에 용해 가능하도록 선택된다.
예를 들어, 0 산화 상태의 금속은 (금속이 구리보다 낮은 비부식성 한) 치환 반응을 통해, 또는 산에서의 산화를 통해 용해될 수 있다. 예를 들어, 0 산화 상태의 코발트는 식 (2) 또는 식 (3) 에 따라 용해될 수도 있다.
Co + Cu2+ → Cu + Co2+ (2)
Co + 4H+ + O2 → Co2 + 2H2O (3)
(코발트 옥사이드와 같은) 금속 옥사이드들은 또한 산화 도금 용액들에 용해성일 것이다. 보호 층이 용해된 후, 아래에 놓인 구리 시드 층이 노출되고, 금속 (예를 들어, 구리) 이 노출된 구리 시드 층 상에 전기도금된다. 이러한 보호는 구리 시드 층 및 아래에 놓인 층들의 부식의 상당한 감소를 초래할 수 있고, 결과적으로, 전기도금된 층들에서 감소된 수의 보이드들 및 결함들을 초래할 수 있다.
본 명세서에 사용된 용어 “반도체 기판”은 구조체 내의 모든 곳에 반도체 재료를 포함하는 반도체 디바이스 제조의 임의의 단계에서의 기판을 지칭한다. 반도체 기판의 반도체 재료는 노출될 필요가 없다는 것이 이해된다. 반도체 재료를 커버하는 다른 재료들 (예를 들어, 유전체들) 의 복수의 층들을 갖는 반도체 웨이퍼들은 반도체 기판들의 예들이다. 이하의 상세한 기술 (description) 은 개시된 구현 예들이 반도체 웨이퍼, 예컨대 200 ㎜, 300 ㎜, 또는 450 ㎜ 반도체 웨이퍼 상에서 구현된다고 가정한다. 그러나, 개시된 구현 예들은 이렇게 제한되지 않는다. 워크피스 (work piece) 는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 구현 예들을 이용할 수도 있는 다른 워크피스들은 인쇄 회로 기판들 등과 같은 다양한 물품들을 포함한다.
수치들에 관해 사용될 때 용어 “약”은 달리 명시되지 않는 한 인용된 수치의 ±10 ％ 범위를 포함한다.
용어 “구리 시드 층”은 구리를 포함하는 층들을 지칭하고, 순수 구리, 및 순수 합금들, 예컨대 구리 망간 합금들 모두를 포괄한다. 일부 실시 예들에서 구리 시드 층 내의 구리 함량은 적어도 약 50 ％, 예컨대 약 80 ％, 적어도 약 95 ％ 또는 적어도 약 99 ％이고, 여기에서 ％는 원자 ％를 지칭한다. 구리 시드 층에서 적어도 일부 구리는 0 산화 상태의 금속성 구리이다.
용어 “보호 금속 층” (예를 들어, 보호 코발트 층) 은 금속을 포함하는 층을 지칭하고, 금속은 0 산화 상태 또는 (비 0 산화 상태에서) 산화된 형태일 수도 있다. 예를 들어, 보호 코발트 층은 코발트 옥사이드를 포함할 수도 있고, 또는 본질적으로 코발트 옥사이드로 구성될 수도 있다. 일부 실시 예들에서, 보호 금속 층은 0 산화 상태의 금속 및 비 0 산화 상태의 금속 모두를 포함한다.
“구리보다 낮은 비부식성 금속들”은 구리보다 낮은 (보다 음의) 표준 전극 전위를 갖는 금속들을 지칭한다. 예를 들어, 코발트, 주석, 아연, 및 철은 구리보다 낮은 표준 전극 전위들을 갖는다 (0 산화 상태로의 환원을 지칭함).
방법들은 약 20 ㎚ 미만, 예컨대 약 15 ㎚ 미만의 폭들을 갖는 좁은 리세스된 피처들을 갖는 기판들 상의 전기도금에 특히 유용하다. 본 명세서에 사용된 바와 같이, 리세스된 피처들의 폭들은 달리 언급되지 않는 한, 구리 시드 층 증착 후의 폭들을 지칭한다.
제공된 방법들의 실시 예는 도 1a 내지 도 1d에 의해 예시되고, 이는 프로세싱 동안 반도체 기판의 일부의 개략적인 단면도들을 도시한다. 방법은 방법의 실시 예를 예시하는 프로세스 흐름도를 제공하는, 도 2에 의해 더 예시된다. 도 2를 참조하면, 프로세스 챔버에 적어도 하나의 리세스된 피처 및 노출된 구리 시드 층을 갖는 반도체 기판을 제공함으로써 프로세스는 201에서 시작된다. 일부 실시 예들에서, 기판은 유전체 층에 형성된, 비아들 및 트렌치들과 같은 복수의 리세스된 피처들을 갖는 반도체 웨이퍼이다. 일 실시 예에 따른 기판의 일부가 도 1a에 도시된다. 기판은 유전체 층 (101) 내에 형성된 리세스된 피처를 갖는, 유전체 층 (101) 을 포함하고, 기판은 유전체 층 (101) 과 콘택트하는 확산 배리어 층 (105), 확산 배리어 층 (105) 과 콘택트하는 습윤 층 (wetting layer) (107), 및 습윤 층 (107) 위에 형성된 구리 시드 층 (109) 을 포함하는, 층의 스택으로 컨포멀하게 (conformally) 라이닝된다. 이러한 기판은 포토리소그래피 (photolithographic) 방법들에 의해 리세스된 피처 (103) 를 형성하도록 유전체 층 (109) 을 먼저 패터닝하고, 이어서 확산 배리어 재료 (예를 들어, TaNx, TiNx, WNx, 및 WCNx 중 하나 이상), 습윤 층 재료 (예를 들어, 코발트), 및 마지막으로 구리 시드 층 재료 (예를 들어, 순수 구리 또는 구리 합금) 의 순차적인 증착에 의해 획득될 수 있다. 확산 배리어 층 (105) 은 구리의 유전체 (101) 내로의 확산으로부터 유전체 층 (101) 을 보호하는 역할을 한다. 일부 실시 예들에서, 확산 배리어 재료는 PVD에 의해 증착된다. 예를 들어, TaNx 또는 TiNx 이중층이 탄탈룸 또는 티타늄 스퍼터 타깃 (sputter target) 및 질소-함유 프로세스 가스를 사용하여 PVD에 의해 기판 위에 증착될 수 있다. 다음으로, 확산 배리어 재료가 증착된 후, 습윤 층 (107) 이 확산 배리어 층 (105) 위에 증착된다. 습윤 층 (107) 은 확산 배리어 층에 구리 시드 재료의 접착을 촉진시키는 역할을 한다. 일부 실시 예들에서, 습윤 층이 사용되지 않고, 구리 시드 층은 확산 배리어 층 (103) 직상에 증착된다. 예시된 실시 예에서, 습윤 재료는 예를 들어, CVD, ALD, 또는 PVD에 의해 증착될 수 있는, 코발트이다. 구리 시드 층 (109) 은 통상적으로 습윤 층 (107) 상에 또는 습윤 층이 사용되지 않을 때 확산 배리어 층 (105) 직상에 PVD에 의해 증착된다. 도 1a에 도시된 구조는 구리 시드 층 (109) 이 리세스된 피처의 측벽들 상의 필드 영역, 및 리세스된 피처의 하단부 모두에서 노출되는 기판을 예시한다. 다른 실시 예들에서, 구리 시드 층은 예를 들어, 적어도 리세스된 피처의 측벽들에서, 기판의 일부에서만 노출될 수도 있다. 예를 들어, 일부 실시 예들에서, 리세스된 피처의 하단부는 아래에 놓인 층의 노출된 전도성 재료 (예를 들어, 하부 금속화 층으로부터의 구리 라인) 를 포함할 수도 있고, 구리 시드 층은 재스퍼터링 (resputtering) 에 의해 리세스된 피처의 하단부로부터 제거된다. 다른 실시 예들에서, 필드 영역 내의 구리 시드 층은 비전도성 재료로 커버될 수도 있다. 확산 배리어 층 (105), 습윤 층 (107), 및 구리 시드 층 (109) 의 두께들은 리세스된 피처 (103) 의 사이즈에 따라 가변할 수 있다. 일부 실시 예들에서, 층들 각각은 약 10 내지 200 Å, 보다 통상적으로 약 10 내지 50 Å 범위의 두께를 갖고, 측벽들에서의 평균 두께를 지칭한다. 일부 실시 예들에서, 구리 시드 층 증착 후 리세스된 피처의 폭은 약 20 ㎚ 미만이고, 구리 시드 층의 두께는 약 0.5 내지 3 ㎚이고, 측벽들에서의 평균 두께를 지칭한다.
노출된 구리 시드 층을 갖는 기판이 형성된 후, 기판은 보호 층을 증착하기 위해 증착 프로세스 챔버 내에 배치된다. 바람직하게, 기판이 에어 브레이크 (air break) 없이 보호 층의 증착을 위해 구성된 프로세스 챔버로 이송될 때, 구리 시드 층 증착 동안 또는 증착 후, 구리 시드 층은 대기 또는 산화 가스들에 노출되지 않는다. 이는 구리 시드 층 상의 구리 옥사이드의 형성을 방지하기 위해 수행된다.
도 2를 참조하면, 구리보다 낮은 비부식성 금속을 포함하는 보호 층은 바람직하게 대기에 구리 시드 층을 노출하지 않고, 동작 203에서 증착 챔버에서 구리 시드 층 위에 증착된다. 보호 층은 PVD, CVD, 및 ALD를 포함하는 다양한 방법들에 의해 증착될 수 있다. 이 단계에서 증착될 수 있는 구리보다 낮은 비부식성 금속들의 예들은 코발트, 주석, 아연, 및 철을 포함한다. 일부 실시 예들에서, 증착될 때 보호 층의 금속들은 0 산화 상태에 있다. 일 실시 예에서, 코발트 금속 보호 층은 CVD 또는 ALD 프로세스에서 코발트-함유 전구체의 반응에 의해 기판 상에 증착된다. 일부 실시 예에서, 증착 후 동작 205에서, 기판은 대기에 노출되고, 보호 층 내의 금속들은 금속-산소 결합들을 형성하게 된다. 보호 층의 금속들은 부분적으로 또는 완전히 옥사이드들로 변환될 수 있다. 일부 실시 예들에서, 보호 층의 금속의 적어도 90 ％는 금속 옥사이드로 변환된다. 다른 실시 예들에서, 보호 층의 실질적으로 모든 금속은 금속 옥사이드로 변환된다. 예를 들어, 보호 층의 코발트 금속은 대기에 노출 시 코발트 옥사이드로 산화될 수 있다. 다른 실시 예들에서, 0 산화 상태의 금속이 증착된 후, 대기 노출보다 더 제어된 분위기에서 금속 옥사이드를 형성하기 위해 산화 처리를 겪는다. 예를 들어, 기판은 코발트 옥사이드와 같은 금속 옥사이드를 형성하기 위해 선택 가능하게 (optionally) 플라즈마의 존재 하에 프로세스 챔버에서, O2 또는 O3와 같은 산소-함유 반응 물질에 노출될 수도 있다.
보호 층의 형성 후 획득된 구조는 도 1b에 도시된다. 예시된 실시 예에서, 보호 층 (111) 은 구리 시드 층 (109) 위에 컨포멀하게 형성되고, 리세스된 피처 (103) 의 측벽들에서, 그리고 리세스된 피처 (103) 의 하단부에서 필드 영역 내의 구리 시드 층 (109) 을 커버한다. 일부 실시 예들에서, 형성된 보호 층 (111) 은 약 1 내지 20 ㎚의 두께를 갖는다. 약 20 ㎚ 이하의 폭들을 갖는 좁은 피처들에서, 보호 층은 통상적으로 약 3 ㎚ 미만, 예컨대 약 1 내지 2 ㎚의 두께를 갖는다. 일 특정한 예에서, 약 1 내지 2 ㎚의 두께를 갖는 코발트 보호 층은 약 2 내지 3 ㎚의 두께를 갖는 구리 시드 층 위에 증착된다. 구리 시드 층 위에 놓인 (reside) 보호 층은 실질적으로 대기와 구리 시드 층의 콘택트를 차단할 수 있고, 구리 시드 층의 산화를 방지하거나 약화시킬 수 있다.
다음으로, 동작 207에서, 노출된 보호 층을 갖는 기판이 전기도금 용액과 콘택트되고, 보호 층은 용해된다. 이 단계는 전기도금의 최초 단계들 동안 전기도금 장치에서 발생한다. 예를 들어, 금속 옥사이드들 (예를 들어, 코발트 옥사이드, 철 옥사이드, 아연 옥사이드, 또는 주석 옥사이드) 및/또는 산에 용해 가능한 0 산화 상태의 금속들 (예를 들어, 코발트, 철, 아연, 또는 주석) 을 포함하는 노출된 보호 층을 갖는 기판은 산성 구리 도금 용액과 콘택트될 수 있다. 구리 도금 용액은 구리 염 (예를 들어, 구리 설페이트 및/또는 구리 메탄설포네이트) 및 산 (예를 들어, 황산 및/또는 메탄술폰산), 그리고 선택 가능하게 리세스된 피처들을 충진하는 것을 돕는 첨가제들 (예를 들어, 할라이드들, 촉진제들 (accelerators), 억제제들 (suppressors), 및 평탄화제들 (levelers)) 을 포함한다. 일부 실시 예들에서, 기판은 전해질과의 최초 콘택트 동안 전기적으로 바이어싱되지 않는다. 예를 들어, 기판은 최초 콘택트 후 약 1 초 이하 (예를 들어, 0.1 내지 1 초) 캐소드로 바이어싱될 수도 있다. 이 방법은 저온 진입 (cold entry) 으로 지칭되고, 일부 실시 예들에서 보호 층의 용해를 방해하지 않기 때문에 바람직하다. 다른 실시 예들에서, 기판은 전해질과의 최초 콘택트 동안 캐소드로 바이어싱될 수도 있다. 예를 들어, 일부 실시 예들에서 정전위 (potentiostatic) 기판 진입이 사용되고, 기판은 전해질로의 최초 노출 동안 일정한 전위로 유지된다. 바이어스는 보호 층의 용해를 완전히 차단하지 않도록 선택된다. 일부 실시 예들에서, 적어도 90 ％의 보호 층이 전해질과의 최초 콘택트 동안 용해된다. 일부 실시 예들에서, 실질적으로 모든 보호 층 재료가 이 단계 동안 용해되고, 구리 시드 층이 노출된다. 보호 시드 층 용해 후 발생하는 구조가 도 1c에 도시된다. 이 예시에서, 보호 층 (111) 은 완전히 제거되고, 아래에 놓인 구리 시드 층 (109) 은 이제 전해질에 노출된다.
동작 209에서, 금속은 반도체 기판 상의 적어도 하나의 리세스된 피처를 충진하기 위해 전기도금된다. 예를 들어, 리세스된 피처는 구리로 충진될 수도 있다. 동작 207 및 동작 209는 통상적으로 일 전기도금 장치에서 수행되고, 보호 층 (207) 의 용해는 피처를 충진하는 것의 직전에 선행된다. 통상적으로 보호 시드 층의 용해를 위해 그리고 리세스된 피처들을 금속으로 전기충진하기 위해 사용된 전해질들은 실질적으로 동일한 조성을 갖는다. 예를 들어, 구리는 구리 염, 산, 및 선택 가능하게 전기도금 첨가제들을 함유하는 전해질과 캐소드로 바이어싱된 기판을 콘택트함으로써 리세스된 피처 내에 전착된다 (electrodeposit). 일부 실시 예들에서, 전기도금 챔버로부터 전해질의 일부를 제거하고, 전기도금 동안 또는 복수의 기판들 상의 전기도금 동작들 사이에서 새로운 보충 용액 (fresh make-up solution) 으로 전해질을 보충하는 것이 바람직하다. 전해질의 이 방출-및-주입 (bleed-and-feed) 은 보호 층의 용해 후 전해질에 진입하는 금속 이온들의 농도를 감소시키는 것에 유용하다. 그러나, 보호 층 재료로부터의 금속 이온들의 양은 보통 적고, 이들 이온들은 통상적으로 전기충진 동안 역효과들을 유발하지 않는다. 예를 들어, 적은 양의 코발트 이온들은 리세스된 피처들 내로의 구리의 전착 동안 전해질 내에 존재할 수도 있다.
전기충진이 완료된 후 형성되는 구조는 도 1d에 도시되고, 이는 리세스된 피처를 충진하고 필드 영역 내에 오버버든 (overburden) 을 형성하는 전착된 금속 층 (113) 을 도시한다. 보호 층의 사용은 결함들 (예컨대 측벽들 근방의 보이드들) 의 수를 실질적으로 감소시키거나 다마신 프로세싱을 겪는 반도체 기판들에서의 이러한 결함들을 제거할 수 있다. 이 이점은 특히 전기도금이 약 20 ㎚ 미만, 또는 약 15 ㎚ 미만의 폭들을 갖는 좁은 피처들에서 수행될 때 두드러진다.
도 1a 내지 도 1d에 의해 예시된 실시 예에서, 보호 층은 리세스된 피처의 측벽들에서 구리 시드 층을 코팅하도록 컨포멀하게 증착된다. 대안적인 실시 예에서, 보호 층은 리세스된 피처를 밀봉하는 (seal off) 플러그로서 증착될 수도 있고, 이에 따라 구리 시드 층이 대기와 콘택트하는 것을 방지한다. 이 실시 예는 도 3a 내지 도 3d에 예시된다. 이 실시 예는 매우 좁은 리세스된 피처들, 예를 들어, 5 ㎚ 이하 (에컨대 약 3 ㎚ 이하) 의 폭들을 갖는 피처들을 갖는 기판을 프로세싱하는데 특히 적합한데, 이러한 좁은 피처들 내로의 금속들의 컨포멀한 (conformal) 증착이 어렵기 때문이다. 도 3a에 도시된 기판은 도 1a를 참조하여 기술된 기판과 유사한 구조를 갖는다. 기판은 증착 챔버 내에 배치되고, 보호 층 (111) 은 도 3b에 도시된 바와 같이, 리세스된 피처의 측벽들을 커버하지 않고 리세스된 피처 (103) 의 필드 영역 및 개구부를 커버하도록 컨포멀하지 않게 (nonconformally) 형성된다. 보이드는 리세스된 피처의 개구부를 커버하는 보호 층 (111) 에 의해 대기로부터 밀봉되는, 리세스된 피처 (103) 내에 형성된다. 보호 층의 증착은 구리 시드 층이 대기와 콘택트하지 않도록, 그리고 따라서 리세스된 피처 내부의 보이드가 공기에 의해 충진되지 않도록 수행되는 것이 바람직하다. 이 구성은 측벽들에서의 구리 시드 층으로 하여금 산화로부터 보호되게 한다. 다음으로, 기판은 대기에 노출될 수도 있고, 보호 층 (111) 의 금속은 금속 옥사이드를 형성하기 위해 산소와 반응할 수도 있다. 이 변형은 공기와의 콘택트로부터 보호된 채 남아 있는 측벽들에서 구리 시드 층에 영향을 주지 않는다.
다음으로, 기판은 전기도금 용액과 콘택트되고, 보호 층 (111) 은 용해되어, 구리 시드 층을 전기도금 용액에 개방한다. 더 이상 보호 층을 갖지 않는, 발생하는 구조는 도 3c에 도시된다. 다음으로, 금속 (예를 들어, 구리) 이 리세스된 피처 내로 전기도금되어, 도 3d에 도시된 구조를 형성한다. 보호 층의 용해 및 구리의 전착은 시간 상 중첩될 수 있다.
일부 실시 예들에서, 보호 층의 금속은 코발트이다. 코발트는 구리보다 낮은 비부식성이고, 실질적으로 아래에 놓인 구리 시드 층의 품질에 영향을 주지 않고 공기 중 산화될 수 있다. 또한, 코발트는 확산 배리어 층과 구리 시드 층 사이의 스택 내의 습윤 층을 위한 금속에 적합하다. 따라서 또한 코발트 습윤 층을 활용하는 스택들에서 보호 층에 코발트를 사용하는 것은 동일한 방법들 및/또는 프로세스 챔버들이 습윤 층 및 보호 층의 증착에 사용될 수 있기 때문에, 증착 효율성에 기여한다.
Cu/Cu2+ 쌍 및 Co/Co2+ 쌍의 표준 평형 전위들의 비교는 코발트 (Co) 가 보다 낮은 표준 평형 전위를 갖고, 따라서 구리 (Cu) 와 콘택트할 때 갈바닉 부식 (galvanic corrosion) 을 겪을 수 있다는 것을 나타낸다. Cu와 Co 사이의 개방 회로 전위 차는 2 내지 10 범위의 모든 pH 값들에 대해 약 200 내지 300 mV이다. 코발트는 높은 부식 및 용해 레이트들뿐만 아니라 산성 용액에서 코발트와 구리 사이의 부식 전위들의 차이로 인한 갈바닉 부식의 강한 가능성을 보여준다. 그 결과, 코발트 막은 모든 코발트가 산화될 때까지 부식으로부터 구리 시드 층을 보호하도록 갈바닉 부식을 겪을 것이다.
코발트 보호 층을 활용하는 실시 예에 대한 프로세스 흐름도가 도 4에 도시된다. 동작 401에서, 구리 시드 층이 PVD에 의해 기판 상에 증착된다. 일부 실시 예들에서, 코발트 습윤 층이 구리 시드 층 증착 전에 확산 배리어 재료 상에 사전 증착되고, 구리 시드 층은 코발트 상에 증착된다. 증착은 증착 동안 또는 증착 직후 대기에 기판을 노출하지 않고 PVD 챔버에서 수행된다. 기판은 구리 타깃 (또는 적절한 구리 합금으로 이루어진 타깃) 을 하우징하는 PVD 챔버의 지지부 상에 배치되고, 아르곤과 같은 프로세스 가스가 프로세스 챔버 내로 도입된다. 구리는 도 1a에 도시된 바와 같이 구리 시드 층이 기판을 코팅하도록 기판 상으로 스퍼터링된다. 다음으로 403에서, 기판을 대기에 노출하지 않고, 코발트 보호 층이 코발트 금속을 형성하기 위해 코발트-함유 전구체를 반응시킴으로써 구리 시드 층 위에 증착된다. 증착은 CVD (반응이 프로세스 챔버 내에서 대량으로 발생함) 에 의해 또는 ALD (반응이 기판의 표면 상에 발생함) 에 의해 수행될 수도 있다. 본 명세서에 사용된 용어들 CVD 및 ALD는 열 증착 및 플라즈마-보조된 증착 모두를 포함한다. 코발트가 증착된 후 동작 405에서, 기판은 대기에 노출되어, 보호 층에서 코발트 옥사이드의 형성을 발생시킨다. 대안적으로 기판은 제어 가능하게 코발트 옥사이드를 형성하도록 프로세스 챔버에서 산소-함유 반응 물질로 (예를 들어, 산소-함유 가스에서 형성된 리모트 플라즈마로) 처리된다. 다음으로 동작 407에서, 기판은 보호 층 (존재한다면, 코발트 옥사이드 및 코발트 금속) 이 용해되도록 전기도금 용액과 콘택트되어, 구리 시드 층을 노출시킨다. 동작 409에서, 구리는 기판 상에 전기도금된다.
기술된 방법들에서 층들의 증착을 위한 프로세스 조건들 및 증착 방법들은 가변될 수 있고, 기판의 타입, 리세스된 피처들의 사이즈, 등에 종속될 수 있다. 일부 실시 예들에서, 구리 시드 층 및 보호 층은 일 툴 또는 모듈에 증착되고, 이는 구리 시드 층의 증착 후 그리고 보호 층의 증착 전 대기에 기판을 노출하지 않고 이들 층들의 증착을 허용한다.
코발트는 CVD, ALD, 또는 PVD 방법들에 의해 증착될 수도 있다. 일부 실시 예들에서, 코발트는 ALD 또는 CVD 방법들에 의해 피처 내에 컨포멀하게 증착된다. CVD 방법에서, 기판은 기판 상에 코발트 층을 형성하기 위해 적합한 코발트-함유 전구체 및 환원제에 노출된다. 온도는 약 70 ℃ 내지 약 400 ℃, 또는 약 80 ℃ 내지 약 200 ℃일 수도 있다. 일부 실시 예들에서, 온도는 약 70 ℃ 내지 약 200 ℃, 또는 약 100 ℃ 내지 약 120 ℃일 수도 있다. 챔버 압력은 약 0.1 Torr 내지 약 10 Torr, 또는 약 1 Torr 내지 약 5 Torr일 수도 있다. 일부 실시 예들에서, 챔버 압력은 약 0.5 Torr 내지 약 10 Torr, 또는 약 1 Torr 내지 약 3 Torr일 수도 있다. 다양한 실시 예들에서, 적합한 코발트-함유 전구체 및/또는 환원제는 아르곤 (Ar), 질소 (N2), 또는 일산화탄소 (CO) 와 같은, 캐리어 가스를 사용하여 챔버 내로 도입된다. 일부 실시 예들에서, 코발트-함유 전구체는 캐리어 가스로서 아르곤을 사용하여 챔버로 도입된다. 캐리어 가스의 플로우 레이트는 약 10 sccm 내지 약 300 sccm, 또는 약 10 sccm 내지 약 50 sccm일 수도 있다. 일부 실시 예들에서, 캐리어 가스의 플로우 레이트는 약 10 sccm 내지 약 100 sccm, 또는 약 10 sccm 내지 약 30 sccm일 수도 있다. 환원제는 선택된 코발트-함유 전구체를 환원시키기 위한 임의의 적합한 반응 물질일 수도 있다. 다양한 실시 예들에서, 환원제는 수소 (H2) 이다. 환원제는 약 100 sccm 내지 약 5000 sccm, 또는 약 2000 sccm 내지 약 5000 sccm의 플로우 레이트로 도입될 수도 있다. 특정한 증착 챔버에 따라, 본 개시 전반에 제공된 범위들 밖의 플로우 레이트들이 사용될 수도 있다는 것이 이해될 것이다.
ALD 방법에서, 기판이 적합한 코발트-함유 전구체의 펄스에 처음 노출되고, 이어서 전구체가 퍼지되고, 이어서 기판이 환원제의 펄스에 노출되고, 그리고 이어서 환원제가 퍼지되도록 기판이 사이클들로 노출될 수도 있고, 이러한 사이클들은 코발트의 목표된 두께가 기판 상에 형성될 때까지 반복될 수도 있다. ALD에 의한 증착 프로세스 동안, 온도는 약 70 ℃ 내지 약 400 ℃, 또는 약 100 ℃ 내지 약 200 ℃일 수도 있다. 일부 실시 예들에서, 온도는 약 70 ℃ 내지 약 200 ℃, 또는 약 100 ℃ 내지 약 120 ℃일 수도 있다. 압력은 약 1 Torr 내지 약 20 Torr, 또는 약 8 Torr 내지 약 15 Torr일 수도 있다. 다양한 실시 예들에서, 코발트-함유 전구체 및/또는 환원제는 Ar, N2, 또는 CO와 같은 캐리어 가스를 사용하여 챔버 내로 도입된다. 일부 실시 예들에서, 코발트-함유 전구체는 캐리어 가스로서 Ar을 사용하여 챔버 내로 도입된다. 캐리어 가스의 플로우 레이트는 약 10 sccm 내지 약 300 sccm, 또는 약 10 sccm 내지 약 100 sccm일 수도 있다. 일부 실시 예들에서, 캐리어 가스의 플로우 레이트는 약 50 sccm 내지 약 100 sccm일 수도 있다. 환원제는 선택된 코발트-함유 전구체를 환원시키기 위한 임의의 적합한 반응 물질일 수도 있다. 다양한 실시 예들에서, 환원제는 H2이다. 환원제는 약 100 sccm 내지 약 500 sccm, 또는 약 2000 sccm 내지 약 5000 sccm의 플로우 레이트로 도입될 수도 있다. 동작 206이 종료되는 시간은 피처의 사이즈에 종속된다.
코발트-함유 전구체들의 예들은 디카르보닐 사이클로펜타디에닐 코발트 (I), 코발트 카르보닐, 다양한 코발트 아미디네이트 (amidinate) 전구체들, 코발트 디아자디에닐 (diazadienyl) 착체들, 코발트 아미디네이트/구아니디네이트 (guanidinate) 전구체들, 및 이들의 조합들을 포함한다. 적합한 코발트-함유 전구체들은 유기기 및/또는 카르보닐기를 갖는 코발트 중심을 포함할 수도 있고, 유기기는 직쇄 탄화수소 또는 분지쇄 탄화수소일 수도 있는, 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 및 옥틸과 같은 알킬들을 포함한다. 일부 실시 예들에서, 유기금속 화합물은 치환되거나 치환되지 않은 알릴 리간드를 갖는다. 일부 실시 예들에서, 알릴 리간드는 치환되지 않는다.
일부 실시 예들에서, 유기금속 코발트 화합물은 다음의 구조를 갖는다:
Figure pct00001
여기에서 R1은 C1-C8-알킬, R2는 C1-C8 알킬, x는 0, 1, 또는 2이고, y는 0 또는 1이다.
일부 실시 예들에서, R1은 C2-C8-알킬, R2는 독립적으로 C2-C8 알킬이다.
본 명세서에 사용된 용어 “알킬”은 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 및 옥틸과 같은, 1 내지 8 원자들 길이의 포화된 탄화수소 사슬을 지칭한다. 용어 “알킬”은 직쇄 탄화수소 또는 분지쇄 탄화수소 모두를 포함한다. 따라서, 용어 프로필은 n-프로필 및 이소프로필 모두를 포함한다. 용어 부틸은 n-부틸, sec-부틸, 이소-부틸, 및 tert-부틸 모두를 포함한다.
일부 실시 예들에서, x는 0이고 y는 1이다. 본 실시 예에 따른 유기금속 화합물의 일 예가 아래에 도시된다:
Figure pct00002
특정한 기술된 화합물들은 CA, Fremont 소재의 Lam Research Inc. 로부터 입수 가능한 대응하는 증착 장치들과 함께, MA, Haverhill 소재의 SAFC-Hitech로부터 입수 가능하다. 코발트 보호 층이 형성된 후, 기판은 대기에 노출되고, 전기도금 장치로 이송된다.
금속들의 전착은 전기도금 장치에서 수행되고, 장치는 전해질 및 애노드를 홀딩하도록 구성된 도금 챔버를 포함한다. 장치는 전기도금 동안 기판을 회전시키도록 구성될 수도 있는 기판 홀더를 더 포함하고, 통상적으로 전력 공급부와 전기적으로 통신하는 복수의 전기 콘택트들을 포함한다. 장치는 전착 동안 기판을 캐소드로 바이어싱하도록 구성된다. 도금 챔버는 예를 들어 전해질을 방출-및-주입 보충하기 위해, 전해질을 부가하고 제거하기 위한 유입구 및 유출구를 포함할 수 있다. 전해질은 금속 이온들, 및 통상적으로 산을 포함하는 수용액이다.
리세스된 피처들을 충진하기 위한 구리의 전착은 구리 이온들, 및 바람직하게 산 (예를 들어, 황산, 메탄술폰산 또는 이들 산들의 혼합물) 을 포함하는 임의의 적합한 전해질에서 수행될 수 있다. 전해질은 할라이드 이온들, 억제제들, 촉진제들, 및 평탄화제들과 같은, 바텀-업 (bottom-up) 충진을 촉진하는 첨가제들을 더 포함할 수도 있다. 일부 실시 예들에서, 저 농도의 구리 이온들을 갖는 전해질을 사용하는 구리를 전기도금하는 것이 바람직하다. 일 양태에서, 본 명세서의 실시 예들은 보호 코발트 층에 의해 커버된 구리 시드 층을 갖는 기판을 수용하는 단계; 약 10 g/L 미만의 구리 이온들, 및 산성 pH를 갖는 수성 저 구리 산-함유 전해질에서 기판을 침지시키는 단계; 및 기판을 전기적으로 바이어싱하는 단계를 포함하여, 다마신 피처들 내로 구리를 전기도금하는 방법을 제공한다. 일부 실시 예들에서, 기판은 기판이 전해질과 처음 콘택트된 후 캐소드로 바이어싱된다. 보호 코발트 층은 전해질에 용해되고, 구리는 구리 시드 층 상에 전기도금된다.
일부 실시 예들에서, 저 구리 전해질은 적어도 하나의 억제제 화합물을 포함한다. 어떠한 이론 또는 작용 메커니즘에 얽매이기를 바라지 않지만, 억제제들은 (단독으로 또는 다른 배스 (bath) 첨가제들과 조합하여) 특히 표면 화학흡착 할라이드 (예를 들어, 클로라이드 또는 브로마이드) 와 조합하여 존재할 때, 기판-전해질 계면에 걸쳐 전압 강하의 상당한 증가를 초래하는 표면-운동 분극화 (surface-kinetic polarizing) 화합물들인 것으로 여겨진다. 할라이드는 억제제 분자들과 웨이퍼 표면 사이의 브리지로서 역할할 수도 있다. 억제제는 (1) 억제제가 없는 영역들에 대해 억제제가 존재하는 영역들에서 기판 표면의 국부적 분극화를 증가시키고, 그리고 (2) 전면적으로 기판 표면의 분극화를 증가시킨다. 증가된 (국부적 및/또는 전면적) 분극화는 증가된 저항/임피던스 및 따라서 특정한 인가된 전위에서 보다 느린 도금에 대응한다.
억제제들이 시간이 지남에 따라 천천히 저하될 수도 있지만, 증착된 막으로 통합되지는 않는다고 여겨진다. 억제제들은 종종 상대적으로 큰 분자들이고, 많은 경우들에서 이들은 본질적으로 폴리머 (예를 들어, 폴리에틸렌 옥사이드, 폴리프로필렌 옥사이드, 폴리에틸렌 글리콜, 폴리프로필렌 글리콜, 등) 이다. 억제제들의 다른 예들은 S-함유 작용기 및/또는 N-함유 작용기를 갖는 폴리에틸렌 옥사이드 및 폴리프로필렌 옥사이드, 폴리에틸렌 옥사이드 및 폴리프로필렌 옥사이드들의 블록 폴리머를 포함한다. 억제제들은 직쇄 구조들 또는 분지쇄 구조들을 가질 수 있다. 시중 억제제 용액에 다양한 분자량들을 갖는 억제제 분자들이 공존한다는 것이 일반적이다. 부분적으로 억제제들의 큰 사이즈로 인해, 리세스된 피처 내로의 이들 화합물들의 확산은 상대적으로 느리다.
일부 실시 예들에서, 방법은 약 3 mA/cm2 이하의 전류 밀도로 피처들 내로 구리를 전기도금하는 것을 수반한다. 특정한 실시 예들에서 (예를 들어, 저 구리 농도들이 사용될 때), 전해질은 약 2 내지 15 g/L의 산, 또는 약 5 내지 10 g/L의 산을 포함할 수도 있다. 전해질의 pH는 일부 구현 예들에서 약 0.2 내지 2일 수도 있다. 전해질은 또한 활성 유기 첨가제들 리터 당 약 10 내지 500 mg을 포함할 수도 있다. 일부 구현 예들에서, 활성 유기 첨가제들은 하나 이상의 촉진제 화합물을 포함할 수도 있다. 촉진제의 농도는 리터 당 약 20 mg 미만, 또는 리터 당 약 10 mg 미만일 수도 있다. 특정한 경우들에서, 활성 유기 첨가제들은 하나 이상의 평탄화제 화합물을 포함한다. 일부 구현 예들에서, 전해질은 약 5 g/L 미만의 구리 이온들을 포함한다. 또한, 전해질은 리터 당 약 10 내지 150 mg의 할라이드 이온들을 포함할 수도 있다. 특정한 실시 예들에서 기판을 침지시킬 때, 기판은 전해질의 표면에 대해 비스듬히 침지되고 이어서 수평으로 배향될 수도 있다. 전기도금 동작은 제 1 증착 레이트로 구리로 기판 피처들을 충진하기 위한 제 1 도금 페이즈 (phase) 동안 구리를 전기도금하는 것; 및 제 1 증착 레이트보다 높은 제 2 증착 레이트로 기판 상에 구리의 오버버든 (overburden) 층을 증착하기 위한 제 2 도금 페이즈 동안 구리를 전기도금하는 것을 포함할 수도 있다. 전기도금 방법은 또한 기판 상에 도금-후 (post-plating) 처리를 수행하는 것을 포함할 수도 있다. 특정한 구현 예들에서, 도금-후 처리는 기판을 린싱 (rinsing) 및/또는 평탄화하는 것을 포함한다.
실험 결과들
확산 배리어 증착 후 그리고 구리 시드 증착 전 약 10 ㎚의 폭들을 갖는, 복수의 트렌치들을 갖는 웨이퍼 기판들 상에 구리가 전착되었다. 트렌치들은 유전체 층에 형성되었고, 유전체는 TaN 확산 배리어 층 (3 ㎚ 두께 PVD-증착된 TaN), 코발트 습윤 층 (1 ㎚ 두께 CVD-증착된 코발트 금속), 및 구리 시드 층 (PVD에 의해 증착된 2 내지 3 ㎚ 두께 CuMn 합금 또는 Cu) 을 포함하는 스택으로 라이닝되었다.
예 2, 예 3, 및 예 4에서, 1 ㎚ 두께 코발트 층이 대기에 구리 시드 층을 노출시키지 않고 CVD에 의해 구리 시드 층 위에 증착되었다. 기판은 이어서 대기에 노출되었고, 코발트는 산화되게 된다.
예 5, 예 6, 및 예 7에서, 2 ㎚ 두께 코발트 층이 대기에 구리 시드 층을 노출시키지 않고 CVD에 의해 구리 시드 층 위에 증착되었다. 기판은 이어서 대기에 노출되었고, 코발트는 산화되게 된다.
2 g/L 구리 이온들, 10 g/L 황산, 50 ppm 염화 이온들, 촉진제, 억제제, 및 평탄화제를 함유하는 전해질에서 전착이 수행되었다.
예 1 (비교 예). 보호 코발트 층을 갖지 않고, 노출된 구리 시드 층 (CuMn 합금) 을 포함한 기판 상에서 전기도금이 수행되었다. 기판은 정전위 진입 조건들 하에서 전해질 내로 침지되었고, 리세스된 피처들은 2.6 mA/cm2의 전류 밀도로 충진되었다. 복수의 보이드들이 충진 현미경 영상들 상에서 관찰되었다.
예 2 (1 ㎚ 코발트 보호 층, 정전위 진입). 구리 시드 층 (Cu) 위에 형성된 1 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 정전위 진입 조건들 하에서 기판이 전해질 내로 침지되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 예 1과 비교하여 보이드들의 수의 상당한 감소가 관찰되었다.
예 3 (1 ㎚ 코발트 보호 층, OCP (Open Circuit Potential) 진입). 구리 시드 층 (Cu) 위에 형성된 1 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 기판은 OCP 조건들 하에서 (기판을 바이어싱하지 않고) 전해질 내로 침지되고, 기판은 1 초 후 바이어싱되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 충진 품질은 예 2와 유사했다.
예 4 (1 ㎚ 코발트 보호 층, OCP (Open Circuit Potential) 진입). 구리 시드 층 (Cu) 위에 형성된 1 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 기판은 OCP 조건들 하에서 전해질 내로 침지되었다. 기판은 2 초 후 바이어싱되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 복수의 보이드들이 충진 현미경 영상들 상에서 관찰되었다. 충진 품질은 예 2 및 예 3에서보다 악화되었다.
예 5 (2 ㎚ 코발트 보호 층, 정전위 진입). 구리 시드 층 (Cu) 위에 형성된 2 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 기판은 정전위 진입 조건들 하에서 전해질 내로 침지되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 예 1과 비교하여 보이드들의 수의 상당한 감소가 관찰되었다. 충진 품질은 예 2에서 보다 우수했다.
예 6 (2 ㎚ 코발트 보호 층, OCP (Open Circuit Potential) 진입). 구리 시드 층 (Cu) 위에 형성된 2 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 기판은 OCP 조건들 하에서 전해질 내로 침지되었다. 기판은 1 초 후 바이어싱되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 충진 품질은 예 5와 유사했다.
예 7 (2 ㎚ 코발트 보호 층, OCP (Open Circuit Potential) 진입). 구리 시드 층 (Cu) 위에 형성된 2 ㎚ 두께 보호 코발트 층을 갖는 기판 상에서 전기도금이 수행되었다. 기판은 OCP 조건들 하에서 전해질 내로 침지되었다. 기판은 2 초 후 바이어싱되었고, 리세스된 피처들은 2.0 mA/cm2의 전류 밀도로 충진되었다. 복수의 보이드들이 충진 현미경 영상들 상에서 관찰되었지만, 보이드들의 수는 예 1보다 적었다. 충진 품질은 예 5 및 예 6에서보다 악화되었다.
측벽들 근방의 구리 충진의 개선은 코발트 보호 층을 채용한 (employ) 예들에서 명확하게 관찰되었다. 개선은 보다 두꺼운 코발트 층 (2 ㎚) 이 사용되었을 때 보다 컸다. 정전위 진입 및 OCP 진입 (1 초) 을 사용하는 전기도금은 코발트 보호 층을 채용한 기판들에 대해 유사하게 우수한 결과들을 생성했다. 보다 긴 OCP 시간 (2 초) 은 측벽 무결성 (integrity) 을 저하시켰다.
장치
제공된 방법들의 다양한 단계들이 PVD, CVD, ALD, 및 전착 장치들에서 구현될 수도 있다. 예를 들어, 구리 시드 층의 PVD 증착이 구리 타깃 및 기판 지지부를 홀딩하도록 구성된 프로세스 챔버를 갖는 PVD 장치에서 수행될 수 있다. 코발트 습윤 층 및 코발트 보호 층은 Lam Research Corporation, Inc. 로부터 입수 가능한 Altus® 툴과 같은 CVD 또는 ALD 장치에서 증착될 수 있다. 구리의 전착은 Lam Research Corporation, Inc. 로부터 입수 가능한 Sabre® 툴에서 수행될 수 있다. 일부 실시 예들에서, 구리 시드 층의 증착 및 보호 층의 증착은 이들 증착들 사이에서 대기에 기판을 노출시키지 않고 PVD 및 CVD를 수행하도록 구성되는 단일 모듈에서 수행된다. 예를 들어, 장치는 구리의 증착을 위해 구성된 PVD 프로세스 챔버 및 코발트의 증착을 위해 구성된 CVD 또는 ALD 프로세스 챔버를 포함할 수도 있고, 장치는 에어 브레이크 없이 구리 증착 챔버와 코발트 증착 챔버 사이에서의 기판의 이송을 허용한다.
일부 실시 예들에서, 장치가 제공되고, 장치는 하나 이상의 프로세스 챔버들 (예를 들어, PVD, CVD, ALD, 또는 전기도금 프로세스 챔버들 중 하나 이상), 및 본 명세서에 제공된 임의의 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함한다. 예를 들어, 장치는 PVD, CVD, 및/또는 ALD 프로세스 챔버, 및 반도체 기판 상의 구리 시드 층 위에 구리보다 낮은 비부식성 금속을 포함하는 보호 층의 증착을 유발하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함할 수도 있다. 예를 들어, 제어기는 CVD 또는 ALD에 의한 코발트의 증착을 유발하기 위한 인스트럭션들을 포함할 수도 있다.
보호 층의 증착은 임의의 PVD, CVD, 또는 ALD 프로세스 챔버들에서 수행될 수 있고, 각각은 플라즈마를 생성하기 위한 장비를 선택 가능하게 포함할 수도 있다. 이러한 챔버는 많은 형태들을 취할 수도 있고, 각각이 하나 이상의 기판 또는 웨이퍼들을 하우징할 수도 있고 다양한 기판 프로세싱 동작들을 수행하도록 구성될 수도 있는 하나 이상의 챔버들 또는 반응기들 (때때로 복수의 스테이션들을 포함함) 을 포함하는, 장치의 일부일 수도 있다. 하나 이상의 챔버들은 (그 위치 내에서 운동, 예를 들어, 회전, 진동, 또는 다른 교반이 있거나 없이) 규정된 위치 또는 위치들로 기판을 유지할 수도 있다. 일 구현 예에서, 막 증착을 겪는 기판은 프로세스 동안 챔버 내의 일 스테이션으로부터 또 다른 스테이션으로 이송될 수도 있다. 다른 구현 예들에서, 기판은 PVD 동작들 및 CVD 동작들과 같은 상이한 동작들을 수행하기 위해 장치 내에서 챔버로부터 챔버로 이송될 수도 있다. 프로세스 동안, 기판 각각은 페데스탈, 기판 척, 및/또는 다른 기판-홀딩 장치에 의해 제자리에 홀딩될 수도 있다. 기판이 가열되는 특정한 동작들에 대해, 장치는 가열 플레이트와 같은 가열기를 포함할 수도 있다.
도 5는 실시 예들 중 하나에 따른, 보호 층의 CVD 증착을 구현하도록 배열된 다양한 반응기 컴포넌트들을 도시하는 단순 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 반응기의 다른 컴포넌트들을 인클로징하는 (enclose) 프로세스 챔버 (524) 를 포함하고, 또한 접지된 가열기 블록 (520) 과 함께 작동하는 샤워헤드 (514) 를 포함하는 용량성-방전 (capacitive-discharge) 타입 시스템에 의해 생성된 플라즈마를 담도록 구성된다. 플라즈마가 일부 실시 예들에서 보호 층 증착 동안 반드시 사용되지는 않지만, 플라즈마 처리가 기판 처리-전 또는 처리-후에 사용될 수도 있기 때문에, 플라즈마 생성기를 구비한 프로세스 챔버에서 보호 층의 CVD가 수행될 수도 있다. 도시된 프로세스 챔버에서, 고 주파수 (High Frequency; HF) 무선 주파수 (Radio Frequency; RF) 생성기 (504) 및 저 주파수 (Low Frequency; LF) RF 생성기 (502) 가 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 전력 및 주파수는 프로세스 챔버 (524) 에 공급된 프로세스 가스들로부터 플라즈마를 생성하기에 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 100 W 내지 1000 W의 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 1 ㎒ 내지 100 ㎒, 예를 들어, 13.56 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 1 ㎒ 미만, 예를 들어, 100 ㎑일 수도 있다. 일부 구현 예들에서, 코발트 CVD는 플라즈마를 사용하지 않고 수행된다.
반응기 내에서, 페데스탈 (518) 이 기판 (516) 을 지지할 수도 있다. 페데스탈 (518) 은 증착 반응 및/또는 플라즈마 처리 반응 동안 그리고 그 사이에 기판을 홀딩하고 이송하기 위해 척, 포크 (fork), 또는 리프트 핀들 (미도시) 을 포함할 수도 있다. 척은 정전 척, 기계적 척, 또는 산업 및/또는 연구에서 사용하기 위해 이용 가능한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들이 유입구 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 사전 혼합되거나 혼합되지 않을 수도 있다. 프로세스의 증착 페이즈 및 플라즈마 처리 페이즈 동안 올바른 프로세스 가스들이 전달되는 것을 보장하기 위해, 적절한 밸브 및 질량 유량 제어 (mass flow control) 메커니즘들이 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우에서, 액체 유량 제어 (liquid flow control) 메커니즘들이 채용될 수도 있다. 이러한 액체들은 이어서 증착 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화점 이상으로 가열된 매니폴드에서의 이송 동안 프로세스 가스로 기화되고 혼합될 수도 있다.
코발트-함유 전구체 또는 질소-함유 가스와 같은 프로세스 가스들이 유출구 (522) 를 통해 챔버 (524) 를 나갈 수도 있다. 진공 펌프, 예를 들어, 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프 (540) 가 프로세스 챔버 (524) 로부터 프로세스 가스들을 인출하도록 (draw), 그리고 쓰로틀 밸브 (throttle valve) 또는 펜듈럼 밸브 (pendulum valve) 와 같은 폐-루프-제어된 플로우 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적합하게 저압으로 유지하도록 사용될 수도 있다.
상기 논의된 바와 같이, 본 명세서에 논의된 증착을 위한 기법들은 멀티 스테이션 또는 단일 스테이션 툴에서 구현될 수도 있다. 도 6은 이러한 툴의 일 예의 개략적인 예시이다. 특정한 실시 예들에서, 200 ㎜, 300 ㎜, 또는 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현 예들에서, 기판들은 매 증착 및/또는 증착-후 처리 후 인덱싱될 (index) 수도 있거나, 에칭 챔버들 또는 스테이션들이 또한 동일한 툴의 일부이면 에칭 단계들 후 인덱싱될 수도 있고, 또는 복수의 증착들 및 처리들이 기판을 인덱싱하기 전 단일 스테이션에서 수행될 수도 있다.
일부 실시 예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성되는 장치가 제공될 수도 있다. 적합한 장치가 다양한 프로세스 동작들을 수행하기 위한 하드웨어뿐만 아니라 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 제어기들, 기판 핸들링 시스템들, 등과 통신 가능하게 연결된 하나 이상의 프로세서들을 포함할 것이고, 장치가 개시된 실시 예들에 따라 기법을 수행하도록 인스트럭션들을 실행하도록 구성된다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능 매체가 시스템 제어기 (530) 에 커플링될 수도 있다. 제어기 (530) 는 본 명세서에 기술된 증착 동작들과 연관되는 다양한 프로세스 파라미터들의 제어를 용이하게 하도록, 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신 가능하게 연결될 수도 있다.
일부 실시 예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스 내에 저장되고, 메모리 디바이스 내로 로딩되고, 그리고 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행할 수도 있다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 기판 이동, RF 생성기 활성화, 등을 제어하기 위한 인스트럭션들뿐만 아니라 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 기판 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척, 및/또는 서셉터 (susceptor) 위치, 및 반응기 장치 (500) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 예를 들어, 소프트웨어는 코발트-함유 전구체의 플로우 레이트, 환원제의 플로우 레이트, 질소-함유 가스의 플로우 레이트, 및 상기 플로우 화학 물질 각각에 대한 노출 시간들을 제어하기 위한 인스트럭션들 또는 코드를 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기 (530) 는 장치가 본 개시에 따른 기법을 수행하도록, 통상적으로 하나 이상의 메모리 디바이스들 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 수도 있다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능 매체는 시스템 제어기 (530) 에 커플링될 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티 스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 둘 중 하나 또는 모두가 리모트 플라즈마 소스를 포함할 수도 있는, 인바운드 로드 록 (602) 및 아웃바운드 로드 록 (604) 을 갖는 멀티 스테이션 프로세싱 툴 (600) 의 실시 예의 개략도를 도시한다. 대기압에서, 로봇 (606) 이 카세트로부터 포드 (pod) (608) 를 통해 로딩된 기판들을 대기 포트 (610) 를 통해 인바운드 로드 록 (602) 내로 이동시키도록 구성된다. 기판은 인바운드 로드 록 (602) 내의 페데스탈 (612) 상의 로봇 (606) 에 의해 배치되고, 대기 포트 (610) 는 폐쇄되고, 그리고 로드 록은 펌핑 다운된다. 인바운드 로드 록 (602) 이 리모트 플라즈마 소스를 포함하면, 기판은 프로세싱 챔버 (614) 내로 도입되기 전 로드 록 내의 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 기판은 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드 록 (602) 에서 또한 가열될 수도 있다. 다음으로, 프로세싱 챔버 (614) 로의 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위해 반응기에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내에 기판을 배치한다. 도 6에 도시된 실시 예가 로드 록들을 포함하지만, 일부 실시 예들에서, 프로세스 스테이션 내로 기판의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시 예에서 1부터 4까지 번호가 붙여진 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 스테이션들은 도 5를 참조하여 상기 기술된 것들과 유사한 컴포넌트들을 포함할 수도 있다. 일부 실시 예들에서, 프로세스 스테이션 각각은 상이한 목적들 또는 복수의 목적들을 가질 수도 있다는 것이 인식될 것이다. 예를 들어, 일부 실시 예들에서, 프로세스 스테이션은 ALD 프로세스 모드와 CVD 프로세스 모드 사이에서 스위칭 가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시 예들에서, 프로세싱 챔버 (614) 는 ALD 프로세스 스테이션들 및 CVD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 일부 실시 예들에서, 프로세싱 챔버 (614) 는 CVD 스테이션들 및 PVD 스테이션들을 포함할 수도 있다. 일부 실시 예들에서, 피처들은 일 스테이션 (예컨대 스테이션 1) 에서 PVD에 의해 구리 시드 층으로 코팅될 수도 있다. 기판은 이어서 동일한 챔버 (614) 내의 제 2 스테이션 (예컨대 스테이션 2) 으로, 기판이 CVD 또는 ALD에 의해 보호 코발트 층을 증착하기 위해 코발트-함유 전구체 및 환원제에 노출되는 에어 브레이크 없이, 또는 상이한 챔버의 스테이션으로 이송될 수도 있다.
일부 실시 예들에서, 기판이 코발트의 열 증착을 겪은 후, 기판은 또한 다양한 스테이션들을 포함할 수도 있는, 상이한 챔버로 이송된다. 도시된 프로세싱 챔버 (614) 가 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버가 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버가 5 개 이상의 스테이션들을 가질 수도 있지만, 다른 실시 예들에서, 프로세싱 챔버가 3 개 이하의 스테이션들을 가질 수도 있다.
도 6은 프로세싱 챔버 (614) 내의 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (609) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템 (609) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드 록 사이로 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비제한적인 예들은 웨이퍼 캐러셀들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 실시 예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서 (652) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 제어기 (650) 는 대용량 저장 디바이스 (654) 내 저장되고, 메모리 디바이스 (656) 내로 로딩되고, 그리고 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 제어기 (650) 내에 하드 코딩될 수도 있다. ASICs (Application Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, Field-Programmable Gate Arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, “소프트웨어” 또는 “코드”가 사용될 때마다, 기능적으로 비슷한 하드 코딩된 로직이 대신 사용될 수도 있다. 시스템 제어기 소프트웨어 (658) 는 타이밍, 가스들의 혼합물, 아-포화된 (sub-saturate) 가스 플로우 양, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (600) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 상에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 가열기 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램이 기판을 페데스탈 (618) 상으로 로딩하고, 기판과 프로세스 툴 (600) 의 다른 부품 사이의 간격을 제어하기 위해 사용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램이 가스 조성 (예를 들어, 본 명세서에 기술된 바와 같은 코발트-함유 전구체, 환원제, 및 질소-함유 가스) 및 플로우 레이트들을 제어하기 위한, 그리고 선택 가능하게 프로세스 스테이션 내의 압력을 안정화하기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다.
일부 구현 예들에서, 시스템 제어기 (650) 는, 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 (614) 와 같은 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안에, 그리고 프로세싱 후에 그들의 동작을 제어하기 위해 전자장치들과 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 “제어기”로서 지칭될 수도 있다. 제어기 (650) 는 프로세싱 조건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기 (650) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기 (650) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해 규정된 레시피의 일부일 수도 있다. 예를 들어, 파라미터들은 코발트-함유 전구체 가스 플로우, 환원제 가스 플로우, 캐리어 가스 플로우, 질소-함유 가스 플로우, 플라즈마 전력과 주파수, 페데스탈 온도, 스테이션 또는 챔버 압력 및/또는 온도, 및 다른 것들을 포함할 수도 있다.
제어기 (650) 는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (650) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 “클라우드” 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (650) 는 하나 이상의 동작들 동안에 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기 (650) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기 (650) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산된 제어기 (650) 의 예는 챔버 상의 프로세스를 제어하도록 조합되는, 원격으로 위치한 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기 (650) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 툴 (600) 과 같은 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 (650), 또는 툴들 중 하나 이상과 통신할 수도 있다.
가열기 제어 프로그램이 기판을 가열하도록 사용되는 가열 유닛으로 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 (헬륨과 같은) 열 전달 가스의 기판으로의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램이 본 명세서의 실시 예들에 따라 하나 이상의 프로세스 스테이션들의 프로세스 전극들에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
압력 제어 프로그램이 본 명세서의 실시 예들에 따라 반응 챔버 내의 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 제어기 (650) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
제어기 (650) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시 예들에 따라 막 스택들의 인-시츄 (in-situ) 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
제어기는 통상적으로 하나 이상의 메모리 디바이스들, 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함하여, 장치가 본 실시 예들에 따른 방법들을 수행할 것이다. 본 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능 매체는 제어기에 커플링될 수도 있다.
도 7은 특정한 실시 예들에 따라 막 증착 프로세스들을 수행하기에 적합한 프로세싱 시스템의 블록도이다. 예를 들어, 시스템은 보호 층의 증착, 및 구리 시드 층, 습윤 층, 및 확산 배리어 층 중 하나 이상의 증착에 적합하다. 일부 실시 예들에서, 모든 이들 층들은 도시된 시스템에서 증착된다. 시스템 (700) 은 이송 모듈 (703) 을 포함한다. 이송 모듈 (703) 은 다양한 반응기 모듈들 사이에서 이동하기 때문에, 프로세싱되는 기판들의 오염의 위험을 최소화하도록 깨끗한, 가압된 분위기를 제공한다. 이송 모듈 (703) 상에 2 개의 멀티-스테이션 반응기들 (709 및 710) 이 장착되고, 각각 특정한 실시 예들에 따라 ALD 및 CVD를 수행할 수 있다. 일부 실시 예들에서, 프로세싱 시스템은 PVD를 수행할 수 있는 반응기를 더 포함한다. 반응기들 (709 및 710) 은 개시된 실시 예들에 따른 동작들을 순차적으로 또는 비순차적으로 수행할 수도 있는 복수의 스테이션들 (711, 713, 715, 및 717) 을 포함할 수도 있다. 스테이션들은 가열된 페데스탈 또는 기판 지지부, 하나 이상의 가스 유입구들 또는 샤워헤드 또는 확산 플레이트를 포함할 수도 있다.
또한 이송 모듈 (703) 상에 플라즈마 또는 화학 (비플라즈마) 사전 세정들, 또는 개시된 방법들에 관해 기술된 임의의 다른 프로세스들을 수행할 수 있는 하나 이상의 단일 스테이션 또는 멀티-스테이션 모듈들 (707) 이 장착될 수도 있다. 모듈 (707) 은 일부 경우들에서 예를 들어, 증착 프로세스를 위한 기판을 준비하기 위해 다양한 처리들에서 사용될 수도 있다. 모듈 (707) 은 또한 에칭 또는 폴리싱 (polishing) 과 같은 다양한 다른 프로세스들을 수행하도록 설계되고/구성될 수도 있다. 시스템 (700) 은 또한 프로세싱 전후에 웨이퍼들이 저장되는 하나 이상의 웨이퍼 소스 모듈들 (701) 을 포함한다. 대기 (atmospheric) 이송 챔버 (719) 내의 대기 로봇 (미도시) 이 소스 모듈들 (701) 로부터 로드 록들 (721) 로 웨이퍼들을 먼저 제거할 수도 있다. 이송 모듈 (703) 내의 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 가 로드 록들 (721) 로부터 이송 모듈 (703) 상에 장착된 모듈들로 또는 모듈들 사이로 웨이퍼들을 이동시킨다.
다양한 실시 예들에서, 시스템 제어기 (729) 가 증착 동안 프로세스 조건들을 제어하도록 채용된다. 제어기 (729) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서가 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
제어기 (729) 는 증착 장치의 모든 액티비티들을 제어할 수도 있고, 제어기 (650) 과 유사하게 구성될 수도 있다.
본 명세서에 기술된 장치/프로세스는, 예를 들어 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 이하의 동작들의 일부 또는 전부를 포함하고, 동작 각각은 다수의 가능한 툴들을 사용하여 인에이블된다: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트의 도포; (2) 핫플레이트 또는 퍼니스 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴로 가시광 또는 UV 광 또는 x-ray 광에 포토레지스트의 노출; (4) 레지스트를 선택적으로 제거하고 습식 벤치 (bench) 와 같은 툴을 사용하여 패터닝하도록 레지스트의 현상 (developing); (5) 건식 에칭 툴 또는 플라즈마-보조된 에칭 툴을 사용함으로써 레지스트 패턴을 아래에 놓인 막 또는 워크피스로 전사; 및 (6) RF 플라즈마 레지스트 스트립퍼 (stripper) 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거.

Claims (26)

  1. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 반도체 기판을 제공하는 단계로서, 상기 제공된 반도체 기판은 적어도 하나의 리세스된 (recess) 피처를 갖고 적어도 상기 적어도 하나의 리세스된 피처의 측벽들 상에 노출된 구리 시드 층을 포함하는, 상기 반도체 기판 제공 단계; 및
    (b) 상기 구리 시드 층 위에 보호 층을 형성하는 단계로서, 상기 보호 층은 구리보다 낮은 비부식성 (less noble) 금속을 포함하는, 상기 보호 층 형성 단계를 포함하는, 반도체 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 보호 층은 코발트, 주석, 아연, 및 철로 구성된 그룹으로부터 선택된 금속을 포함하는, 반도체 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 보호 층은 코발트 층인, 반도체 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 단계 (b) 는 화학적 기상 증착 (Chemical Vapor Deposition; CVD) 또는 원자 층 증착 (Atomic Layer Deposition; ALD) 을 사용하여 코발트 보호 층을 형성하는, 반도체 기판 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 단계 (b) 는 물리적 기상 증착 (Physical Vapor Deposition; PVD) 을 사용하여 코발트 보호 층을 형성하는, 반도체 기판 프로세싱 방법.
  6. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 구리 시드 층을 증착하는 단계를 포함하고, 그리고 상기 구리 시드 층이 증착된 후 그리고 코발트 보호 층이 증착되기 전 상기 기판이 대기에 노출되지 않도록, 상기 단계 (b) 는 상기 코발트 보호 층을 증착하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  7. 제 6 항에 있어서,
    상기 구리 시드 층은 PVD에 의해 증착되고, 그리고 상기 코발트 보호 층은 CVD에 의해 증착되는, 반도체 기판 프로세싱 방법.
  8. 제 1 항에 있어서,
    상기 보호 층은 컨포멀하게 (conformally) 증착되고 상기 적어도 하나의 리세스된 피처의 상기 측벽들에서 상기 구리 시드 층을 커버하는, 반도체 기판 프로세싱 방법.
  9. 제 1 항에 있어서,
    상기 보호 층이 상기 적어도 하나의 리세스된 피처의 개구부를 커버하고 이에 따라 상기 적어도 하나의 리세스된 피처의 상기 측벽들 상의 상기 구리 시드 층이 대기와 콘택트하는 것을 방지하도록 상기 보호 층은 상기 단계 (b) 에서 상기 반도체 기판의 필드 영역 위에 증착되는, 반도체 기판 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 단계 (b) 후에, 대기에 상기 반도체 기판을 노출하는 단계, 및 상기 적어도 하나의 리세스된 피처 내로 구리를 전착하는 (electrodeposit) 단계를 더 포함하고, 상기 보호 층은 상기 구리의 전착 동안 실질적으로 용해되는, 반도체 기판 프로세싱 방법.
  11. 제 10 항에 있어서,
    상기 단계 (b) 에서 증착된 상기 보호 층은 코발트 보호 층이고, 그리고 코발트는 상기 대기에 노출 후 코발트-산소 결합들을 형성하도록 산화되는, 반도체 기판 프로세싱 방법.
  12. 제 1 항에 있어서,
    상기 단계 (b) 에서 증착된 상기 보호 층의 두께는 약 10 내지 50 Å인, 반도체 기판 프로세싱 방법.
  13. 제 1 항에 있어서,
    상기 단계 (b) 에서 증착된 상기 보호 층의 두께는 약 10 내지 20 Å이고, 상기 구리 시드 층의 두께는 상기 적어도 하나의 리세스된 피처의 상기 측벽들에서 약 20 내지 30 Å인, 반도체 기판 프로세싱 방법.
  14. 제 1 항에 있어서,
    상기 단계 (a) 에서 제공된 상기 반도체 기판은 상기 구리 시드 층 아래에 놓인 코발트 접착 층, 및 상기 코발트 접착 층 아래에 놓인 확산 배리어 층을 더 포함하는, 반도체 기판 프로세싱 방법.
  15. 제 1 항에 있어서,
    상기 적어도 하나의 리세스된 피처는 약 20 ㎚ 이하의 폭을 갖는, 반도체 기판 프로세싱 방법.
  16. 반도체 기판 상의 리세스된 피처 내로 구리를 전착하는 방법에 있어서,
    (a) 구리 시드 층으로 라이닝된 적어도 하나의 리세스된 피처를 갖는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 상기 구리 시드 층 위에 놓인 노출된 보호 층을 포함하고, 상기 보호 시드 층은 구리보다 낮은 비부식성 금속을 포함하는, 상기 반도체 기판 제공 단계; 및
    (b) 구리 이온들을 함유하는 산성 전해질과 반도체 기판을 콘택트하고, 상기 보호 층이 실질적으로 용해되고 구리가 상기 적어도 하나의 리세스된 피처 내로 전기도금되도록 상기 반도체 기판을 캐소드로 바이어싱하는 단계를 포함하는, 구리 전착 방법.
  17. 제 16 항에 있어서,
    구리보다 낮은 비부식성 금속은 코발트이고, 그리고 코발트는 전기도금 전 상기 보호 층에 코발트-산소 결합들을 형성하는, 구리 전착 방법.
  18. 제 16 항에 있어서,
    상기 보호 층은 약 10 내지 50 Å의 두께를 갖는, 구리 전착 방법.
  19. 제 16 항에 있어서,
    상기 단계 (b) 는 상기 반도체 기판을 바이어싱하지 않고 상기 산성 전해질과 상기 반도체 기판을 최초로 콘택트하는 단계를 포함하는, 구리 전착 방법.
  20. 제 16 항에 있어서,
    상기 적어도 하나의 리세스된 피처는 약 7 내지 14 ㎚의 폭을 갖는, 구리 전착 방법.
  21. 제 19 항에 있어서,
    상기 적어도 하나의 리세스된 피처는 약 7 내지 14 ㎚의 폭을 갖고, 상기 보호 층은 상기 적어도 하나의 리세스된 피처의 측벽들 상에 약 1 내지 2 ㎚의 두께를 갖는, 구리 전착 방법.
  22. 반도체 기판을 프로세싱하기 위한 장치에 있어서,
    (a) 금속들의 증착을 위해 구성된 하나 이상의 프로세스 챔버들; 및
    (b) 반도체 기판 상의 구리 시드 층 위에 구리보다 낮은 비부식성 금속을 포함하는 보호 층의 증착을 유발하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함하는, 장치.
  23. 제 22 항에 있어서,
    구리보다 낮은 비부식성 상기 금속은 코발트이고, 그리고 상기 프로그램 인스트럭션들은 코발트-함유 전구체의 반응을 사용함으로써 코발트의 증착을 유발하기 위한 인스트럭션들을 포함하는, 장치.
  24. 제 22 항에 있어서,
    상기 제어기는 상기 보호 층의 증착 전 구리 시드 층의 증착을 유발하기 위한 프로그램 인스트럭션들을 더 포함하는, 장치.
  25. 제 22 항에 있어서,
    상기 장치는 상기 구리 시드 층의 증착을 위해 구성된 PVD 프로세스 챔버, 및 상기 보호 층을 증착을 위해 구성된 CVD 프로세스 챔버를 포함하고, 상기 장치는 대기에 상기 반도체 기판을 노출하지 않고 상기 PVD 프로세스 챔버로부터 상기 CVD 프로세스 챔버로 상기 반도체 기판의 이송을 위해 구성되는, 장치.
  26. 제 22 항에 있어서,
    상기 프로그램 인스트럭션들은 약 10 내지 50 Å의 두께로 상기 보호 층을 증착하기 위한 인스트럭션들을 포함하는, 장치.
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