TWI635590B - 積體電路、打線接合式封裝組件、覆晶式封裝組件、和行動計算裝置 - Google Patents

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Abstract

揭示藉由提高貫孔密度以增強後端互連及其它此種互連結構之破裂阻抗的技術與結構。增加的貫孔密度例如可提供於晶粒內之毗鄰電路層之填料/虛設部分。在某些情況中，上方電路層之電性絕緣(浮動)的填料線可包括貫孔，其著陸於下方電路層之浮動填料線中對應於填料線交叉/相交的區域。在某些此等情況中，上方電路層之浮動的填料線可形成為包括有此貫孔的雙鑲嵌結構。在某些實施例中，貫孔可同樣地提供於上方電路層之浮動填料線與下方電路層之充分電性絕緣的互連線之間。該技術及/或結構可用來提供晶粒的機械完整性。

Description

積體電路、打線接合式封裝組件、覆晶式封裝組件、和行動計算裝置
本發明係有關提高互連結構之破裂阻抗的技術領域。
在深次微米處理節點(例如，32奈米及超過)的積體電路(IC)設計涉及若干非一般的挑戰，且IC封裝組件面對的問題特別複雜，諸如關於那些覆晶式封裝組件。封裝組件尺寸不斷縮小，使得這類問題日益惡化。
揭示藉由提高貫孔密度以增強後端互連及其它此種互連結構之破裂阻抗的技術與結構。增加的貫孔密度例如可提供於晶粒內之毗鄰電路層之填料/虛設部分。在某些情況中，上方電路層之電性絕緣(浮動)的填料線可包括貫孔，其著陸於下方電路層之浮動填料線中對應於填料線交叉/相交的區域。在某些此等情況中，上方電路層之浮動 的填料線可形成為包括有此貫孔的雙鑲嵌結構。在某些實施例中，貫孔可同樣地提供於上方電路層之浮動填料線與下方電路層之充分電性絕緣的互連線之間。該技術及/或結構可用來提供晶粒的機械完整性。
100‧‧‧積體電路
102‧‧‧層間介電質
110‧‧‧電路層
112‧‧‧互連線
114‧‧‧填料線
120‧‧‧電路層
122‧‧‧互連線
124‧‧‧填料線
124a‧‧‧貫孔
134‧‧‧相交點
144‧‧‧障層及/或黏著層
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1A-1D說明按照本發明之實施例之處理流程例及積體電路(IC)例之自上而下的視圖。
圖2係圖1D所得到之IC沿著其中X-X虛線所取得的剖面側視圖。
圖2'係按照本發明之實施例組構之IC的剖面側視圖。
圖2"係按照本發明之實施例組構之IC的剖面側視圖。
圖3係按照本發明之實施例組構之IC的側透視圖。
圖4說明以使用按照本發明之實施例所揭示之技術而形成的IC結構或裝置來實施的計算系統。
經由配合本文描述的圖式閱讀以上的詳細描述將可更瞭解本實施例的這些與其它特徵。在各圖式中，於不同圖中之每一個相同或近乎相同之組件以相同的數字指示。基於清楚之目的，每一圖式中並非每一組件都被標示出。此外，如所瞭解，各圖並非必然按尺寸來予以繪製，或意欲將所主張之發明侷限於所示的特定組態。例如，雖然某些圖一般是以直線、直角及平滑表面來指示，而所揭示之技 術/結構之實際上的實施絕非完美的直線、直角等，且某些特徵會具有表面拓樸或不平滑為IC製造/處理之真實世界的限制。簡言之，所提供的各圖僅顯示例示性的結構。
揭示藉由增加貫孔密度以提高後端互連及其它這類互連結構之破裂阻抗的技術與結構。增加的貫孔密度例如可被提供於晶粒(例如，晶片或微處理器等)內之毗鄰電路層之填料/虛設部分。在某些情況中，上方電路層之電性絕緣(浮動)的填料線可包括貫孔，其著陸於下方電路層之浮動填料線中對應於填料線交叉/相交的區域。在某些此等情況中，上方電路層之浮動的填料線可被形成為包括有此貫孔的雙鑲嵌結構。在某些實施例中，貫孔可同樣地被提供於上方電路層之浮動填料線與下方電路層之充分電性絕緣的互連線之間。在某些情況中，所揭示的技術/結構可被用來實體地錨定/耦接毗鄰的電路層，以及，在某些這類實例中，可增進互連的破裂阻抗及機械完整性。例如，該技術在低k的互連結構中特別有用，其具有的機械特性通常弱於具有較高介電常數之介電材料所製成的互連結構。根據本揭示，將可明白諸多的組態與變化。
概述
如前文所指出，複雜的積體電路(IC)封裝組件會產生若干非一般的問題。例如，一個非一般的問題屬於晶片 與其封裝組件間之互連為重大的可靠度問題之事實，例如，在將銅(Cu)/低k晶片組裝到塑膠覆晶式封裝組件內期間。隨著層間介電質(ILD)使用低k介電材料，由封裝組件所引起的界面剝離在此種低k互連中變得愈來愈普遍，提高了晶片可靠度的問題。例如，在覆晶式封裝組件中，晶粒與基板之間的熱失配會致使銅/低k互連結構中很大的應力，有可能會導致界面開裂。
因此，例如，由於矽(Si)晶粒與基板之間的熱失配會產生大的變形與應力，對於高密度覆晶式封裝組件而言，結構完整性會是個重大的可靠度顧慮。在某些情況中，在降低焊塊處之熱應力並提高封裝組件的可靠度的嘗試中可利用底層填料。不過，在大多數的封裝製程流程中，在施加底層填料之前的封裝製程期間，IC晶粒就已經歷嚴重的應力。此外，即使在施加了底層填料之後，應力仍可能足夠高到導致IC故障。
此外，這些破裂問題會被不同的組裝處理部位所惡化。例如，不同的回流焊接會引發大的剪應力，其向下傳送進入晶粒，例如導致低k層內的破裂。可導致ILD開裂的大應力通常產生在晶粒的邊緣及角落。
因此，以及按照本發明之實施例，揭示藉由增加貫孔密度以提高互連之破裂阻抗的技術與結構。例如，增加的貫孔密度可提供於晶粒內，與電路層(例如，金屬層)毗鄰/鄰接的浮動填料部內。在某些實施例中，上方電路層之浮動的填料線可包括貫孔(或類似結構)，其被製造成 著陸於下方電路層之浮動填料線上之那些填料線交叉/相交的區域中。在某些情況中及按照本發明之實施例，上方電路層之浮動填料線可以形成為包括此貫孔的雙鑲嵌結構。不過，須注意，所申請的發明並無此限制。例如，在某些實施例中，貫孔同樣地可被提供於上方電路層之浮動填料線與下方電路層之充份電性絕緣的互連線之間。根據本揭示，將可明瞭諸多的組態，包括以下的背景資訊。
在IC設計的環境中，功能單元方塊(FUB，或功能方塊、或IP方塊)通常意指晶片設計之分立的部分，用來完成所想要之功能。在任何特定的IC設計程序中，會完成若干個FUB，其依次同時允許被設計之晶片平行的部分。在某些實施例中，例如，可在完成的FUB布局中加入虛擬金屬線(通稱為填料線)，以滿足由於例如化學機械平坦化/拋磨(CMP)處理、微影圖案化處理等之圖案製作與處理之精確而於適當處所置入的設計規則。根據本揭示將可明瞭，填料線密度可隨情況而變，且視諸如產品及所加之層的因素而定。根據本揭示將可明瞭，在特定的晶粒內存在有非常重要的剖面面積可被用來提供輔助補強特定晶粒抵抗破裂或其它機械故障的結構。
在某些實例中，及按照實施例，使用所揭示的技術/結構以增加貫孔密度(包括填料部分中的貫孔)來提高破裂阻抗，可提供鄰接或以其它方式毗鄰之電路層之間的實體錨定/耦接，其依次提高指定電路的機械回彈性(例如，最小化或以其它方式降低對破裂的感受性)。在某些 情況中，所揭示的技術/結構可被用於例如包括ILD結構(例如，低k介電結構，二氧化矽介電結構、或高k介電結構)的金屬層之間。在某些實例中，按照實施例，提供大於最小設計規則的貫孔密度。
根據本揭示將可明瞭，在某些實例中，在任何指定之IC封裝組件內所想要的位置可使用本揭示的技術/結構來強化特定之晶粒抵抗破裂/機械破損。例如，某些實施例可被實施於覆晶式封裝技術中。不過，根據本揭示也將可明瞭，本文所提供的技術不受此限制，如某些其它的實施例可被用來舒緩特定IC上的其它應力源。例如，晶圓或晶粒接合(例如，兩晶圓或晶粒被接合在一起)會造成應力，使用所揭示之技術可防止或以其它方式減少應力所致使的機械完整性破損。同樣地，打線電性連接特定之封裝組件與IC也會在晶粒內施加應力(例如，打線為覆晶式結合的另一選擇)，使用所揭示之技術可對其加以防止或以其它方式降低。從這個角度來說，本技術可被應用於使用晶圓-晶圓、晶粒-晶圓、及/或晶粒-晶粒接合的IC，及/或應用於與覆晶式封裝組件、打線式封裝組件、3維晶粒接合、多晶粒接合、及/或直通矽貫孔(TSV)相關的IC。某些實施例可利用於例如關於機械完整性差的多孔介電材料、低k介電材料、及/或超低k介電材料、或其它這類材料所實施的多層晶粒。所揭示的技術可被使用於例如半導體製程中的任何指定處理節點(例如32奈米及以上、22奈米及以上、14奈米及以上、等)。
按照某些實施例，例如藉由在填料線之電性浮動區中具有貫孔之指定IC或其它裝置的剖面分析來偵測所揭示的技術/結構之使用。用來偵測所揭示之技術/結構之其它適合的技術/方法，視指定之應用而定，且根據本揭示將可明瞭。
技術與結構
圖1A-1D說明按照本發明之實施例之例示積體電路(IC)100的處理流程及自上而下的視圖。圖2為圖1D所獲得到之IC 100沿著其中之虛線X-X所取得的剖面側視圖。圖3為按照本發明之實施例所組構之IC 100的側透視圖。關於處理流程，根據本揭示將可明瞭，可使用標準的半導體處理技術(例如，沈積、光罩、蝕刻等)。
圖1A顯示以導電互連線112組構而成的例示電路層110(例如，金屬層X)。圖1B顯示例如為滿足線密度設計規則而加到電路層110內的若干填料線114。雖然在此所描繪的填料互連線114例如是長線(例如，長度顯著地大於寬度)，但這些線也可被截斷成短線段(例如，使得長度與寬度相當)。此外，雖然本例中所示的互連線112/114只在一個方向延伸，但它們也可以是例如L形、短線段、或線之一部分的寬度大於其餘部分等情況(例如，為了貫孔而較寬的著陸面積)。根據本揭示將可明瞭諸多的組態。圖1C顯示提供於電路層110上方的例示電路層120(例如，金屬層X+1)。電路層120包括互連線122和若干填料線124(例如，為滿足線密度設計規則而 加到電路層120內)，其與下方電路層110的互連線112與填料線114實質地正交。圖1D顯示電路層110(例如，金屬層X)與電路層120(例如，金屬層X+1)的交叉區域，這些區域存在著放置貫孔的機會，而貫孔做為提高所得到之IC 100之機械破裂阻抗的錨，如同更詳細討論。
特別是參考圖2可看出，在某些實施例中，電路層110/120可被形成在絕緣材料(例如，層間介電質或ILD)102內。根據本揭示將可明瞭，IC 100可包括額外、些許、及/或與在此所描述之那些不同的元件或組件，且所申請的發明並無意被限制在任何特定的IC組態，但可使用於很多申請案中的許多組態。
按照某些實施例，第一電路層110可包括：(1)一或多條互連線112；及/或(2)一或多條填料線114。在某些此等實施例中，該(1)一或多條互連線112及/或(2)一或多條填料線114可被視為該第一電路層110的第一特徵。在某情況中，在一對鄰接或以其它方式毗鄰的互連線112之間可配置指定數量的填料線114，如圖1B-1D及2所示的各種各樣。按照實施例，特定的互連線112或填料線114可包含大範圍的任何導電金屬/材料。適合用於互連線/填料線的某些例示材料可包括但不必然限於：銅(Cu)、鋁(Al)、銀(Ag)、鎳(Ni)、金(Au)、鈦(Ti)、鎢(W)、釕(Ru)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鉿(Hf)、鉭(Ta)、釩(V)、鉬(Mo)、鈀(Pd)、鉑(Pt)、及/或任何前述材料的合 金或組合。此外須注意，互連/填料材料可以是金屬或非金屬，且可包括聚合材料。為此目的，具有適合之導電度或能以其它方式如本文所描述提高裝置之結構品質的任何材料，都可用於互連及/或填料線。根據本揭示將可明瞭，其它適合用於特定互連/填料線之材料將視特定之應用而定。
在某些情況中，第一電路層110之毗鄰或以其它方式鄰接的互連線112可彼此實質地平行(例如，精確地平行或以其它方式在指定公差內)。在某些實施例中，第一電路層110之毗鄰或以其它方式鄰接的填料線114可彼此及/或與四周的互連線112實質地平行(例如，精確地平行或以其它方式在指定公差內)。在某些實施例中，第一電路層110之某些或所有的填料線114可以：(1)例如，為電力最佳化(例如，電壓降及/或散熱)而用於電性連接、及/或(2)任其電性地浮動。第一電路層110之其它適合的組態將視指定的應用而定，且根據本揭示將可明瞭。
如先前所指明，按照實施例，IC 100也包括配置在第一電路層110附近的第二電路層120(例如，在上方或以其它方式毗鄰)。按照某些實施例，第二電路層120可包括：(1)一或多條互連線122、及/或(2)一或多條填料線124。在某些實施例中，特定數量的填料線124係配置在特定之鄰接或以其它方式毗鄰的互連線122對之間，如圖1C-1D所示。
根據本揭示將可明瞭，且按照某些實施例，特定的互連線122及填料線124例如可包含任何導電金屬/前文參考第一電路層110之線112/114所討論的材料。前文相關的討論亦適用於此。
在某些情況中，毗鄰或以其它方式鄰接之第二電路層120的互連線122可彼此實質地平行(例如，精確地平行或以其它方式在指定公差內)。在某些情況中，第二電路層120之毗鄰或以其它方式鄰接的填料線124可彼此及/或與四周的互連線122實質地平行(例如，精確地平行或以其它方式在指定公差內)。在某些實施例中，第二電路層120之某些或所有的填料線124可以：(1)例如，為電力最佳化(例如，電壓降及/或散熱)而用於電性連接、及/或(2)任其電性地浮動。第二電路層120之其它適合的組態將視指定的應用而定，且根據本揭示將可明瞭。
根據本揭示將可明瞭，所揭示的技術可與任何多種多樣的互連及/或填料線環境與結構相容。某些這類結構例可包括但並不必然限於：單鑲嵌結構、雙鑲嵌結構(例如，具有下層貫孔的線)、各向異性結構、各向同性結構、及/或任何其它想要的IC結構、互連、或其它導電結構。此外，按照實施例，特定互連或填料線的尺寸可按所想要的特定目標應用或終端使用來予以定製。其它適合的互連/填料組態將視特定的應用而定，且根據本揭示而將可明瞭。
在某些情況中，例如，第二電路層120可相對於第一層110朝向一特定的角度。在某些實施例中，例如，如圖1D所示，第二電路層120可與第一電路層110實質地正交(例如，90°偏置或以其它方式在其指定的公差範圍內)。不過，申請的發明並不受此限制，如在某些其它的實施例中，第二電路層120可偏移小於及/或大於此角度(例如，對角等)。更須注意，第一電路層110與第二電路層120可以同平面或非同平面，且可完全或部分彼此界接。例如，在一例示實施例中，每一個電路110與120具可撓性或以其它方式彎曲/折曲而互相分離，使得電路110與120僅中央部分充分地靠近以產生可用來增加貫孔密度之交叉的填料線。就此意義來說，電路層110與120不需要平坦或其它方式的平面。
無論如何，由於第二電路層120多少相對於第一電路層110而被定向，特定的填料線124會與特定的填料線114交叉(例如，跨越或以其它方式重疊)，例如在圖1D與2中以相交點134a所通常指示的位置。例如，在圖1D所描繪的例示性實施例中，由於第二電路層120的兩條填料線124多少跨越於第一電路層110的兩條填料線114之上，因此提供4個相交位置134a。根據本揭示將可明瞭，可按特定IC 100之需要提供數量或多或少的交叉位置，且至少部分是視特定之第一電路層110及/或第二電路層120的組態而定。由於本揭示將可明瞭諸多的組態。
如前之說明及按照實施例，位於第二電路層120與第 一電路層110之間且對應於特定填料線124與另一填料線114重疊處的區域/體積(例如，通常指示為特定相交點134a)提供了包括有助於增進IC 100之機械回彈(例如，破裂阻抗等)之結構的機會。為此目的及按照實施例，特定填料線124例如可被組構成具有一或多個從其延伸出且著陸於特定填料線114之貫孔124a的雙鑲嵌結構，如圖2之例示情況所示。按照實施例，此貫孔124a可作為特定填料線124與特定填料線114之間的實體耦接，因此，用來將電路層110與120實體錨定/耦接在一起。此外，在某些實施例中，如果特定的互連線112被充分地電性絕緣，則交叉於/跨越此互連線112的特定填料線124可包括著陸於互連線112上的貫孔124a，例如，用以輔助第二電路層120與第一電路層110之實體的錨定/耦接。無論填料線是否浮動及互連線是否可被耦接到填料線，將視幾項因素而定，諸如特定的應用及此耦接對特定電路之電性可靠度或性能是否有不利的衝擊。根據本揭示將可明瞭及按照實施例，吾人希望確保所提供之如本文所描述的任何貫孔124a符合適用的設計規則及/或電路性能標準。根據本揭示將可明瞭諸多之組態。
例如，從圖2'之按照本發明另一實施例所組構之IC 100的側剖面視圖可看出，在某些情況中，可提供懸貫孔124a(例如，填料線114不存在)。此外，如從圖2"之按照本發明另一實施例所組構之IC 100的側剖面視圖可看出，在某些情況中，可提供非著陸貫孔124a(例如，部 分著陸或以其它方式不完全著陸)。根據本揭示將可明瞭視特定用途而定的其它適合組態。
如從圖3所見，例如，特定的貫孔124a具有實質上盒形的幾何。不過，按照實施例，可提供其它幾何的特定貫孔124a，且可視(至少部分)：(1)特定填料線124及/或特定填料線114的輪廓/幾何，及/或(2)第二電路層120相對於第一電路層110的定向而定。此外，根據本揭示將可明瞭，且按照實施例，特定貫孔124a的尺寸可按特定的應用及終端使用來予以定製，且可視(至少部分)：(1)特定填料線124及/或特定填料線114的尺寸，及/或(2)第二電路層120與第一電路層110之間的距離而定。簡言之，根據本揭示將可明瞭，特定的貫孔124a可具有任何各式各樣的組態。
在某些實施例中，在特定之貫孔124a與其所著陸的填料線114之間可包括選用的阻障層及/或黏著層144。如根據本揭示將可明瞭及按照一個此種實施例，例如，可在形成IC 100期間使用任何各種沈積技術/處理來提供層144，諸如但不必然限於：(1)化學氣相沈積(CVD)、(2)物理氣相沈積(PVD)(例如，濺鍍)、(3)旋鍍/旋塗沈積(SOD)、(4)電子束蒸鍍、及/或(5)以上任何方法的組合。如根據本揭示將可進一步明瞭，且按照實施例，視特定的目標用途或終端使用之需要，阻障層及/或黏著層144可提供有任何特定的厚度。不過，如前文所指出，在某些情況中可選用層144且因此也可省略(例 如，諸如通常以虛線方塊來予以表示，例如圖3)。根據本揭示將可明瞭，阻障層144之其它適合的沈積處理/技術及/或組態將視特定的用途而定。
按照實施例，選用的阻障層及/或黏著層144可包含任何各種的材料。在某些實施例中，層144為導電且保留在貫孔的介面。某些適用的導電材料例包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、等等。可明瞭還有諸多其它適用的導電阻障層及/或黏著材料。在某些其它實施例中，如果層144要被從貫孔之底部移除，其可以是非導電的。某些適用的非導電材料例包括氮化矽(Si3N4)、二氧化矽(SiO2)、氧氮化矽(SiO x N y )、氮化鈦(TiN)、及氮化碳矽(SiCN)。在某些情況中，特定阻障層及/或黏著層144所用的材料可視(至少部分)實施填料線114、填料線124、及/或ILD102的材料而定。根據本揭示將可明瞭其它適合選用之阻障層及/或黏著層144的導電及/或非導電材料。
如前文中所指出，及特別是參考圖2所見，在某些情況中，第一層110與第二層120可部分或全部被形成在絕緣材料(例如，層間介電質或ILD)102內。按照實施例，所揭示的技術可用任何種類的ILD102絕緣材料(例如，低k、高k、或其它)來予以實施。例如，在某些例示實施例中，所揭示之技術可使用的ILD 102包含以下一或多種：(1)氧化物，諸如二氧化矽(SiO2)、氧化矽(SiO)、碳摻雜的二氧化矽等、(2)氮化物，諸如氮化 矽(Si3N4)等、(3)聚四氟乙烯(PTFE)、(4)磷矽玻璃(PSG)、(5)氟玻璃(FSG)、(6)有機矽玻璃(OSG)，諸如矽倍半氧烷、矽氧烷、及/或(7)上述之材料的任何組合。在某些實施例中，ILD 102可包含具有之介電常數例如小於二氧化矽(SiO2)之介電常數的材料。在某些實施例中，ILD 102可以實質地無孔，然而，在某些其它的實施例中，視特定目的之用途或終端使用之需要，ILD 102可提供任何程度的多孔性。根據本揭示將可明瞭，其它適用於ILD 102的介電材料將視特定的用途而定。
在某些情況中，ILD 102可視需要沈積在基板、晶圓、或其它適合的表面。如根據本揭示將可明瞭，各種適合的任何沈積技術都可使用，諸如但不限於：(1)物理氣相沈積(PVD)、(2)化學氣相沈積(CVD)、及/或(3)旋鍍/旋塗沈積(SOD)。如根據本揭示將可進一步明瞭，視特定之目的用途及終端使用之需要，ILD 102可提供以任何特定的厚度。根據本揭示將可明瞭，ILD 102之其它適用的組態、沈積技術、及/或厚度將視特定的用途而定。
根據本揭示將可明瞭，在某些情況中，IC 100的一或多個部分會經歷化學機械平坦化(CMP)處理或任何其它適合的拋磨/平坦化技術/處理。實施IC 100之平坦化用以移除例如：(1)特定互連線112、(2)特定填料線114、(3)特定互連線122、(4)特定填料線124、 (5)阻障層144(當選擇性地包括時)、及/或(6)ILD 102之任何不想要的多餘部分。在某些例中，例如，IC 100可以是具有一或多個裝置及/或金屬層之被部分處理過的IC。在某些情況中，IC 100可包括在矽(Si)晶粒、晶圓、或其它半導體結構之內。根據本揭示將可明瞭諸多適合的組態。
例示系統
圖4說明按照本發明之例示實施例，以使用揭示之技術所形成的積體電路(IC)結構或裝置來實施的計算系統1000。如所見者，計算系統1000裝有主機板1002。主機板1002可包括若干組件，包括但不限於處理器1004及至少一個通訊晶片1006，其每一個都可被實體及電性地耦接至主機板1002，或以其它方式而被整合於其中。如所理解，主機板1002例如可以是任何印刷電路板，無論是主板，或是安裝在主板上的子板，或是僅唯系統1000的板，等等。視其應用而定，計算系統1000可包括一或多個其它組件，其可以也可不與主機板1002實體及電性地耦接。這些其它的組件可包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、喇叭、照相機、 及大量儲存裝置(諸如，硬式磁碟機、光碟(CD)、數位影音光碟(DVD)、等)。按照本發明的例示實施例，包括在計算系統1000內的任何組件都可包括一或多個使用本揭示之技術所形成的積體電路結構或裝置。在某些實施例中，多項功能可被整合到一或多個晶片內(例如，須注意，通訊晶片1006可以是處理器1004的一部分或以其它方式而被整合到處理器1004內)。
通訊晶片1006使往來於計算系統1000的資料傳輸能夠無線通訊。名詞“無線”及其衍生可用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過使用經調變的電磁輻射經由非固態媒體來傳遞資料。該名詞並非暗示相關的裝置不包含任何導線，雖然在某些實施例中的確不包含。通訊晶片1006可實施任何種類的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE 802.16系列)、IEEE 802.20，長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及命名為3G、4G、5G、或以上之任何其它的無線協定。計算系統1000可包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於較短程的無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片1006可專用於較長程的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算系統1000的處理器1004包括封裝在處理器 1004內的積體電路晶粒。在本發明的某些實施例中，處理器的積體電路晶粒包括板載(onboard)電路，係以使用所揭示之技術所形成的一或多個積體電路結構或裝置來予以實施，如本文之各種描述。名詞“處理器”可指任何例如用來處理來自暫存器及/或記憶體之電子資料，並將該電子資料轉換成可儲存在暫存器及/或記憶體中之其它電子資料的裝置或部分裝置。
通訊晶片1006也可包括封裝在通訊晶片1006內的積體電路晶粒。按照某些這類例示實施例，通訊晶片的積體電路晶粒包括使用一或多個本文所描述之揭示技術所形成的積體電路結構或裝置。根據本揭示將可明瞭，須注意，多標準的無線能力可被直接整合到處理器1004內(例如，任何晶片1006的功能被整合到處理器1004內，而非獨立的通訊晶片)。另須注意，處理器1004可以是具有此無線能力的晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組內可整合多項功能。
在各種的實施中，計算系統1000可以是膝上型電腦、連網小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位照相機、可攜式音樂播放機、數位錄影機、或任何其它電子裝置，其處理資料或使用一或多個使用本揭示之技術所形成的積體電路結構或裝置，如本文 的各種描述。
根據本揭示將可明瞭很多實施例。本發明的一個例示實施例提供的積體電路包括第一電路層及毗鄰於第一電路層的第二電路層，第一電路層包括第一填料線，第二電路層包括第二填料線，其中，第二填料線包括第一錨定結構，其將第二填料線錨定於第一填料線。在某些情況，第一填料線及/或第二填料線的至少其中之一係電性地浮動的。在某些例中，第一錨定結構包含從第二填料線延伸出的貫孔，並著陸於第一填料線上，位在第二填料線跨越於第一填料線上之位置處。在某些情況，第二填料線與錨定結構包含雙鑲嵌結構。在某些例中，第一錨定結構至少實體錨定第一與第二電路層及/或提高積體電路的破裂阻抗。在某些情況，積體電路進一步包含第一錨定結構與第一填料線之間的阻障層。在某些例中，第一電路層進一步包括與第一填料線電性絕緣的第一互連線。在某些情況，第二填料線進一步包括第二錨定結構，其將第二填料線錨定於第一電路層的第一互連線。在某些此等情況中，第二錨定結構包含從第二填料線延伸出的貫孔，並著陸於第一填料線上，位在第二填料線跨越於第一填料線上之位置處。在某些情況，積體電路進一步包括非著陸貫孔及/或懸貫孔的至少其中之一。在某些例中，第一與第二電路層的每一個電路層進一步包括介電材料，而其中係形成有第一與第二填料線。在某些此等例中，介電材料包含介電常數小於二氧化矽(SiO2)之介電常數的低k介電材料。在 某些情況，積體電路進一步包括直通矽貫孔(TSV)。在某些例中，積體電路進一步包括二個或更多個晶粒被接合在一起的3維架構。在某些情況中，積體電路進一步包括共用封裝組件內有二或更多個晶粒的多晶片架構。在某些情況中，提供包括積體電路之打線接合的封裝組件。在某些情況中，提供包括積體電路的覆晶式封裝組件。在某些情況中，提供包括積體電路的行動計算裝置。
本發明之另一例示實施例提供的積體電路包括介電層，第一電路層形成在介電層內，第一電路層包括包括第一填料線的第一複數條填料線，第二電路層係形成在介電材料內且毗鄰於第一電路層，第二電路層包括包括第二填料線的第二複數條填料線，其中，第二填料線包括從其延伸出的貫孔，並著陸於第一填料線上，位在第二填料線跨越於第一填料線上之位置處。在某些例中，積體電路進一步包括複數層額外的介電層，每一介電層內具有第一與第二電路層。在某些情況，積體電路包括在矽晶粒內，且介電層包含介電常數小於二氧化矽(SiO2)之介電常數的低k介電材料。在某些例中，介電層包含氧化物、氮化物、聚合物、磷矽玻璃(PSG)、有機矽玻璃(OSG)、及/或上述之任何組合的至少其中之一。在某些情況，積體電路進一步包括配置在貫孔與第一填料線之間的阻障層。在某些這類情況中，阻障層包含導電材料。
本發明之另一例示實施例提供的積體電路包括第一電路層，其包括以介電常數小於二氧化矽(SiO2)之介電常 數的低k介電材料所形成的第一複數條電性絕緣的填料線，以及形成在第一電路層上的第二電路層，第二電路層包括以介電常數小於二氧化矽(SiO2)之介電常數的低k介電材料形成的第二複數條電性絕緣的填料線，其中，第二複數條填料線的至少其中一條填料線被組構成雙鑲嵌結構，包括從其延伸出且著陸於第一複數條填料線之填料線上的貫孔。在某些情況，第一電路層進一步包括第一互連線，且第二複數條填料線的至少其中一條填料線包括從其延伸出且著陸於第一互連線上的貫孔。在某些這類情況中，著陸於第一填料線上的貫孔與著陸於第一互連線上的貫孔係延伸自第二複數條填料線之相同的填料線。
基於說明與描述之目的，已於前文中提出了本發明之實施例的描述。其並無意毫無遺漏或將本發明限制在與揭示絲毫不差的形式。根據本揭示可做很多的修改與變化。本發明之範圍並無意受此實施方式之限制，而是由所附申請專利範圍來予以界定。

Claims (20)

  1. 一種積體電路，包含：第一電路層，包括第一特徵；以及毗鄰於該第一電路層的第二電路層，該第二電路層包括第一填料線，其中，該第一填料線包括將該第一填料線錨定於該第一特徵的第一錨定結構，其中，該第一填料線係電性浮動的。
  2. 如申請專利範圍第1項之積體電路，其中，該第一錨定結構包含從該第一填料線延伸至該第一特徵的貫孔。
  3. 如申請專利範圍第1項之積體電路，其中，該第一填料線和該錨定結構包含雙鑲嵌結構。
  4. 如申請專利範圍第1項之積體電路，進一步包含在該第一錨定結構與該第一填料線之間的阻障層。
  5. 如申請專利範圍第1項之積體電路，其中，該第一電路層進一步包括與該第一填料線電性絕緣的第一互連結構。
  6. 如申請專利範圍第1項之積體電路，進一步包括第二錨定結構，該第二錨定結構將該第一特徵錨定於該第一電路層的第一互連線。
  7. 如申請專利範圍第6項之積體電路，其中，該第二錨定結構包含從該第一特徵延伸至該第一互連線的貫孔。
  8. 如申請專利範圍第1項之積體電路，其中，該錨 定結構包含非著陸貫孔或懸貫孔。
  9. 如申請專利範圍第1項之積體電路，其中，該錨定結構包含直通矽貫孔(TSV)。
  10. 如申請專利範圍第1項之積體電路，其中，該第一與第二電路層各自皆進一步包含其中形成有該第一填料線和該第一特徵的介電材料。
  11. 如申請專利範圍第10項之積體電路，其中，該介電材料包含具有介電常數低於二氧化矽(SiO2)之介電常數的低k介電材料。
  12. 如申請專利範圍第1項之積體電路，其中，該積體電路為包括共用封裝組件內有二或多個晶粒被接合在一起之組態的部分。
  13. 一種覆晶式封裝組件，其包含如申請專利範圍第1項之積體電路。
  14. 一種積體電路，包含：第一介電層，包括彼此平行地走向於第一方向上的金屬線，該等金屬線包括金屬填料線；第二介電層，包括彼此平行地走向於與該第一方向正交的第二方向上的金屬線，該等金屬線包括金屬填料線；以及從該第一介電層之該金屬填料線延伸至該第二介電層之該金屬填料線的金屬貫孔，其中，該等金屬填料線的至少其中之一係電性浮動的。
  15. 如申請專利範圍第14項之積體電路，其中，該第一和第二介電層的至少其中之一包含具有介電常數低於二氧化矽(SiO2)之介電常數的低k介電材料。
  16. 如申請專利範圍第15項之積體電路，其中，該第一和第二介電層兩者皆包含具有介電常數低於二氧化矽(SiO2)之介電常數的低k介電材料。
  17. 如申請專利範圍第14項之積體電路，其中，該貫孔包含導電阻障層。
  18. 如申請專利範圍第14項之積體電路，其中，該等金屬填料線兩者皆係電性浮動的。
  19. 一種積體電路，包含：第一低k介電材料層，包括彼此平行地走向於第一方向上的金屬線，該等金屬線包括在非填料金屬線之間的一或多條金屬填料線；第二低k介電材料層，包括彼此平行地走向於與該第一方向正交的第二方向上的金屬線，該等金屬線包括在非填料金屬線之間的一或多條金屬填料線；從該第一低k介電材料層之該金屬填料線延伸至該第二低k介電材料層之該金屬填料線的金屬貫孔，其中，該等金屬填料線的至少其中之一係電性浮動的，並且該等非填料金屬線的至少其中之一係電性連接至該積體電路的一或多個電性組件。
  20. 如申請專利範圍第19項之積體電路，其中，該等金屬填料線的至少其中之一係使用於電力最佳化並且提 供電壓降和散熱的至少其中之一。
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