TWI623973B - 具有倒角角隅之微電子晶粒 - Google Patents

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TWI623973B
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Abstract

一種微電子晶粒，其可形成有用於減少應力之倒角角隅，該等應力可在此種微電子晶粒併入微電子封裝中時，導致分層及/或開裂故障。在一個實施例中，微電子晶粒可包括至少一個實質上平面倒角側面，該側面在微電子晶粒之至少兩個相鄰側面之間延伸。在另一實施例中，微電子晶粒可包括至少一個實質上彎曲或弓形倒角側面，該側面在微電子晶粒之至少兩個相鄰側面之間延伸。

Description

具有倒角角隅之微電子晶粒 發明領域
本說明書之實施例大體而言係關於微電子裝置製造之領域，且更具體而言，係關於使用具有至少一個倒角角隅之微電子來減少分層故障。
發明背景
微電子工業正不斷努力生產在各種電子產品中使用的更快且更小的微電子封裝，該等電子產品包括但不限於可攜式產品，諸如可攜式電腦、數位相機、電子平板、蜂窩式電話等。諸如電子平板及蜂窩式電話的此等電子產品中之一些具有相對較短的預期壽命，亦即，約三年，並且因此降低了對用於此等電子產品中之微電子封裝的可靠性需求。然而，使用具有約5至7年之估計結束壽命的高效能微電子封裝之電子產品仍然需要良好的可靠性效能。
有關於此等高效能微電子封裝內之故障的可靠性主要歸因於層間介電分層及圓角開裂。由於在此等微電子封裝之製造中使用低k及超低k層間介電材料來減小該等微電子封裝之尺寸，已使得此種故障加劇。因此，需要開 發減少此種可靠性故障之封裝設計。
依據本發明之一實施例，係特地提出一種微電子裝置，其包含：一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；其中該微電子晶粒包括一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面。
A~B‧‧‧區域
2-2‧‧‧線
3~10‧‧‧插圖
100、180‧‧‧微電子封裝
110‧‧‧微電子晶粒
112‧‧‧活性表面/微電子晶粒活性表面
114‧‧‧微電子晶粒背表面
1161‧‧‧微電子晶粒側面/元件/第一微電子晶粒側面
1162‧‧‧微電子晶粒側面/元件/第二微電子晶粒側面
1163、1164‧‧‧微電子晶粒側面/元件
120‧‧‧互連
122‧‧‧結合襯墊/微電子晶粒結合襯墊
124‧‧‧結合襯墊/微電子基板結合襯墊
130‧‧‧微電子基板
132‧‧‧第一表面
138‧‧‧導電路由
140‧‧‧底部填充材料
142‧‧‧底部填充材料圓角
1521~1523‧‧‧元件/介電層
1541、1542‧‧‧元件/導電跡線
1561~1563‧‧‧元件/導電通孔
160‧‧‧角隅
162‧‧‧元件/分層
164‧‧‧裂紋
170‧‧‧倒角角隅
172‧‧‧平面倒角側面
1741、1742‧‧‧倒角側面
176‧‧‧彎曲或弓形倒角側面/弓形倒角側面
182、184‧‧‧元件
190‧‧‧遮罩
200‧‧‧製程
202~210‧‧‧方塊
300‧‧‧計算裝置
302‧‧‧板
304‧‧‧處理器
306A、306B‧‧‧通訊晶片
308‧‧‧依電性記憶體
310‧‧‧非依電性記憶體
312‧‧‧快閃記憶體
314‧‧‧圖形處理器或CPU
316‧‧‧晶片組
在本說明書之總結部分中特別指出且清楚主張了本揭示案之標的。本揭示案之前述及其他特徵將自結合隨附圖式的以下描述及所附申請專利範圍而變得更充分地顯而易見。應理解，隨附圖式僅描繪根據本揭示案之若干實施例，並且因此不認為限制其範疇。將經由使用隨附圖式以附加特性及細節來描述本揭示案，以使得本揭示案之優點可更容易地確定，該等圖式中：圖1為附接至微電子基板之微電子晶粒的側面橫截面視圖，如此項技術中已知的。
圖2為圖1的沿著線2-2之頂部平面視圖，如此項技術中已知的。
圖3為圖1之插圖3的側面橫截面視圖，如此項技術中已知的。
圖4為圖2之插圖4的頂部平面視圖，如此項技術 中已知的。
圖5為根據本說明書之實施例的包含微電子晶粒之微電子封裝的頂部平面視圖，該微電子晶粒具有附接至微電子基板之倒角角隅。
圖6為根據本說明書之實施例的圖5之插圖6的頂部平面視圖。
圖7為根據本說明書之另一實施例的包含微電子晶粒之微電子封裝的頂部平面視圖，該微電子晶粒具有附接至微電子基板之倒角角隅。
圖8為根據本說明書之另一實施例的圖7之插圖8的頂部平面視圖。
圖9為根據本說明書之仍然另一實施例的包含微電子晶粒之微電子封裝的頂部平面視圖，該微電子晶粒具有附接至微電子基板之倒角角隅。
圖10為根據本說明書之仍然另一實施例的圖9之插圖10的頂部平面視圖。
圖11為根據本說明書之又仍然另一實施例的微電子晶粒之頂部平面視圖，該微電子晶粒在其背表面上具有遮罩圖案。
圖12至14分別為根據本說明書之一個實施例的微電子晶粒在沒有完全移除微電子晶粒角隅情況下的頂部視圖、橫截面視圖及傾斜視圖，該微電子晶粒具有自微電子晶粒之活性表面延伸的倒角角隅。
圖15至17分別為根據本說明書之另一實施例的 微電子晶粒在沒有完全移除微電子晶粒角隅情況下的頂部視圖、橫截面視圖及傾斜視圖，該微電子晶粒具有自微電子晶粒之活性表面延伸的倒角角隅。
圖18為根據本說明書之實施例的製造微電子封裝之製程的流程圖。
圖19例示根據本說明書之一個實行方案的計算裝置。
詳細說明
在以下詳細描述中，對以例示方式展示可實踐所主張標的之特定實施例的隨附圖式進行參考。足夠詳細地描述此等實施例，以使熟習此項技術者能夠實踐標的。應理解，各種實施例雖然不同，但不一定互相排斥。例如，可在不脫離所主張標的之精神及範疇的情況下，在其他實施例內實行本文中結合一個實施例所描述的特定特徵、結構或特性。本說明書內對「一個實施例」或「一實施例」之提及意味結合該實施例描述之特定特徵、結構或特性係納入涵蓋於本說明書內的至少一個實行方案中。因此，片語「一個實施例」或「一實施例」之使用不一定指代同一實施例。另外，應理解，可在不脫離所主張標的之精神及範疇的情況下，修改每一所揭示實施例內之個別元件的位置或佈置。因此，以下詳細描述不應視為限制意義，並且標的之範疇僅由適當解釋的所附申請專利範圍，以及該所附申請專利範圍所享有之等效物的整個範圍來定義。在圖 式中，貫穿若干視圖，類似數字指代相同或相似元件或功能，並且其中所描繪之元件不一定彼此成比例，而可將個別元件放大或縮小，以便在本說明書中更容易地理解該等元件。
如本文中所使用的「在...上方」、「至」、「在...之間」及「在...上」等詞可指代一個層相對於其他層的相對位置。「在另一層上方」或「在另一層上」或結合「至」另一層的一個層可直接與另一個層接觸或可具有一或多個介入層。「在層之間」的一個層可直接與該等層接觸或可具有一或多個介入層。
本說明書之實施例包括具有倒角角隅之微電子晶粒，該微電子晶粒用於降低可導致分層故障及/或開裂故障之應力，以及使用此種微電子晶粒所形成之微電子封裝。在一個實施例中，微電子晶粒可包括至少一個平面倒角，該平面倒角在微電子晶粒之至少兩個相鄰側面之間延伸。在另一實施例中，微電子晶粒可包括至少一個彎曲倒角，該彎曲倒角在微電子晶粒之至少兩個相鄰側面之間延伸。
在微電子裝置之生產中，微電子晶粒通常安裝於在微電子晶粒與外部部件之間提供電氣通訊路由之基板上。如圖1所示，可藉由經由多個互連120將諸如微處理器、晶片組、圖形裝置、無線裝置、記憶裝置、特定應用積體電路等的至少一個微電子晶粒110附接至諸如內插器、母板等的微電子基板130來形成微電子封裝100。互連120可以通 常稱為倒裝晶片組態或控制坍陷晶片連接(「C4」)組態之組態，在微電子晶粒110之活性表面112上的結合襯墊122與微電子基板130之第一表面132上的鏡像結合襯墊124之間延伸。微電子晶粒結合襯墊122可與微電子晶粒110內之積體電路(未展示)電氣通訊。微電子基板結合襯墊124可與微電子基板130內之導電路由138(由虛線所例示)電氣通訊。導電路由138可提供微電子基板130上之微電子晶粒110與額外的外部部件(未展示)之間的電氣通訊路由及/或與額外的外部部件(未展示)之電氣通訊路由。
諸如底部填充(underfill)材料140的電絕緣可流動材料可設置於微電子晶粒110與微電子基板130之間，該微電子晶粒110及該微電子基板130基本囊裝互連120。底部填充材料140可用來減少可由微電子晶粒110與微電子基板130之間的熱膨脹失配而產生的機械應力問題。底部填充材料140可為環氧化物材料，包括但不限於環氧基樹脂、氰酯基樹脂、矽基樹脂、矽氧烷基樹脂及酚基樹脂，該環氧化物材料具有足夠低的黏度以在由底部填充材料分配器(未展示)沿微電子晶粒110之至少一個側面(諸如所例示的側面1162及1164)引入時，藉由毛細管作用芯吸於微電子晶粒110與微電子基板130之間，該至少一個側面在微電子晶粒活性表面112與微電子晶粒110之相對背表面114之間延伸。底部填充材料140延伸通過微電子晶粒側面1161、1162、1163及1164(見圖4)之部分稱為底部填充材料圓角142。底部填充材料140不應具有如此低的黏度，以使得底部填充材料圓角 142自微電子晶粒側面1161、1162、1163及1164延伸太遠，因為該底部填充材料圓角142可能延伸至「禁入區(keep-out-zone)」(未展示)，在該「禁入區」處，底部填充材料140之存在將係有害的。底部填充材料140可隨後經固化(硬化)。
微電子基板130可包含任何適當的介電材料，包括但不限於，液晶聚合物、環氧樹脂、雙馬來醯亞胺三嗪樹脂、FR4、聚醯亞胺材料等。導電路由138可由任何適當的導電材料形成，包括但不限於，銅、銀、金、鎳及其合金。應理解，微電子基板130可由任何數量之介電層形成，可含有剛性芯(未展示)，並且可含有形成於其中之有源及/或無源微電子裝置(未展示)。亦應理解，阻焊層(未展示)可利用於微電子基板第一表面132上，如熟習此項技術者將理解的。用於形成微電子基板130之製程對熟習此項技術者係熟知的，並且為簡潔及簡明起見，本文中將不再描述或例示。
互連120可由任何適當材料製成，包括但不限於，焊料及導電填充環氧化物。焊料材料可包括可為任何適當材料，包括但不限於，諸如63%錫/37%鉛焊料的鉛/錫合金，或諸如純錫或高錫含量合金(例如90%或更多錫)的無鉛焊料，諸如錫/鉍、共晶錫/銀、三元錫/銀/銅、共晶錫/銅，以及類似合金。當使用由焊料製成之互連120將微電子晶粒110附接至微電子基板130時，藉由熱量、壓力及/或聲能使焊料回流，以將焊料緊固於微電子晶粒結合襯墊122與 微電子基板結合襯墊124之間。另外，微電子晶粒110可為基於銅柱的倒裝晶片部件，該倒裝晶片部件附接至微電子基板130，如熟習此項技術者將理解的。
圖2例示圖1的沿著線2-2之頂部平面視圖。如圖所示，微電子晶粒110可具有四個側面，如元件1161、1162、1163及1164所例示，其中每一側面可以大致直角與相鄰側面相交以形成角隅160。「相鄰側面」一詞係定義為意味彼此成實質上90度(直角)的兩個微電子晶粒側面。
如圖3(圖1之區域3的特寫)所示，微電子晶粒110可包括堆積層150，該堆積層150包含多個介電層(如元件1521、1522及1523所例示)，該等介電層具有多個導電跡線(如元件1541及1542所例示)及導電通孔(如元件1561、1562及1563所例示)，以用於將微電子晶粒結合襯墊122與微電子晶粒110內的積體電路(未展示)連接。導電跡線1541及1542以及導電通孔1561、1562及1563可由任何適當導電材料製成，包括但不限於，銅、鋁、銀、金等，以及其合金。介電層1521、1522及1523可為任何適當的介電材料，包括但不限於，諸如二氧化矽及氮化矽的層間電介質，以及低k及超低k電介質(介電常數小於約3.6)，包括但不限於碳摻雜電介質、氟摻雜電介質、多孔電介質、有機聚合物電介質、基於矽的聚合物電介質等。
熟習此項技術者應理解，微電子封裝100中之大多數應力以相對尖銳的角度發生於微電子晶粒110之角隅160處。角隅160(亦稱為「集中點」)處之此等應力可導致微 電子晶粒側面1161、1162、1163及1164自鄰近微電子晶粒角隅160之底部填充材料圓角142分離或分層。此分層一般展示為圖3中之陰影區域，且展示於圖4中之相應位置，兩者都標記為元件162。此外，應力亦可致使裂紋164在底部填充材料圓角142中發展，如圖4所示。應理解，分層162及/或裂紋164可導致微電子封裝100之故障。
在本說明書之實施例中，可藉由在微電子晶粒之相鄰側面之間形成倒角角隅來減少應力。如圖5至10所示，可藉由移除微電子晶粒110在相鄰微電子晶粒側面1161/1162、1162/1163、1163/1164及1164/1161之間的部分來形成倒角角隅170，並且如先前所討論，微電子晶粒110可附接至微電子基板130以形成微電子封裝180。如圖5及6所示，倒角角隅170可在相鄰微電子晶粒側面1161/1162、1162/1163、1163/1164及1164/1161中之每一者之間形成為實質上平面倒角側面172。此導致八個角隅，而非圖1至4所示之微電子晶粒110的四個角隅160，此舉將應力分佈至額外的集中點，從而降低分層及開裂之可能性。當然，倒角角隅170在相鄰微電子晶粒側面1161/1162、1162/1163、1163/1164及1164/1161中之每一者之間不限於單個倒角側面，而亦可包括如倒角側面1741及1742所例示的多個、實質上平面倒角側面，如圖7及8所示，此舉將應力分佈至甚至更高數量的集中點。
在如圖9及10所示之另外的實施例中，倒角角隅170可在相鄰微電子晶粒側面1161/1162、1162/1163、1163/1164 及1164/1161中之每一者之間形成為實質上彎曲或弓形的倒角側面176。此種弓形倒角側面176可消除特定的高集中點。應注意，圖10中之虛線描繪於第一微電子晶粒側面1161、弓形倒角側面176與第二微電子晶粒側面1162之間。
在本說明書之實施例中，諸如例示於圖5至10中之倒角角隅170可形成於切單製程(singulation process)期間，其中多個單獨微電子晶粒110自微電子晶圓(未展示)切割，如熟習此項技術者將理解的。在一個實施例中，諸如紫外雷射、超快雷射等雷射可用來在微電子晶粒110中之每一者上切單及形成倒角角隅170。在另一實施例中，倒角角隅170可諸如藉由機械研磨，或藉由包括電漿蝕刻或準分子雷射製程的遮蔽製程，在切單製程之後形成，其中遮罩190(陰影區域)可在形成倒角角隅170(見圖5至10)之前，以適當圖案形成於微電子晶粒背表面114上，如圖11所示。應注意，圖11中所例示之遮罩190將導致圖5及6所示之倒角角隅170形狀。
應理解，倒角角隅不需要完全移除角隅。如圖12至17所示，僅可在微電子晶粒活性表面(例如，最高應力區域)移除微電子晶粒110之一部分，以使得倒角角隅170可包含倒角側面(圖12至14之元件182及圖15至17之元件184)，該倒角側面自微電子晶粒活性表面112延伸於兩個相鄰微電子晶粒側面(如微電子晶粒側面1161及1162所例示)之間，且延伸至微電子晶粒角隅160。如圖12(頂部視圖)、13(圖12之區域A的橫截面視圖)及14(圖12之區域A的傾斜視圖)所 示，倒角角隅182可為實質上平面。如圖15(頂部視圖)、16(圖15之區域B的橫截面視圖)及17(圖15之區域B的傾斜視圖)所示，倒角角隅184可為實質上弓形的。
雖然圖1至17例示單個微電子晶粒110，但應理解，多個微電子晶粒可附接至微電子基板130。
圖18為根據本說明書之實施例的製造微電子封裝之製程200的流程圖。如方塊202中所闡述，可在微電子晶圓上形成具有活性表面及相對背表面之微電子晶粒。微電子晶粒可自微電子晶圓切割，以形成在微電子晶粒活性表面與微電子晶粒背表面之間延伸的至少兩個相鄰側面，如方塊204中所闡述。如方塊206所闡述，微電子晶粒在至少兩個相鄰側面之間的部分可經移除來形成包含至少一個倒角側面之倒角角隅。微電子晶粒可經由多個互連附接至微電子基板，該等互連自微電子晶粒活性表面延伸至微電子基板之第一表面，如方塊208中所闡述。如方塊210中所闡述，底部填充材料可設置於微電子晶粒與微電子基板之間。
圖19例示根據本說明書之一個實行方案的計算裝置300。計算裝置300容納板302。板可包括數個微電子部件，包括但不限於處理器304、至少一個通訊晶片306A、306B、依電性記憶體308(例如，DRAM)、非依電性記憶體310(例如，ROM)、快閃記憶體312、圖形處理器或CPU314、數位信號處理器(未展示)、密碼處理器(未展示)、晶片組316、天線、顯示器(觸控螢幕顯示器)、觸控螢幕控制器、 電池、音訊編解碼器(未展示)、視訊編解碼器(未展示)、功率放大器(AMP)、全球定位系統(GPS)裝置、羅盤、加速計(未展示)、迴轉儀(未展示)、揚聲器(未展示)、相機，以及大容量儲存裝置(未展示)(諸如，硬碟片驅動機、光碟片(CD)、數位通用碟片(DVD)，等等)。微電子部件中之任一者可實體地且電氣地耦接至板302。在一些實行方案中，微電子部件中之至少一者可為處理器304的一部分。
通訊晶片啟用用於資料至計算裝置及自該計算裝置之傳送的無線通訊。「無線」一詞及其派生詞可用來描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相關聯裝置不含有任何引線，但是在一些實施例中該等相關聯裝置可不含有任何引線。通訊晶片可實施數個無線標準或協定中之任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及命名為3G、4G、5G及更高之任何其他無線協定。計算裝置可包括多個通訊晶片。例如，第一通訊晶片可專用於較短範圍之無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO，及其他。
「處理器」一詞可指代處理來自暫存器及/或記憶體之電子資料，以將該電子資料轉換成可儲存於暫存器 及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
計算裝置300內的微電子部件中之任一者可包括具有如上所述的倒角角隅之微電子晶粒。
在各種實行方案中，計算裝置可為膝上型電腦、隨身型易網機、筆記型電腦、超極緻筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒(set-top box)、娛樂控制單元、數位相機、可攜式音樂播放器或數位視訊記錄器。在另外的實行方案中，計算裝置可為處理資料之任何其他電子裝置。
應理解，本說明書之標的不一定限於圖1至19中所例示之特定應用。標的可應用於其他微電子裝置及組裝應用，如熟習此項技術者將理解的。
以下實例係關於另外的實施例，其中實例1為微電子裝置，其包含微電子晶粒，該微電子晶粒具有活性表面、相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在微電子晶粒活性表面與微電子晶粒背表面之間延伸；其中微電子晶粒包括倒角角隅，該倒角角隅包含在至少兩個相鄰側面之間延伸的至少一個倒角側面。
在實例2中，實例1之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之間延伸。
在實例3中，實例1之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之角 隅之間延伸。
在實例4中，實例1至3中任一項之標的可任擇地包括至少一個倒角側面包含在至少兩個相鄰側面之間延伸的實質上平面側面。
在實例5中，實例1至3中任一項之標的可任擇地包括至少一個倒角側面包含在至少兩個相鄰側面之間延伸的多個實質上平面側面。
在實例6中，實例1至3中任一項之標的可任擇地包括至少一個倒角側面，該倒角側面包含在至少兩個相鄰側面之間延伸的弓形側面。
在實例7中，實例1至3中任一項之標的可任擇地包括微電子基板，其中微電子晶粒電附接至微電子基板。
在實例8中，實例7之標的可任擇地包括微電子晶粒，該微電子晶粒經由多個互連電附接至微電子基板，該等互連在微電子晶粒活性表面與微電子基板之第一表面之間延伸。
在實例9中，實例7之標的可任擇地包括底部填充材料，該底部填充材料設置於微電子晶粒與微電子基板之間。
以下實例係關於另外的實施例，其中實例10為製造微電子裝置之方法，該方法包含形成微電子晶粒，該微電子晶粒具有活性表面、相對背表面及至少兩個相鄰側面，其中相鄰側面中之每一者在微電子晶粒活性表面與微電子晶粒背表面之間延伸；以及將微電子晶粒在至少兩個 相鄰側面之間的部分移除，以形成倒角角隅，該倒角角隅包含在至少兩個相鄰側面之間延伸的至少一個倒角側面。
在實例11中，實例10之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之間延伸。
在實例12中，實例10之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之角隅之間延伸。
在實例13中，實例10至12中任一項之標的可任擇地包括將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成倒角角隅包含：將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成在至少兩個相鄰側面之間延伸的實質上平面倒角側面。
在實例14中，實例10至12中任一項之標的可任擇地包括將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成倒角角隅包含：將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成在至少兩個相鄰側面之間延伸的多個實質上平面倒角側面。
在實例15中，實例10至12中任一項之標的可任擇地包括將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成倒角角隅包含：將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成在至少兩個相鄰側面之間延伸的弓形側面。
在實例16中，實例10至12中任一項之標的可任擇 地包括形成微電子基板，以及將微電子晶粒電附接至微電子基板。
在實例17中，實例16之標的可任擇地包括將微電子晶粒電附接至微電子基板包含：經由多個互連將微電子晶粒電附接至微電子基板，該等互連在微電子晶粒活性表面與微電子基板之第一表面之間延伸。
在實例18中，實例16之標的可任擇地包括將底部填充材料設置於微電子晶粒與微電子基板之間。
在實例19中，實例10之標的可任擇地包括形成微電子晶粒包含：在微電子晶圓上形成微電子晶粒，以及自微電子晶圓切割微電子晶粒，以形成至少兩個相鄰側面；並且其中將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成倒角角隅發生於自微電子晶圓切割微電子晶粒期間。
在實例20中，實例10之標的可任擇地包括形成微電子晶粒，其包含：在微電子晶圓上形成微電子晶粒，以及自微電子晶圓切割微電子晶粒，以形成至少兩個相鄰側面；並且其中將微電子晶粒在至少兩個相鄰側面之間的部分移除，以形成倒角角隅發生於自微電子晶圓切割微電子晶粒之後。
以下實例係關於另外的實施例，其中實例21為電子系統，其包含板；以及微電子封裝，其附接至該板，其中微電子封裝包括：微電子晶粒，該微電子晶粒具有活性表面、相對背表面及至少兩個相鄰側面，其中相鄰側面中 之每一者在微電子晶粒活性表面與微電子晶粒背表面之間延伸；其中微電子晶粒包括倒角角隅，該倒角角隅包含在至少兩個相鄰側面之間延伸的至少一個倒角側面。
在實例22中，實例21之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之間延伸。
在實例23中，實例21之標的可任擇地包括至少一個倒角側面在微電子晶粒活性表面與微電子晶粒背表面之角隅之間延伸。
在實例24中，實例21至23中任一項之標的可任擇地包括至少一個倒角側面包含在至少兩個相鄰側面之間延伸的實質上平面側面。
在實例25中，實例21至23中任一項之標的可任擇地包括至少一個倒角側面包含在至少兩個相鄰側面之間延伸的多個實質上平面側面。
在實例26中，實例21至23中任一項之標的可任擇地包括至少一個倒角側面包含在至少兩個相鄰側面之間延伸的弓形側面。
在實例27中，實例21至23中任一項之標的可任擇地包括微電子基板，其中微電子晶粒電附接至微電子基板。
在實例28中，實例27之標的可任擇地包括微電子晶粒，該微電子晶粒經由多個互連電附接至微電子基板，該等互連在微電子晶粒活性表面與微電子基板之第一表面之間延伸。
在實例29中，實例27之標的可任擇地包括底部填充材料，其設置於微電子晶粒與微電子基板之間。
因此詳細描述了本說明書之實施例，應理解，由所附申請專利範圍定義之本說明書不受以上描述中所闡述之特定細節，因為在不脫離其精神或範疇的情況下，許多其明顯的變型係可能的。

Claims (21)

  1. 一種微電子裝置，其包含：一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；其中該微電子晶粒包括一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸經由該堆積層。
  2. 一種微電子裝置，其包含：一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；其中該微電子晶粒包括一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及 其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒之一角隅之間延伸經由該堆積層。
  3. 如請求項1或2之微電子裝置，其中該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的一實質上平面側面。
  4. 如請求項1或2之微電子裝置，其中該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的多個實質上平面側面。
  5. 如請求項1或2之微電子裝置，其中該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的一弓形側面。
  6. 如請求項1或2之微電子裝置，其進一步包括一微電子基板，其中該微電子晶粒電性附接至該微電子基板。
  7. 如請求項6之微電子裝置，其中一底部填充材料設置於該微電子晶粒與該微電子基板之間。
  8. 一種製造一微電子裝置之方法，其包含下列步驟：形成一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；將該微電子晶粒在該等至少兩個相鄰側面之間的 一部分移除以形成一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸經由該堆積層。
  9. 一種製造一微電子裝置之方法，其包含下列步驟：形成一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；將該微電子晶粒在該等至少兩個相鄰側面之間的一部分移除以形成一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒之一角隅之間延伸經由該堆積層。
  10. 如請求項8或9之方法，其中將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除以形成該倒角角隅之 步驟包含：將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除，以形成在該等至少兩個相鄰側面之間延伸的一實質上平面倒角側面。
  11. 如請求項8或9之方法，其中將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除以形成該倒角角隅之步驟包含：將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除，以形成在該等至少兩個相鄰側面之間延伸的多個實質上平面倒角側面。
  12. 如請求項8或9之方法，其中將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除以形成該倒角角隅之步驟包含：將該微電子晶粒在該等至少兩個相鄰側面之間的該部分移除，以形成在該等至少兩個相鄰側面之間延伸的一弓形側面。
  13. 如請求項8或9之方法，其進一步包括形成一微電子基板，以及將該微電子晶粒電性附接至該微電子基板。
  14. 如請求項13之方法，其進一步包括將一底部填充材料設置於該微電子晶粒與該微電子基板之間。
  15. 一種電子系統，其包含：一板；以及一微電子封裝，其附接至該板，其中該微電子封裝包括：一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間 延伸；其中該微電子晶粒包括一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸經由該堆積層。
  16. 一種電子系統，其包含：一板；以及一微電子封裝，其附接至該板，其中該微電子封裝包括：一微電子晶粒，其具有一活性表面、一相對背表面及至少兩個相鄰側面，其中該等相鄰側面中之每一者在該微電子晶粒活性表面與該微電子晶粒背表面之間延伸；其中該微電子晶粒包括一倒角角隅，該倒角角隅包含在該等至少兩個相鄰側面之間延伸的至少一個倒角側面；以及其中該微電子晶粒包括一堆積層，其包含多個介電層具有多個導電跡線和多個導電通孔，該等多個導電跡線在該等多個介電層之間，該等多個導電通孔在該等 多個導電跡線之間延伸經由該等多個介電層，並且其中該至少一個倒角側面在該微電子晶粒活性表面與該微電子晶粒之一角隅之間延伸經由該堆積層。
  17. 如請求項15或16之電子系統，其中該微電子晶粒之該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的一實質上平面側面。
  18. 如請求項15或16之電子系統，其中該微電子晶粒之該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的多個實質上平面側面。
  19. 如請求項15或16之電子系統，其中該微電子晶粒之該至少一個倒角側面包含在該等至少兩個相鄰側面之間延伸的一弓形側面。
  20. 如請求項15或16之電子系統，其中該微電子封裝進一步包括一微電子基板，其中該微電子晶粒電性附接至該微電子基板。
  21. 如請求項20之電子系統，其中一底部填充材料設置於該微電子晶粒與該微電子基板之間。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669789B (zh) * 2016-04-25 2019-08-21 矽品精密工業股份有限公司 電子封裝件
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
CN108206161B (zh) * 2016-12-20 2020-06-02 晟碟半导体（上海）有限公司 包含角部凹陷的半导体装置
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
CN109166844A (zh) * 2018-08-28 2019-01-08 安徽星宇生产力促进中心有限公司 一种微电子管芯
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11557559B2 (en) * 2021-02-26 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11574861B2 (en) * 2021-03-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US20220361338A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with stress reduction design and method for forming the same
US20220406752A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with tapered sidewall in package and fabricating method thereof
WO2023090137A1 (ja) * 2021-11-16 2023-05-25 ローム株式会社 半導体素子および半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294688A (ja) * 2005-04-06 2006-10-26 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624346B2 (en) * 2005-10-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Exclusion zone for stress-sensitive circuit design
JP2009182155A (ja) * 2008-01-30 2009-08-13 Nec Corp Ｌｓｉパッケージ及びｌｓｉパッケージ搭載型の電子部品
US8125054B2 (en) * 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
JP2010251625A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
JP2010272811A (ja) * 2009-05-25 2010-12-02 Fdk Module System Technology Corp 半導体装置
US8378458B2 (en) * 2010-03-22 2013-02-19 Advanced Micro Devices, Inc. Semiconductor chip with a rounded corner
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294688A (ja) * 2005-04-06 2006-10-26 Toshiba Corp 半導体装置およびその製造方法

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