KR102041942B1 - 상호접속들의 파열 내성을 향상시키는 집적 회로, 와이어 본딩된 패키지, 플립 칩 패키지, 및 모바일 컴퓨팅 디바이스 - Google Patents

상호접속들의 파열 내성을 향상시키는 집적 회로, 와이어 본딩된 패키지, 플립 칩 패키지, 및 모바일 컴퓨팅 디바이스 Download PDF

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Abstract

비아 밀도를 증대시킴으로써 백엔드(back-end) 상호접속들 및 기타 이러한 상호접속 구조들의 파열 내성을 향상시키는 기술들 및 구조가 개시된다. 증대된 비아 밀도는, 예를 들어, 다이 내의 인접 회로 레이어들의 필러(filler)/더미화된(dummified) 부분(들) 내에 제공될 수 있다. 일부 경우들에서, 상부 회로 레이어의 전기적으로 고립된 (플로팅(floating)) 필러 라인은, 필러 라인들이 교차하는(cross/intersect) 곳에 대응하는 영역에서 하부 회로 레이어의 플로팅 필러 라인 상에 랜딩하는 비아를 포함할 수 있다. 일부 이러한 경우들에서, 상부 회로 레이어의 플로팅 필러 라인은 이러한 비아를 포함하는 듀얼 다마신(dual-damascene) 구조로서 형성될 수 있다. 일부 실시예들에서는, 상부 회로 레이어의 플로팅 필러 라인과 하부 회로 레이어의 충분히 전기적으로 고립된 상호접속 라인 사이에 비아가 유사하게 제공될 수 있다. 이러한 기술들/구조는 다이에 대해 기계적 무결성을 제공하는데 사용될 수 있다.

Description

상호접속들의 파열 내성을 향상시키는 집적 회로, 와이어 본딩된 패키지, 플립 칩 패키지, 및 모바일 컴퓨팅 디바이스{INTEGRATED CIRCUIT, WIRE-BONDED PACKAGE, FLIP-CHIP PACKAGE, AND MOBILE COMPUTING DEVICE FOR ENHANCING FRACTURE RESISTANCE OF INTERCONNECTS}
(예를 들어, 32 nm 및 그 너머의) 극-초미세(deep-submicron) 공정 노드들에서의 IC(Integrated Circuit) 설계는 다수의 사소하지 않은 도전과제들을 수반하고, IC 패키징은, 플립 칩 패키지들에 관련한 것들과 같은 특정 문제점들에 직면하게 되었다. 계속되는 패키지 스케일링은 이러한 문제점들을 악화시키는 경향이 있을 것이다.
미국 특허 공개 제2007-0120260호 공보 미국 특허 공개 제2006-0166434호 공보
도 1a-1d는, 본 발명의 일 실시예에 따라, 예시적인 IC(Integrated Circuit)의 예시적인 공정 흐름 및 상면도를 도시한다.
도 2는 도 1d의 결과인 IC를 라인 X-X를 따라 취한 측면 단면도이다.
도 2a는 본 발명의 다른 실시예에 따라 구성되는 IC의 측면 단면도이다.
도 2b는 본 발명의 다른 실시예에 따라 구성되는 IC의 측면 단면도이다.
도 3은 본 발명의 일 실시예에 따라 구성되는 IC의 측면 사시도이다.
도 4는, 본 발명의 예시적인 실시예에 따라, 개시되는 기술들을 사용하여 형성되는 IC 구조들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 도시한다.
본 실시예들의 이러한 및 기타 특징들은, 본 명세서에 설명되는 도면들과 함께 취해지는 이하 상세한 설명을 읽으면 더 잘 이해될 것이다. 도면에서, 다양한 도면들에 도시되는 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조 번호로 표시될 수 있다. 명확함을 위해, 모든 도면에서 모든 컴포넌트가 레이블되는 것은 아니다. 더욱이, 이해되듯이, 도면들이 반드시 축척대로 도시되거나 또는 청구된 발명을 도시된 특정한 구성으로 제한하고자 하는 것도 아니다. 예를 들어, 일부 도면들은 일반적으로 직선들, 직각들 및 평탄한 표면들을 나타내고 있지만, IC 제조/처리의 실제 한계들을 고려하여, 개시되는 기술들/구조의 실제 구현은 완벽한 직선들, 직각들 등이 아닐 수 있으며, 일부 특징들은 표면 토폴로지(surface topology)를 가지거나 아니면 평탄하지 않을 수 있다. 요약하면, 도면들은 단지 예시적 구조들을 보여주기 위해 제공된다.
비아 밀도를 증대시킴으로써 백엔드(back-end) 상호접속들 및 기타 이러한 상호접속 구조들의 파열 내성을 향상시키는 기술들 및 구조가 개시된다. 증대된 비아 밀도는, 예를 들어, 다이 내의 인접 회로 레이어들(예를 들어, 칩, 마이크로프로세서 등)의 필러(filler)/더미화된(dummified) 부분(들) 내에 제공될 수 있다. 일부 경우들에서, 상부 회로 레이어의 전기적으로 고립된 (플로팅(floating)) 필러 라인은, 필러 라인들이 교차하는(cross/intersect) 곳에 대응하는 영역에서 하부 회로 레이어의 플로팅 필러 라인 상에 랜딩하는 비아를 포함할 수 있다. 일부 이러한 경우들에서, 상부 회로 레이어의 플로팅 필러 라인은 그러한 비아를 포함하는 듀얼 다마신(dual-damascene) 구조로서 형성될 수 있다. 일부 실시예들에서는, 상부 회로 레이어의 플로팅 필러 라인과 하부 회로 레이어의 충분히 전기적으로 고립된 상호접속 라인 사이에 비아가 유사하게 제공될 수 있다. 일부 경우들에서, 개시되는 기술들/구조는 인접 회로 레이어들을 물리적으로 고정/결합하는데 사용될 수 있고, 일부 이러한 경우들에서는, 상호 접속에 대해 개선된 파열 내성 및 기계적 무결성을 제공할 수 있다. 이러한 기술들은, 예를 들어, 로우 k(low-k) 상호접속 구조들에 특히 유용할 수 있는데, 이러한 로우 k 상호접속 구조는 유전 상수들이 더 높은 유전체 재료들로 이루어지는 상호접속 구조들보다 약한 기계적 속성을 일반적으로 가질 수 있다. 본 개시의 관점에서 여러가지 구성들 및 변형들이 자명할 것이다.
일반적인 개요
앞서 나타낸 바와 같이, IC(Integrated Circuit) 패키징을 복잡하게 하는 발생할 수 있는 다수의 사소하지 않은 쟁점들이 존재한다. 예를 들어, 하나의 사소하지 않은 쟁점은, 주어진 칩과 그 패키징 사이의 상호작용이, 예를 들어, 플라스틱 플립 칩 패키지로의 조립화 동안 Cu(구리)/로우 k 칩들에 대해, 상당한 신뢰도 쟁점이라는 사실과 관련된다. ILD(Inter-Layer Dielectric)에 대해 로우 k 유전체 재료들을 사용하면, 이러한 로우 k 상호접속들에서 패키징으로 유발되는 계면의 박리화가 더 보편적이 되어, 칩들에 대한 신뢰도 우려들을 상승시킨다. 플립 칩 패키지에서, 예를 들어, 다이와 기판 사이의 열 부정합은 Cu/로우 k 상호접속 구조에 큰 응력들을 초래할 수 있어, 잠재적으로 계면의 크랙화(cracking)에 이르게 된다.
따라서, 구조적 무결성은, 예를 들어, Si(실리콘) 다이와 기판 사이의 열 부정합에 의해 생성되는 큰 변형 및 응력들로 인해 고밀도 플립 칩 패키지들에 대해 상당한 신뢰도 우려들일 수 있다. 일부 경우들에서는, 솔더 범프들에서의 열 응력들을 감소시키고 패키지 신뢰도를 개선시키려는 시도에 언더필이 이용될 수 있다. 그러나, 대부분의 패키징 공정 흐름들에서, IC 다이는 언더필이 적용되기 이전의 패키징 공정 동안 상당한 응력들을 경험할 수 있다. 더욱이, 언더필이 적용된 이후에도, IC에 결함들을 초래하는 응력들이 상당히 높을 수 있다.
또한, 이러한 파열 쟁점들은 조립화 공정의 다양한 부분들에 의해 악화될 수 있다. 예를 들어, 다양한 솔더 리플로우 공정들은 다이를 향해 아래로 전달되는 큰 전단 응력들(shear stresses)을 유발할 수 있어, 예를 들어, 로우 k 레이어들 내에 파열을 초래한다. ILD 크랙화를 초래할 수 있는 큰 응력들은 일반적으로 다이의 엣지와 코너들에 위치된다.
따라서, 본 발명의 일 실시예에 따르면, 비아 밀도를 증대시킴으로써 상호접속들의 파열 내성을 향상시키는 기술들 및 구조가 개시된다. 증대된 비아 밀도는, 예를 들어, 다이 내의 인접한/이웃하는 회로 레이어들(예를 들어, 금속 레이어들)의 플로팅 필러 부분(들) 내에 제공될 수 있다. 일부 실시예들에서, 상부 회로 레이어의 플로팅 필러 라인은 이러한 필러 라인들이 교차(cross/intersect)하는 영역에서 하부 회로 레이어의 플로팅 필러 라인 상에 랜딩하도록 이루어지는 비아(또는 유사한 구조)를 포함할 수 있다. 일부 이러한 경우들에서, 일 실시예에 따르면, 상부 회로 레이어의 플로팅 필러 라인은 이러한 비아를 포함하는 듀얼 다마신 구조로서 형성될 수 있다. 그러나, 청구되는 발명이 이에 제한되는 것이 아니라는 점에 주의하여야 한다. 예를 들어, 일부 실시예들에서는, 상부 회로 레이어의 플로팅 필러 라인과 하부 회로 레이어의 충분히 전기적으로 고립된 상호접속 라인 사이에 비아가 유사하게 제공될 수 있다. 이하의 배경 정보를 포함하여, 본 개시내용의 관점에서 여러 구성들이 자명할 것이다.
IC 설계의 맥락에서, FUB(Functional Unit Block, 또는 기능 블럭 또는 IP 블럭)은 소망하는 기능을 달성하는 칩 설계의 이산 섹션(discrete section)을 일반적으로 말한다. 임의의 주어진 IC 설계 공정에서, 다수의 FUB들이 제작될 수 있고, 이는 결국 칩의 병렬 섹션들이 동시에 설계되는 것을 가능하게 할 수 있다. 일부 실시예들에서는, 예를 들어, CMP(Chemical Mechanical Planarization/Polishing) 공정들, 리소그래픽 패터닝 공정들 등의 패턴 및 공정 충실도로 인해 시행되었던 설계 규칙들을 예를 들어 충족시키도록, 더미 금속 라인들(필러 라인들로서 알려짐)이 완성된 FUB 레이아웃에 추가될 수 있다. 본 개시내용의 관점에서 이해되듯이, 필러 밀도는, 경우에 따라 변할 수 있고, 이것이 부가되는 제품 및 레이어와 같은 인자들에 의존할 것이다. 본 개시내용의 관점에서 이해되듯이, 주어진 다이 내에는, 예를 들어, 주어진 다이를 파열 또는 기타 기계적 결함에 대해 보강하는데 도움을 줄 수 있는 구조를 제공하는데 사용가능한 매우 중요한 단면 영역이 존재할 수 있다.
일부 경우들에서, 일 실시예에 따르면, 증가된 비아 밀도(필러 섹션들 내의 비아들을 포함함)로 파열 내성을 향상시키는 개시된 기술들/구조의 사용은, 이웃하는 또는 다른 방식으로 인접하는 회로 레이어들 사이의 물리적 고정/결합을 제공할 수 있고, 이는 결국 주어진 회로의 기계적 회복력을 개선시킬 수 있다(예를 들어, 파열에 대한 민감성을 최소화하거나 또는 다른 방식으로 감소시킴). 일부 경우들에서, 개시된 기술들/구조는, 예를 들어, ILD 구조들(예를 들어, 로우 k 유전체 구조들, 실리콘 이산화물 유전체 구조들, 또는 고유전율 유전체 구조들)을 포함하는, 금속 레이어들 사이에 사용될 수 있다. 일부 경우들에서는, 일 실시예에 따라, 최소 설계 규칙들보다 큰 비아 밀도가 제공될 수 있다.
본 개시내용의 관점에서 이해되듯이, 개시되는 기술들/구조는, 일부 경우들에서, 예를 들어, 파열/기계적 장애에 대해 주어진 다이를 강화하는데 바람직할 수 있는 임의의 주어진 IC 패키징에 사용될 수 있다. 예를 들어, 일부 실시예들은 플립 칩 패키징에 구현될 수 있다. 그러나, 본 개시내용의 관점에서 이해되듯이, 본 명세서에 제공되는 기술들이 이에 제한되는 것은 아니고, 일부 다른 실시예들은 주어진 IC 상에서 응력의 다른 원인들을 완화시키는데 사용될 수 있다. 예를 들어, (예를 들어, 2개 웨이퍼들 또는 다이가 함께 본딩되는) 웨이퍼 또는 다이 본딩은, 개시되는 기술들을 사용하여 예방되거나 또는 다른 방식으로 감소될 수 있는 기계적 무결성 장애들을 초래할 수 있는 응력들의 원인이 될 수 있다. 마찬가지로, 주어진 패키지와 IC를 전기적으로 접속하는 와이어 본딩 또한, 개시되는 기술들을 사용하여 예방되거나 또는 다른 방식으로 감소될 수 있는 다이 내의 응력들을 인가한다(즉, 와이어 본딩은 플립 칩 본딩에 대한 대안이다). 이러한 의미에서, 웨이퍼-웨이퍼, 다이-웨이퍼, 및/또는 다이-다이 본딩이 채택되는 IC들에, 및/또는 플립 칩 패키징, 와이어 본드 패키징, 3차원 다이 본딩, 멀티 다이 본딩, 및/또는 TSV들(Through-Silicon Vias)과 관련되는 IC들에, 본 기술들이 적용될 수 있다. 일부 실시예들은, 예를 들어, 투과성 유전체 재료들, 로우 k 유전체 재료들, 및/또는 극-로우 k(ultra-low-k) 유전체 재료들, 또는 불량한 기계적 무결성과 관련될 수 있는 기타 이러한 재료들로 구현되는 멀티 레이어 다이들과 이용될 수 있다. 개시된 기술들은, 예를 들어, 임의의 주어진 공정 노드에 있는 반도체 제조 공정들(예를 들어, 32 nm 및 그 너머; 22 nm 및 그 너머; 14nm 및 그 너머; 등)에 사용될 수 있다.
개시된 기술들/구조의 사용은, 예를 들어, 일부 실시예들에 따라, 그 필러 라인들의 전기적으로 플로팅 영역에 비아들을 갖는 주어진 IC 또는 기타 디바이스의 단면 분석에 의해 검출될 수 있다. 개시된 기술들/구조의 사용을 검출하는데 적합한 다른 기술들/접근방식들은, 주어진 애플리케이션에 의존할 것이고, 본 개시내용의 관점에서 자명할 것이다.
기술들 및 구조
도 1a-1d는, 본 발명의 일 실시예에 따라, 예시적인 IC(Integrated Circuit)(100)의 예시적인 공정 흐름 및 상면도를 도시한다. 도 2는 그 결과인 도 1d의 IC(100)의 점선 X-X를 따라 취해진 측면 단면도이다. 도 3은 본 발명의 일 실시예에 따라 구성되는 IC(100)의 측면 사시도이다. 공정 흐름에 관해서는, 본 개시내용의 관점에서 이해되듯이, (예를 들어, 퇴적, 마스크, 에치 등) 표준 반도체 처리 기술들이 사용될 수 있다.
도 1a는 도전성 상호접속 라인들(112)과 함께 구성되는 예시적인 회로 레이어(110)(예를 들어 금속 레이어 X)를 도시한다. 도 1b는, 예를 들어, 라인 밀도 설계 규칙들을 충족시키도록, 회로 레이어(110)에 추가된 다수의 필러 라인들(114)을 도시한다. 필러 상호접속 라인들(114)이 본 명세서에서, 예를 들어, (예를 들어, 폭에 비해 길이가 상당히 긴) 긴 라인들로서 도시되지만, 이러한 라인들은 또한 (예를 들어, 길이가 폭에 비슷하도록) 짧은 세그먼트들로 분할될 수 있다. 또한, 본 예에 도시된 상호접속 라인들(112/114)은 한 방향으로만 이어지는 반면, 이들이, 예를 들어, L 형상, 짧은 세그먼트 또는 라인의 일부가 라인의 나머지보다 더 큰 폭을 갖는 형상(예를 들어, 비아용 더 넓은 랜딩 영역)을 갖는 경우들이 있을 수 있다. 본 개시내용의 관점에서 여러가지 구성들이 자명할 것이다. 도 1c는 회로 레이어(110) 위에 제공되는 예시적인 회로 레이어(120)(예를 들어, 금속 레이어 X+1)를 도시한다. 회로 레이어(120)는 상호접속 라인들(122) 및 다수의 필러 라인들(124)(예를 들어, 라인 밀도 설계 규칙들을 충족시키도록 회로 레이어(120)에 부가됨)을 포함하고, 이들은 하부 회로 레이어(110)의 상호접속 라인들(112) 및 필러 라인들(114)에 실질적이로 직교한다. 도 1d는, 이제 보다 상세히 설명될, 궁극적인 IC(100)의 기계적 파열 내성을 증대시키는 앵커들로서 기능할 비아들을 놓을 기회가 존재하는 회로 레이어(110)(예를 들어, 금속 레이어 X)와 회로 레이어(120)(금속 레이어 X+1)의 교차 영역을 도시한다.
특히 도 2를 참조하여 알 수 있듯이, 회로 레이어들(110/120)은, 일부 실시예들에서, 절연체 재료(예를 들어, ILD(Inter-Layer Dielectric))(102) 내에 형성될 수 있다. 본 개시내용의 관점에서 자명하듯이, IC(100)는, 본 명세서에 개시되는 것에 대해 추가적인, 더 적은, 및/또는 상이한 엘리먼트들 또는 컴포넌트들을 포함할 수 있고, 청구되는 발명이 임의의 특정 IC 구성들에 제한되는 의도는 아니며, 여러가지 애플리케이션들에서 여러가지 구성들로 사용될 수 있다.
일부 실시예들에 따르면, 제1 회로 레이어(110)는: (1) 하나 이상의 상호접속 라인들(112); 및/또는 (2) 하나 이상의 필러 라인들(114)을 포함할 수 있다. 일부 경우들에서는, 도 1b-1d 및 2에 다양하게 도시되는 바와 같이, 주어진 양의 필러 라인들(114)이 주어진 쌍의 이웃하는 또는 다른 방식으로 인접하는 상호접속 라인들(112) 사이에 배치될 수 있다. 일 실시예에 따르면, 주어진 상호접속 라인(112) 또는 필러 라인(114)은 광범위한 전기적으로 도전성인 금속들/재료들 중 임의의 것을 포함할 수 있다. 상호접속/필러 라인들에 적합한 일부 예시적인 재료들은, 반드시 이에 제한되는 것은 아니지만: Cu(구리); Al(알루미늄); Ag(은); Ni(니켈); Au(금); Ti(티타늄); W(텅스텐); Ru(루테늄); Co(코발트); Cr(크롬); Fe(철); Mn(망간); Hf(하프늄); Ta(탄탈륨); V(바나듐); Mo(몰리브덴); Pd(팔라듐); Pt(백금); 및/또는 상술한 것 중 임의의 합금 또는 조합을 포함할 수 있다. 상호접속/필러 재료들은 금속성이거나 또는 비금속성일 수 있고 폴리머 재료들을 포함할 수 있다는 점에 더욱 주의하자. 이러한 목적으로, 본 명세서에 설명되는 바와 같이 적합한 정도의 도전성을 갖거나 또는 다른 방식으로 디바이스의 구조적 품질을 향상시킬 수 있는 임의의 재료가 상호접속 및/또는 필러 라인들에 대해 사용될 수 있다. 주어진 상호접속/필러 라인에 적합한 다른 재료들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
일부 경우들에서는, 제1 회로 레이어(110)의 인접하거나 또는 다른 방식으로 이웃하는 상호접속 라인들(112)이 (예를 들어, 정확히 평행하거나 또는 주어진 공차 내에서 다른 방식으로) 상호 실질적으로 평행할 수 있다. 일부 실시예들에서는, 제1 회로 레이어(110)의 인접하거나 또는 다른 방식으로 이웃하는 필러 라인들(114)이 (예를 들어, 정확히 평행하거나 또는 주어진 공차 내에서 다른 방식으로) 상호 및/또는 주변 상호접속 라인들(112)과 실질적으로 평행할 수 있다. 일부 실시예들에서는, 제1 회로 레이어(110)의 필러 라인들(114) 일부 또는 전부가: (1) 예를 들어, 전력 최적화(예를 들어, 전압 강하 및/또는 방열(heat-sinking))를 위해 사용되도록 전기적으로 접속될 수 있고; 및/또는 (2) 전기적으로 플로팅으로 남을 수 있다. 제1 회로 레이어(110)에 적합한 다른 구성들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
이미 언급된 바와 같이, 일 실시예에 따르면, IC(100)는 또한 제1 회로 레이어(110) 근처에(예를 들어, 위에 또는 다른 방식으로 인접하여) 배치되는 제2 회로 레이어(120)를 포함한다. 일부 실시예들에 따르면, 제2 회로 레이어(120)는: (1) 하나 이상의 상호접속 라인들(122); 및/또는 (2) 하나 이상의 필러 라인들(124)을 포함할 수 있다. 일부 실시예들에서는, 도 1c-1d에 도시된 바와 같이, 주어진 양의 필러 라인들(124)이 주어진 쌍의 이웃하는 또는 다른 방식으로 인접하는 상호접속 라인들(122) 사이에 배치될 수 있다.
본 개시내용의 관점에서 자명하듯이, 일부 실시예들에 따르면, 주어진 상호접속 라인(122) 및 필러 라인(124)은, 예를 들어, 제1 회로 레이어(110)의 라인들(112/114)을 참조하여 위에 논의된 전기적으로 도전성인 금속들/재료들 중 임의의 것을 포함할 수 있다. 관련된 앞선 논의는 여기서도 동등하게 적용될 수 있다.
일부 경우들에서는, 제2 회로 레이어(120)의 인접하거나 또는 다른 방식으로 이웃하는 상호접속 라인들(122)이 (예를 들어, 정확히 평행하거나 또는 주어진 공차 내에서 다른 방식으로) 상호 실질적으로 평행할 수 있다. 일부 경우들에서는, 제2 회로 레이어(120)의 인접하거나 또는 다른 방식으로 이웃하는 필러 라인들(124)이 (예를 들어, 정확히 평행하거나 또는 주어진 공차 내에서 다른 방식으로) 상호 및/또는 주변 상호접속 라인들(122)과 실질적으로 평행할 수 있다. 일부 실시예들에서는, 제2 회로 레이어(120)의 필러 라인들(124) 일부 또는 전부가: (1) 예를 들어, 전력 최적화(예를 들어, 전압 강하 및/또는 방열(heat-sinking))를 위해 사용되도록 전기적으로 접속될 수 있고; 및/또는 (2) 전기적으로 플로팅으로 남을 수 있다. 제2 회로 레이어(120)에 적합한 다른 구성들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
본 개시내용의 관점에서 자명하듯이, 개시되는 기술들은 광범위한 상호접속 및/또는 필러 라인 맥락들 및 구조들 중 임의의 것과 호환될 수 있다. 일부 예시적인 이러한 구조들은, 반드시 이에 제한되는 것은 아니지만: 싱글 다마신 구조들; 듀얼 다마신 구조들(예를 들어, 하부 비아를 갖는 라인); 비등방성 구조들; 등방성 구조들; 및/또는 임의의 다른 소망하는 IC 구조들, 상호접속들 또는 기타 도전성 구조들을 포함할 수 있다. 또한, 일 실시예에 따르면, 주어진 상호접속 또는 필러 라인의 치수들은 주어진 타겟 애플리케이션 또는 최종 용도에 요구되는 대로 주문 제작될 수 있다. 다른 적합한 상호접속/필러 구성들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
일부 경우들에서는, 예를 들어, 제2 회로 레이어(120)가 제1 회로 레이어(110)에 대해 주어진 각도로 배향될 수 있다. 예를 들어, 도 1d에 도시된 바와 같이, 일부 실시예들에서, 제2 회로 레이어(120)는 제1 회로 레이어(110)에 (예를 들어, 90°오프셋으로 또는 주어진 공차 범위 내에서 다른 방식으로) 실질적으로 직교할 수 있다. 그러나, 청구되는 발명이 이에 제한되는 것은 아니고, 일부 다른 실시예들에서와 같이, 제2 회로 레이어(120)가 (예를 들어, 대각선으로 등) 더 작은 및/또는 더 큰 각도로 오프셋 될 수 있다. 제1 회로 레이어(110) 및 제2 회로 레이어(120)는, 평면형 또는 비평면형일 수 있고, 상호 완전히 또는 일부가 맞닿을 수 있다는 점에 더욱 주의하자. 예를 들어, 하나의 예시적인 실시예에서, 회로들(110 및 120) 각각은, 회로들(110 및 120)의 중앙 부분들만이 비아 밀도를 증대시키는데 사용될 수 있는 교차 필러 라인들을 생성하기에 충분히 가깝도록, 플렉시블하거나 또는 다른 방식으로 서로로부터 만곡되거나/굴곡될 수 있다. 이러한 의미에서, 회로 레이어들(110 및 120)이 평평하거나 또는 다른 방식으로 평면형일 필요는 없다.
어느 경우에서든, 제2 회로 레이어(120)가 제1 회로 레이어(110)에 대해 배향되는 방법에 의해서, 주어진 필러 라인(124)은, 예를 들어, 교차(134a)에 의해 도 1d 및 2에 일반적으로 표기되는 위치에서, 주어진 필러 라인(114)과 교차하게(예를 들어, 위에서 교차하거나 다른 방식으로 중첩되게) 될 수 있다. 예를 들어, 도 1d에 도시되는 예시적인 실시예에서는, 제2 회로 레이어(120)의 2개 필러 라인들(124)이 제1 회로 레이어(110)의 2개 필러 라인들(114) 위에서 교차하는 방법에 의해 4개 교차 위치들(134a)이 제공된다. 본 개시내용의 관점에서 자명하듯이, 더 많은 또는 더 적은 수의 교차 위치들이, 주어진 IC(100)에 대해 요구되는 대로 제공될 수 있으며, 주어진 제1 회로 레이어(110) 및/또는 제2 회로 레이어(120)의 구성에, 적어도 일부, 의존할 수 있다. 여러가지 구성들이 본 개시내용의 관점에서 자명할 것이다.
앞서 언급된 바와 같이, 일 실시예에 따르면, 제2 회로 레이어(120)와 제1 회로 레이어(110) 사이에 위치되고 주어진 필러 라인(124)이 다른 필러 라인(114)에 중첩하는 곳에 대응하는 영역/체적은(예를 들어, 일반적으로 주어진 교차(134a)로 표기됨), IC(100)의 기계적 회복력(예를 들어, 파열 내성 등)을 개선하는데 도움을 주는 구조를 포함시키는 기회를 제공한다. 그러한 목적으로, 일 실시예에 따르면, 주어진 필러 라인(124)은, 예를 들어, 도 2의 예시적인 경우에 도시되는 바와 같이, 그로부터 연장하고 주어진 필러 라인(114)에 랜딩하게 되는 하나 이상의 비아들(124a)을 갖는 듀얼 다마신 구조로서 구성될 수 있다. 이러한 비아(124a)는, 일 실시예에 따르면, 주어진 필러 라인(124)과 주어진 필러 라인(114)을 물리적으로 결합하는 역할을 할 수 있고, 이에 따라 회로 레이어들(110 및 120)을 함께 물리적으로 고정/결합하는 역할을 한다. 더욱이, 일부 실시예들에서는, 주어진 접속 라인(112)이 충분히 전기적으로 고립되면, 이러한 상호접속 라인(112) 위에서 교차하는(intersects/crosses) 주어진 필러 라인(124)은, 예를 들어, 제2 회로 레이어(120)와 제1 회로 레이어(110)를 물리적으로 고정/결합하는데 도움이 되도록, 그 상호접속 라인(112) 상에 랜딩하는 비아(124a)를 포함할 수 있다. 필러 라인들이 플로팅인지 여부 및 상호접속 라인이 필러 라인에 결합될수 있는지는, 주어진 애플리케이션, 및 이러한 결합이 주어진 회로의 전기적 신뢰도 또는 성능에 악영향을 줄지 여부와 같은 인자들에 의존할 것이다. 본 개시내용의 관점에서 자명하듯이, 일 실시예에 따르면, 본 명세서에 설명되는 바와 같이 제공되는 임의의 비아들(124a)은 적용가능한 설계 규칙들 및/또는 회로 성능 기준을 고수한다는 점을 보장하는 것이 바람직할 수 있다. 여러가지 구성들이 본 개시내용의 관점에서 자명할 것이다.
예를 들어, 본 발명의 다른 실시예에 따라 구성되는 IC(100)의 측면 단면도인, 도 2a에서 볼 수 있듯이, 일부 경우들에서는 행잉 비아들(hanging vias)(124a)(예를 들어, 필러 라인들(114)이 존재하지 않음)이 제공될 수 있다. 더욱이, 본 발명의 다른 실시예에 따라 구성되는 IC(100)의 측면 단면도인, 도 2b에서 볼 수 있듯이, 일부 경우들에서는 랜딩하지 않는 비아들(un-landed vias)(124a)(예를 들어, 일부가 랜딩하거나 또는 다른 방식으로 완전히 랜딩하지 않음)이 제공될 수 있다. 다른 적합한 구성들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
도 3에서 볼 수 있듯이, 예를 들어, 주어진 비아(124a)는 실질적으로 박스형 지오메트리를 가질 수 있다. 그러나, 주어진 비아(124a)에 대한 다른 지오메트리들이, 일 실시예에 따라, 제공될 수 있고, (1) 주어진 필러 라인(124) 및/또는 주어진 필러 라인(114)의 프로필/지오메트리; 및/또는 (2) 제1 회로 레이어(110)에 대한 제2 회로 레이어(120)의 배향에 적어도 부분적으로 의존할 수 있다. 더욱이, 본 개시내용의 관점에서 자명하듯이, 일 실시예에 따르면, 주어진 비아(124a)의 치수들은, 주어진 타겟 애플리케이션 또는 최종 용도를 위해 주문 제작될 수 있고, (1) 주어진 필러 라인(124) 및/또는 주어진 필러 라인(114)의 치수들; 및/또는 (2) 제2 레이어(120)와 제1 회로 레이어(110) 사이의 거리에 적어도 부분적으로 의존할 수 있다. 간략히, 주어진 비아(124a)는, 본 개시내용의 관점에서 자명하듯이, 광범위한 구성들 중 임의의 것을 가질 수 있다.
일부 실시예들에서는, 주어진 비아(124a) 및 이것이 랜딩하는 필러 라인(114) 사이에 옵션의 배리어 및/또는 접착 레이어(144)가 포함될 수 있다. 본 개시내용의 관점에서 자명하듯이, 하나의 이러한 실시예에 따르면, 레이어(144)는, 예를 들어, 반드시 이에 제한되는 것은 아니지만: (1) CVD(Chemical Vapor Deposition); (2) PVD(Physical Vapor Deposition)(예를 들어, 스퍼터링); (3) SOD(Spin coating/spin-On Deposition); (4) 전자 빔 증착; 및/또는 (5) 상술된 것 중 임의의 것의 조합과 같은 광범위한 퇴적 기술들/공정들 중 임의의 것을 사용하는 IC(100)의 형성 동안 제공될 수 있다. 본 개시내용의 관점에서 더욱 자명하듯이, 일 실시예에 따르면, 배리어 및/또는 접착 레이어(144)는, 주어진 타겟 애플리케이선 또는 최종 용도에 대해 요구되는 대로, 임의의 주어진 두께로 제공될 수 있다. 그러나, 앞서 언급된 바와 같이, 레이어(144)는, 일부 경우들에서 옵션일 수 있고, 따라서 생략될 수 있다(예를 들어, 도 3에서 점선 박스들로 일반적으로 표시되는 바와 같음). 배리어 레이어(144)에 적합한 다른 퇴적 공정들/기술들 및/또는 구성들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
일 실시예에 따르면, 옵션의 배리어 및/또는 접착 레이어(144)는 광범위한 재료들 중 임의의 것을 포함할 수 있다. 일부 실시예들에서, 레이어(144)는 도전성이고 비아 계면에 남는다. 일부 예시적인 적합한 도전성 재료들은, 몇가지만 예를 들면 Ti(티타늄), TiN(티타늄 질화물), Ta(탄탈륨), TaN(탄탈륨 질화물) 및 Ru(루테늄)을 포함한다. 여러가지 다른 적합한 도전성 배리어 및/또는 접착 재료들이 자명할 것이다. 일부 다른 실시예들에서, 레이어(144)는 비아들의 바닥으로부터 제거되면 비도전성일 수 있다. 일부 예시적인 적합한 비도전성 재료들은, 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 실리콘 산화질화물(SiOxNy), 티타늄 질화물(TiN) 및 실리콘 탄소 질화물(SiCN)을 포함한다. 일부 경우들에서, 주어진 배리어 및/또는 접착 레이어(144)에 대해 이용되는 재료(들)은, 필러 라인(114), 필러 라인(124), 및/또는 ILD(102)에 구현되는 재료(들)에, 적어도 일부, 의존할 수 있다. 옵션의 배리어 및/또는 접착 레이어(144)에 적합한 다른 도전성 및/또는 비도전성 재료들이 본 개시내용의 관점에서 자명할 것이다.
앞서 언급된 바와 같이, 그리고 도 2를 특히 참조하여 알 수 있듯이, 제1 레이어(110) 및 제2 레이어(120)는, 일부 경우들에서 절연체 재료(예를 들어, ILD(Inter-Layer Dielectric))(102) 내에, 일부 또는 전부, 형성될 수 있다. 일 실시예에 따르면, 개시되는 기술들은 광범위한 ILD(102) 절연체 재료들(예를 들어, 로우 k, 고유전율 또는 기타) 중 임의의 것으로 구현될 수 있다. 예를 들어, 일부 예시적인 실시예들에서, 개시되는 기술들은: (1) 실리콘 이산화물(SiO2), 실리콘 산화물(SiO), 탄소 도핑된 SiO2 등과 같은 산화물; (2) 실리콘 질화물(Si3N4) 등과 같은 질화물; (3) PTFE(PolyTetraFluoroEthylene); (4) PSG(PhosphoSilicate Glass); (5) FSG(FluoroSilicate Glass); (6) 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 등과 같은 OSG(OrganoSilicate Glass); 및/또는 (7) 상술된 것 중 임의의 것의 조합 중 하나 이상을 포함하는 ILD(102)와 함께 사용될 수 있다. 일부 실시예들에서, ILD(102)는, 예를 들어, 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 재료를 포함할 수 있다. 일부 실시예들에서는, ILD(102)가 실질적으로 비투과성일 수 있는 한편, 일부 다른 실시예들에서는, 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는 대로, ILD(102)에 어느 정도 투과성이 제공될 수 있다. ILD(102)에 적합한 다른 유전체 재료들은 주어진 애플리케이션에 의존할 것이며 본 개시내용의 관점에서 자명할 것이다.
일부 경우들에서, ILD(102)는, 요구되는 대로, 기판, 웨이퍼 또는 다른 적합한 표면 상에 퇴적될 수 있다. 본 개시내용의 관점에서 이해되듯이, 이에 제한되는 것은 아니지만: (1) PVD(Physical Vapor Deposition); (2) CVD(Chemical Vapor Deposition); 및/또는 (3) SOD(Spin coating/spin-On Deposition)과 같은 광범위한 적합한 퇴적 기술들 중 임의의 것이 이용될 수 있다. 본 개시내용의 관점에서 더욱 이해되듯이, 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는 대로, ILD(102)에 임의의 주어진 두께가 제공될 수 있다. ILD(102)에 적합한 다른 구성들, 퇴적 기술들, 및/또는 두께들은 주어진 애플리케이션에 의존할 것이며 본 발명의 관점에서 자명할 것이다.
일부 경우들에서, IC(100)의 하나 이상의 부분들은, 본 개시내용의 관점에서 자명하듯이, CMP(Chemical-Mechanical Planarization) 공정 또는 임의의 다른 적합한 연마/평탄화 기술/공정을 겪을 수 있다. IC(100)의 평탄화는, 예를 들어: (1) 주어진 상호접속 라인(112); (2) 주어진 필러 라인(114); (3) 주어진 상호접속 라인(122); (4) 주어진 필러 라인(124); (5) 옵션으로 포함될 때, 배리어 레이어(144); 및/또는 (6) ILD(102)의 임의의 원하지 않는 초과를 제거하도록 수행될 수 있다. 일부 경우들에서, IC(100)는, 예를 들어, 하나 이상의 디바이스들 및/또는 금속 레이어들로 일부 처리되는 IC일 수 있다. 일부 경우들에서, IC(100)는 Si(실리콘) 다이, 웨이퍼 또는 다른 반도체 구조에 포함될 수 있다. 여러가지 적합한 구성들이 본 개시내용의 관점에서 자명할 것이다.
예시적인 시스템
도 4는, 본 발명의 예시적인 실시예에 따라서, 개시된 기술들을 사용하여 형성되는 IC(Integrated Circuit) 구조들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 도시한다. 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되는 것은 아니지만, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 컴포넌트를 포함할 수 있고, 이들 각각은 물리적으로 및 전기적으로 마더보드(1002)에 결합되거나, 또는 그 내부에 다른 방식으로 집적될 수 있다. 이해되듯이, 마더보드(1002)는, 예를 들어, 임의의 인쇄 회로 보드일 수 있고, 메인 보드, 메인 보드 상에 탑재되는 도터보드, 또는 시스템(1000)의 유일한 보드 등등이다. 그 응용들에 따라서, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 중 임의의 것은, 본 발명의 예시적인 실시예에 따라, 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서는, 다수의 기능들이 하나 이상의 칩들에 집적될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있거나 또는 다른 방식으로 이에 집적될 수 있음).
통신 칩(1006)은 컴퓨팅 시스템(1000)에 및 이로부터 데이터를 전송하기 위한 무선 통신들을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고형 매체를 통해 변조된 전자기 복사를 사용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 이 용어는 관련 디바이스들이 배선들을 전혀 포함하지 않는다는 것을 시사하는 것은 아니다. 통신 칩(1006)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생어들, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에 다양하게 설명되는 바와 같은, 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. "프로세서(processor)"라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 설명되는 바와 같이 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 도는 디바이스들을 포함한다. 본 개시내용의 관점에서 이해되듯이, 다수 표준 무선 능력이 프로세서(1004)에 직접 집적될 수 있다는 점(예를 들어, 개별 통신 칩들을 갖는 것보다는 오히려, 임의의 칩들(1006)의 기능성이 프로세서(1004)에 집적됨)에 주목하자. 프로세서(1004)는 그러한 무선 능력을 갖는 칩셋일 수 있다는 점에 더욱 주목하자. 간략히, 임의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 내부에 집적된 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는, 데이터를 처리하거나, 또는, 본 명세서에 다양하게 설명되는 바와 같은, 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들을 채택하는 임의의 다른 전자 디바이스일 수 있다.
여러가지 실시예들이 본 개시내용의 관점에서 자명할 것이다. 본 발명의 하나의 예시적인 실시예는, 제1 필러 라인을 포함하는 제1 회로 레이어, 및 제1 회로 레이어에 인접하며, 제2 필러 라인을 포함하는 제2 회로 레이어를 포함하는 집적 회로를 제공하며, 제2 필러 라인은 제1 필러 라인에 제2 필러 라인을 고정시키는 제1 고정 구조를 포함한다. 일부 경우들에서, 제1 필러 라인 및/또는 제2 필러 라인 중 적어도 하나는 전기적으로 플로팅(electrically floating)이다. 일부 경우들에서, 제1 고정 구조는, 제2 필러 라인으로부터 연장되고, 제1 필러 라인 위에서 제2 필러 라인이 교차하는 위치에서 제1 필러 라인 상에 랜딩하는 비아를 포함한다. 일부 경우들에서, 제2 필러 라인 및 고정 구조는 듀얼 다마신(dual-damascene) 구조이다. 일부 경우들에서, 제1 고정 구조는, 제1 및 제2 회로 레이어들을 물리적으로 고정하는 것 및/또는 집적 회로의 파열 내성을 개선하는 것 중 적어도 하나를 행한다. 일부 경우들에서, 집적 회로는 제1 고정 구조와 제1 필러 라인 사이에 배리어 레이어를 더 포함한다. 일부 경우들에서, 제1 회로 레이어는 제1 필러 라인으로부터 전기적으로 고립되는 제1 상호접속 라인을 더 포함한다. 일부 경우들에서, 제2 필러 라인은 제1 회로 레이어의 제1 상호접속 라인에 제2 필러 라인을 고정시키는 제2 고정 구조를 더 포함한다. 일부 경우들에서, 제2 고정 구조는, 제2 필러 라인으로부터 연장되고, 제1 상호접속 라인 위에서 제2 필러 라인이 교차하는 위치에서 제1 상호접속 라인 상에 랜딩하는 비아를 포함한다. 일부 경우들에서, 집적 회로는 랜딩하지 않는 비아(un-landed via) 및/또는 행잉 비아(hanging via) 중 적어도 하나를 더 포함한다. 일부 경우들에서, 제1 및 제2 회로 레이어들 각각은 제1 및 제2 필러 라인들이 형성되는 유전체 재료를 더 포함한다. 일부 경우들에서, 유전체 재료는 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k(low-k) 유전체 재료를 포함한다. 일부 경우들에서, 집적 회로는 TSV(Through-Silicon Via)를 더 포함한다. 일부 경우들에서, 집적 회로는 함께 본딩된 2개 이상의 다이들의 3차원 구성을 더 포함한다. 일부 경우들에서, 집적 회로는 공통 패키지 내의 2개 이상의 다이들의 멀티 칩 구성(multi-chip configuration)을 더 포함한다. 일부 경우들에서는, 이러한 집적 회로를 포함하는 와이어 본딩된 패키지가 제공된다. 일부 경우들에서는, 이러한 집적 회로를 포함하는 플립 칩 패키지가 제공된다. 일부 경우들에서는, 이러한 집적 회로를 포함하는 모바일 컴퓨팅 디바이스가 제공된다.
본 발명의 다른 예시적인 실시예는, 유전체 레이어, 유전체 레이어 내에 형성되는 제1 회로 레이어- 제1 회로 레이어는 제1 필러 라인을 포함하는 제1 복수의 필러 라인들을 포함함 -, 및 유전체 레이어 내에 형성되고 제1 회로 레이어에 인접하는 제2 회로 레이어- 제2 회로 레이어는 제2 필러 라인을 포함하는 제2 복수의 필러 라인들을 포함함 -를 포함하는 집적 회로를 제공하고, 제2 필러 라인은, 그로부터 연장되고, 제1 필러 라인 위에서 제2 필러 라인이 교차하는 위치에서 제1 필러 라인 상에 랜딩하는 비아를 포함한다. 일부 경우들에서, 집적 회로는 각각이 내부에 제1 및 제2 회로 레이어들을 갖는 복수의 추가적 유전체 레이어들을 더 포함한다. 일부 경우들에서, 집적 회로는 실리콘 다이에 포함되고, 유전체 레이어는 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k(low-k) 유전체 재료를 포함한다. 일부 경우들에서, 유전체 레이어는, 산화물, 질화물, 폴리머, PSG(PhosphoSilicate Glass), OSG(OrganoSilicate Glass), 및/또는 상술된 것 중 임의의 것의 조합 중 적어도 하나를 포함한다. 일부 경우들에서, 집적 회로는 비아와 제1 필러 라인 사이에 배치되는 배리어 레이어를 더 포함한다. 일부 이러한 경우들에서, 배리어 레이어는 도전성 재료를 포함한다.
본 발명의 다른 예시적인 실시예는, 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k(low-k) 유전체 재료에 형성되는 제1 복수의 전기적으로 고립된 필러 라인들을 포함하는 제1 회로 레이어, 및 제1 회로 레이어 상에 형성되는 제2 회로 레이어를 포함하는 집적 회로를 제공하며, 제2 회로 레이어는 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k(low-k) 유전체 재료에 형성되는 제2 복수의 전기적으로 고립된 필러 라인들을 포함하고, 제2 복수의 필러 라인들 중 적어도 하나의 필러 라인은, 그로부터 연장되고, 제1 복수의 필러 라인들 중 하나의 필러 라인 상에 랜딩하는 듀얼 다마신(dual-damascene) 구조로서 구성된다. 일부 경우들에서, 제1 회로 레이어는 제1 상호접속 라인을 더 포함하고, 제2 복수의 필러 라인들 중 적어도 하나의 필러 라인은, 그로부터 연장되고, 제1 상호접속 라인 상에 랜딩하는 비아를 포함한다. 일부 이러한 경우들에서, 제1 필러 라인 상에 랜딩하는 비아 및 제1 상호접속 라인 상에 랜딩하는 비아는 제2 복수의 필러 라인들 중 동일한 필러 라인으로부터 연장된다.
본 발명의 실시예들의 지금까지의 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 철저한 것이거나, 본 발명을 개시된 바로 그 형태로 제한하려는 의도는 아니다. 본 개시내용의 관점에서 많은 수정들과 변형들이 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해 제한되지 않고 오히려 본 명세서에 첨부되는 청구범위에 의해 제한된다.

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  14. 집적 회로로서,
    제1 방향으로 서로 평행하게 배열되는(running) 금속 라인들을 포함하는 제1 유전체 레이어 - 상기 금속 라인들은 금속 필러 라인을 포함함 -;
    상기 제1 방향에 직교하는 제2 방향으로 서로 평행하게 배열되는 금속 라인들을 포함하는 제2 유전체 레이어 - 상기 금속 라인들은 금속 필러 라인을 포함함 -; 및
    상기 제1 유전체 레이어의 상기 금속 필러 라인으로부터 상기 제2 유전체 레이어의 상기 금속 필러 라인으로 연장하는 금속 비아
    를 포함하고,
    상기 금속 필러 라인들 중 적어도 하나는 전기적으로 플로팅인 집적 회로.
  15. 제14항에 있어서,
    상기 제1 및 제2 유전체 레이어들 중 적어도 하나는 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k 유전체 재료를 포함하는 집적 회로.
  16. 제15항에 있어서,
    상기 제1 및 제2 유전체 레이어들 모두는 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수를 갖는 로우 k 유전체 재료를 포함하는 집적 회로.
  17. 제14항에 있어서,
    상기 금속 비아는 도전성 배리어 레이어를 포함하는 집적 회로.
  18. 제14항에 있어서,
    상기 금속 필러 라인들 양쪽 모두는 전기적으로 플로팅인 집적 회로.
  19. 집적 회로로서,
    제1 방향으로 서로 평행하게 배열되는(running) 금속 라인들을 포함하는 제1 로우 k 유전체 재료 레이어 - 상기 금속 라인들은 논 필러(non-filler) 금속 라인들 사이에 하나 이상의 금속 필러 라인을 포함함 -;
    상기 제1 방향에 직교하는 제2 방향으로 서로 평행하게 배열되는 금속 라인들을 포함하는 제2 로우 k 유전체 재료 레이어 - 상기 금속 라인들은 논 필러(non-filler) 금속 라인들 사이에 하나 이상의 금속 필러 라인을 포함함 -; 및
    상기 제1 로우 k 유전체 재료 레이어의 상기 금속 필러 라인으로부터 상기 제2 로우 k 유전체 재료 레이어의 상기 금속 필러 라인으로 연장하는 금속 비아
    를 포함하고,
    상기 금속 필러 라인들 중 적어도 하나는 전기적으로 플로팅이고, 상기 논 필러 금속 라인들 중 적어도 하나는 상기 집적 회로의 하나 이상의 전기 컴포넌트에 전기적으로 접속되는 집적 회로.
  20. 제19항에 있어서,
    상기 금속 필러 라인들 중 적어도 하나는 전압 강하 및 방열(heat-sinking) 중 적어도 하나를 제공하는 집적 회로.
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