KR102253552B1 - 앵커 인터커넥트 - Google Patents

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지호 강
히텐 코타리
캐롤 씨. 몬타로우
앤드류 더블유. 여
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인텔 코포레이션
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Abstract

실시예는, 하부 및 상부 금속 층들 사이의 복수의 금속 층들을 포함하는 백엔드 부분 - 상부 금속 층은 제1 및 제2의 대향하는 측벽 표면들 및 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함함 -; 상부 표면에 직접적으로 접촉하는 절연체 층; 및 상부 금속 층 부분에 접촉 범프를 결합하는 비아를 포함하며; 백엔드 부분에 결합되는 기판에 직교하는 제1 수직 축이 접촉 범프, 질화물 층, 비아, 및 상부 금속 층 부분을 가로지르는 반도체 구조체를 포함한다. 다른 실시예들이 본 명세서에 설명된다.

Description

앵커 인터커넥트{ANCHORED INTERCONNECT}
본 발명의 실시예들은 반도체 디바이스들 및, 특히, 인터커넥트들의 분야에 관한 것이다.
전통적으로, 반도체 칩들은 일단부가 칩의 상부 활성 영역에 납땜되고 타단부가 칩을 둘러싸는 기판 상의 트레이스 패드들에 납땜되는 와이어 인터커넥트들을 통해 기판 상의 전기적 트레이스들에 전기적으로 접속된다. 이들 유형의 인터커넥트들은, 칩의 표면 영역 및 트레이스 패드들의 주변 영역 양자에 대한 공간을 필요로 해서 결과적으로는 칩 패키지를 더 커지게 하므로, 특히 비효율적이다. 기판 표면을 더욱 효율적으로 활용하고 칩 패키지 소형화를 용이하게 하기 위해, 플립 칩 상호접속 프로세스가 개발되었다. 기본적으로, 반도체 칩의 활성 표면은 기판과 대향하게 뒤집어지며 칩 활성 표면에 인접하게 위치하는 트레이스 패드들에 직접 납땜된다. 그 결과, 더욱 컴팩트한 공간-효율적 패키지가 제공된다.
플립 칩을 전기적으로 접속하는 가장 성공적이고 효과적인 방법들 중의 하나는 제어-붕괴 칩 접속 기술(controlled-collapse chip connection technology)(C4)을 활용한다. 우선, 땜납 범프들은 칩, 기판 또는 양자의 활성 측 상의 패드들에 도포된다. 다음, 땜납 범프들은 용융되어 흐를 수 있게 되고, 그 범프들은 칩 또는 기판 상의 대응하는 패드들에 충분히 습윤되게 된다. 점착성 플럭스(tacky flux)는 전형적으로 접합될 표면들 중의 하나 또는 양자에 도포된다. 칩 및 기판의 플럭스-함유 표면들은 그 다음 일반적인 정렬 상태에서 서로 접촉하게 배치된다. 리플로우(reflow)는 땜납의 용융점 이상으로 칩 및 기판 패키지를 가열하는 것에 의해 수행된다. 칩 및 기판 상의 땜납은 조합되며 용융된 땜납의 표면 장력은 대응하는 패드들이 서로 자기-정렬되게 한다. 결합된 패키지는 그 다음 땜납의 고체화를 위해 냉각된다. 땜납 인터커넥트의 결과적인 높이는 용융된 땜납 컬럼(solder column)들의 표면 장력과 칩의 중량 사이의 밸런스에 기초하여 결정된다. 임의의 플럭스 또는 플럭스 잔류물은 디플럭싱 작업(defluxing operation)에서 칩과 기판의 조합으로부터 제거된다. 마지막으로, 에폭시 언더필이 칩의 하부 표면과 기판의 상부 표면 사이에 도포되어, 땜납 컬럼들을 둘러싸고 지지한다. 칩 기판 땜납 접속의 신뢰성 및 내피로성(fatigue resistance)이 크게 증가된다. 언더필은 땜납 컬럼들을 통해 모든 열적 부하가 전달되게 하는 것보다는, 칩과 기판 사이의 열 팽창 계수(CTE)의 차이에 의해 도입되는 열적 부하들의 상당 부분을 전달하는 역할을 한다.
본 발명의 실시예들의 특징 및 장점은 첨부 청구항들, 하나 이상의 예시적인 실시예들의 상세한 설명 및 대응 도면들로부터 명백해질 것이다.
도 1a는 종래의 상부 금속 층의 박리를 나타내고, 도 1b는 본 발명의 실시예에서 상부 금속 층의 박리의 상당한 감소를 나타낸다.
도 2a는 본 발명의 실시예에서 앵커 인터커넥트를 포함한다. 도 2b는 도 2a의 실시예의 확대도를 포함한다.
도 3a-3e는 본 발명의 실시예에서 앵커 실시예를 형성하는 방법을 포함한다.
도 4는 본 발명의 실시예에서 앵커 실시예를 형성하는 방법을 포함한다.
동일 구조체들에는 동일 부호를 제공하는 도면들이 이제 참조될 것이다. 다양한 실시예들의 구조체들을 더욱 명확히 도시하기 위해, 본 명세서에 포함되는 도면들은 반도체/회로 구조체들의 개략적 표현들이다. 따라서, 예를 들어, 현미경사진에서, 제조된 집적 회로 구조체들의 실제 외관은, 예시되는 실시예들의 청구되는 구조체를 여전히 포함하지만, 상이하게 나타날 수 있다. 또한, 도면들은 예시되는 실시예들을 이해하는데 유용한 구조체들만을 도시할 수 있다. 본 기술분야에 알려진 추가적인 구조체들은 도면들의 명료성을 유지하기 위해 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층들이 반드시 도시되지 않는다. "실시예(an embodiment)", "다양한 실시예(various embodiments)" 등은, 그렇게 설명되는 실시예(들)가 특정 특징들, 구조들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 그 특징들, 구조들, 또는 특성들을 포함하지는 않음을 나타낸다. 일부 실시예들은 다른 실시예들에 대해 설명되는 특징들의 일부, 또는 모든 것을 갖거나 아무 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통의 목적을 설명하며 유사 목적들의 상이한 예들이 참조됨을 나타낸다. 이러한 형용사들은 그렇게 설명되는 목적들이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방법으로 주어진 순서이어야 함을 의미하지는 않는다. "접속된(connected)"은 요소들이 서로 직접 물리적 또는 전기적으로 접촉됨을 나타내며, "결합된(coupled)"은 요소들이 서로 상호-동작 또는 상호작용함을 나타낼 수 있지만, 그들이 직접 물리적 또는 전기적으로 접촉되거나 접촉되지 않을 수 있다.
상기의 "배경기술"에서는, 패드들에 땜납 범프들을 추가하는 것이 일반적으로 논의되고 있다. 패드들에 땜납 범프들을 추가하는 것은 이들 컴포넌트의 결합을 둘러싸는 컨텍스트를 제시하기 위해 이제 더욱 상세하게 논의된다.
구체적으로, 패드들에 땜납 범프들을 추가하는 것은 "라인 프로세싱의 백 엔드(Back End of Line Processing)"의 끝 부근에서 발생한다. 더욱 구체적으로는, 반도체 디바이스(예를 들어, 디바이스의 일부분은 트랜지스터 또는 다른 스위칭 디바이스들을 포함함)가 일단 생성되면, 원하는 전기적 회로의 형성을 위해 상호접속되어야 한다. 이 "라인 프로세싱의 백 엔드"는 원하는 패턴으로 금속 및 절연 재료의 다양한 층들을 퇴적시키는 것을 포함한다. 전형적으로, 금속 층들은 알루미늄, 구리 등으로 이루어진다. 절연 재료는 SiO2, 로우(low)-K 재료들, 등을 포함할 수 있다. 다양한 금속 층들은, 라인 부분 및 비아 부분을 포함할 수 있는, 인터커넥트들에 의해서 상호접속될 수 있다. 비아들은 절연 재료 내에 홀들을 에칭하고 그들 내에 금속(예를 들어, 텅스텐)을 퇴적시키는 것에 의해 형성될 수 있다. 라인 부분은 절연 재료 내에 트렌치들을 에칭하고 그들 내에 금속을 퇴적시키는 것에 의해 형성될 수 있다. 이 프로세스의 최종 부분은 전술한 패드들에 땜납 범프들의 결합시키는 것을 포함한다. 패드들은 금속 층들 중의 하나 내에 또는 금속 층들 중의 하나에 결합될 수 있다.
일단 "라인 프로세싱의 백 엔드"가 완료되면, 반도체 디바이스가 제대로 기능하는 지의 판단을 위해 다양한 엔드-오브-라인(End-of-Line) 전기적 테스트를 받게 된다. 엔드-오브-라인 신뢰성 요건, 예들 들어 열적 스트레스 b-HAST 테스트는, 프로세싱 및 대응하는 테스트 기술들이 발전함에 따라 더욱더 엄격해진다. 약어 "HAST"는 "고도 가속 온도/습도 스트레스 테스트(Highly Accelerated Temperature/Humidity Stress Test)"의 약자이다. 테스트는 온도 습도 바이어스(Temperature Humidity Bias: THB) 테스팅에 짧은 대안으로서 개발되었다. THB 테스트가 완료에 1000 시간이 소요된다면, HAST 결과는 96 내지 100 시간 내에서 이용가능하다. 이 때문에, HAST의 인기가 근래 지속적으로 증가되고 있다.
출원인은 엔드-오브-라인 테스팅 동안 발견되는 박리에 관한 우려를 확인했다. 예를 들어, 두께 비아 9 박리(thick via 9 delamination)가 발생하여, 그 결과 b-HAST 테스트가 실패했다. "비아 9"는 9번째 금속 층(즉, 금속 9 층) 내에 형성되는 비아를 지칭한다.
본 발명의 실시예는 반도체 디바이스의 최상부 금속 층에(또는 최상부 금속 층들 중에) 발생하는 박리를 해결한다. 실시예는, 과도한 스트레스가 비아(또는 비아에 접속되는, 땜납 볼과 같은, 부재) 상에 위치하는 경우, 오염물이 비아를 약화시키는 경우 등에서 비아를 안정적으로 유지하기 위해 최상부 금속 층에서 비아 아래에 위치되는 금속 앵커를 포함한다. 실시예는, 과도한 스트레스가 비아(또는 비아에 접속되는, 땜납 볼과 같은, 부재) 상에 위치하는 경우, 오염물이 비아를 약화시키는 경우 등에서 비아 9를 지지하기 위해 비아 9(M9 층에 결합되는, 예를 들어, M9 층의 상부 상에 결합되는 비아) 아래에 위치되는 금속 9 앵커(금속 9(M9) 층 내의 앵커)를 포함한다. 실시예는 로직-메모리(LMI) 다이들을 상호접속시키는 금속 재분배 층들 내의 실리콘 관통 비아(Through Silicon Via)(TSV)(예를 들어, 3D 웨이퍼-레벨 패키징과 호환가능한 웨이퍼-웨이퍼 인터커넥트 구조를 가능하도록 하기 위해 웨이퍼를 관통하여 에칭되는 비아)를 위한 앵커를 포함할 수 있다.
일련의 도면들은 이제 전술한 개념 및 실시예들의 일부를 설명하기 위해 논의된다.
도 1a는 종래의 상부 금속 층의 박리를 나타낸다. 주변보다 밝은 수많은 위치들이 있다. 이들 밝은 영역들은 상부 금속 층의 박리가 박리 영역들 근처에서 하나 이상의 접촉 범프들에 가해지는 스트레스로 인해 발생되는 곳에 존재한다. 도 1b는 본 발명의 일 실시예에서 상부 금속 층의 박리의 상당한 감소를 나타낸다. 상부 층의 박리를 감소시키는 실시예들에 관한 상세는 다음에 다룬다.
도 2a는 본 발명의 실시예에서 앵커 인터커넥트를 포함한다. 도 2b는 도 2a의 실시예의 확대도를 포함한다.
반도체 구조체(200)는 명확성을 위해 도시하지 않은 수개의 요소들을 포함할 수 있다. 예를 들어, 구조체(200)는 기판 상에 디바이스 층을 포함하는 프론트엔드 부분(frontend portion)을 포함할 수 있다. 디바이스 층은 트랜지스터들, 스위칭 디바이스들, 및 이와 유사한 것을 포함할 수 있다. 구조체(200)는 하부 금속 층 및 하부 금속 층의 상부에 있는 복수의 금속 층들을 포함하는 백엔드 부분(backend portion)을 또한 포함할 수 있다. 본 기술분야의 통상의 기술자는, 백엔드 부분이 하부 금속 층과 프론트엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않음을 이해할 것이다. 또한, 백엔드 부분은 상부 금속 층과 백엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않는다.
도 2a 및 도 2b는 제1 및 제2의 대향하는 측벽 표면들(206, 207) 및 이들 측벽 표면들을 서로 결합하는 상부 표면(부분들(208, 209)을 포함함)을 갖는 상부 금속 층 부분(205)을 포함하는 상부 금속 층(전술한 복수의 금속 층들 상에 있음)을 도시한다.
구조체(200)는 위치(211)와 같은 제1 위치에서 제1 측벽 표면에 직접적으로 인접하는 상부 표면에 직접적으로 접촉하고, 위치(212)와 같은 제2 위치에서 제2 측벽 표면에 직접적으로 인접하는 상부 표면에 직접적으로 접촉하는 질화물 층(210)을 또한 포함한다.
구조체(200)는 접촉 범프(220) 및 접촉 범프(220)를 상부 금속 층 부분(205)에 결합시키는 비아(215)를 더 포함한다. 확대로 인해, 도 2b는 범프(220)를 도시하지 않으나 그 대신에 (도 2a에 도시되는 바와 같이) 비아가 범프와 접촉하기 전의 비아(215)의 일부분을 도시하는 것에 유의해야 한다.
실시예에서, 비아(215)는 제1 및 제2 위치들(211, 212) 양자에서 질화물 층(210) 바로 아래에 있는 상부 금속 층 부분(205)에 직접적으로 접촉한다. 본 기술분야의 통상의 기술자가 이해할 바와 같이, 비아는, 상부 금속 층(205)과 접촉 범프(220)와 같은 금속 부분들 사이의 접속을 제공하기 위해, 유전체(225)와 같은 중간층 유전체(예를 들어, SiO2 및/또는 Si3N4) 내에 에칭되고 이후 금속(예를 들어, 텅스텐)으로 충전되는 홀을 포함한다. 일 실시예에서, 상부 금속 층 부분(205)은 인터커넥트 라인, 접촉 패드 등 중의 임의의 것을 포함한다.
실시예에서, 비아(215)는 제1 위치(211)로부터 제2 위치(212)로 연장되는 곡선(230)을 따라 부분(205)의 상부 표면과 직접적으로 경계를 이룬다. 따라서, 통상적인 비아는 선들(235, 236) 사이의 공간에 한정되며 라인 인터커넥트가 선(236)으로부터 하방으로 연장되는 것으로 생각될 수 있다. 그러나, 실시예에서, 비아(215)는 선(236) 아래로 그리고 영역(231)(인터커넥트 라인과 전형적으로 연관되는 영역) 내로 연장된다. 이는 비아(215)가 형성되기 전에 금속 층(205)의 일부분이 (예를 들어, 도 3에서 더욱 상세히 설명되는 에칭 단계의 사용에 의해) 제거되기 때문이다. 일 실시예에서 곡선(230)은 "대체로 포물선(generally parabolic)"이며, 말하자면 그 곡선이 반드시 완벽하게 평활할 필요는 없다는 것이다. 대체로 포물선(230)은 비아(215) 및 접촉 범프(220) 바로 아래에 위치되고 제1 및 제2 위치들(211, 212)과 기판(도시되지 않음) 사이에 위치되는 포물선 정점(즉, 포물선이 그의 대칭 축과 교차하는 지점)을 갖는다. 도 2a에서, 그 정점은 대략적으로 선(230)의 최하단 부분에 위치된다. 유의할 것은, 선(230)은 (선들(235, 236)과 같이) 예시를 위해 이용되는 그런 선이 아니라는 것이다. 선(230)은 비아(215)와 상부 금속 층 부분(205) 사이에 존재하는 실제 물리적인 계면을 나타낸다.
선(230)은 비아(215)가 언더컷 영역들(219, 221)을 갖는 "인터커넥트 앵커"를 형성하기 위해 질화물의 부분들(210) 아래로 실제 어떻게 연장하는 지를 예시한다. 실시예에서, 비아(215)가 질화물(210)을 언더컷팅하는 양은 거리들(250, 251)에 의해 예시된다. 거리들(250, 251)은 동일하거나 동일하지 않을 수 있다. 실시예에서, 거리(250)는 1.0 마이크론이지만, 다른 실시예들에서 그 거리는 .3, .4, .5, .6, .7, .8, .9, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6 마이크론 또는 그 이상일 수 있다. 실시예에서, 거리(251)는 .6 미크론이지만, 다른 실시예들에서, 그 거리는 .3, .4, .5, .7, .8, .9, 1.0, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6 마이크론 또는 그 이상일 수 있다.
다양한 축들은 일부 실시예들의 특성들을 예시하는데 도움을 준다. 예를 들어, 금속 층(205) 및 다른 아래에 놓인 금속 층들이 위에 형성되는 기판(도시되지 않음)에 직교하는 제1 수직 축(240)은 접촉 범프(220), 질화물 층(210), 비아(215), 및 상부 금속 층 부분(205)을 가로지른다. 이 축은 유전체(225)에 반드시 접촉할 필요는 없다. 축(241)에 대해서도 마찬가지이다. 실시예에서, 기판에 직교하는 제2 수직 축(242)은 접촉 범프(220), 질화물 층(210), 유전체(225), 및 상부 표면(208)을 가로지른다. 도시되지는 않지만, 기판에 직교하는 다른 수직 축은 접촉 범프(220), 질화물 층(210), 유전체(225), 및 상부 표면(209)을 가로지른다. 실시예에서, 제1 수직 축(240)에 직교하는 수평 축(243)은 질화물 층(210), 제1 및 제2 측벽 표면들(206, 207), 및 비아(215)를 가로지른다. 예를 들어, 축(243)은 영역(231) 내의 비아(215)를 가로지른다. 따라서, 실시예에서, 축(243)은 비아(215) 및 상부 금속 층 부분(205) 양자를 가로지른다.
도 3a-3e는 본 발명의 실시예에서 앵커 실시예를 형성하는 방법을 포함한다. 블록(365)에서, 공간(313)은 유전체(325) 내에 그리고 상부 금속 층(예를 들어, M9 층) 부분(305)의 상부 상에 형성된다. 질화물 층(310)은 유전체(325)와 금속 부분(305) 사이에 있다. 금속 부분(305)은 다른 층(311)의 상부 상에 있다. 층(311)은 유전체 층 등과 같은 다양한 유형의 층들 중의 임의의 것일 수 있다. 층(311)은, 프론트엔드 디바이스 층 및 기판 상에 형성될 수 있는, 백엔드의 다수의 금속 및 유전체 층들과 같은, 도시되지 않은 많은 다른 층들의 상부 상에 형성될 수 있다.
블록(370)에서, 포토레지스트(PR)(312)는 유전체(325) 위에 그리고 공간(313) 내로, 그뿐만 아니라 블록(370)으로 도시된 것의 좌측 및 우측의 디바이스의 다른 부분들 상에 도포된다. 블록(375)에서, 이 PR은 공간(313) 내에서 제거되지만 후속 단계들의 에칭 프로세스를 거칠 필요가 없는 디바이스의 다른 부분들 상에는 남겨진다. 블록(380)에서, 전술한 에칭 단계는 질화물(310) 및 유전체(325) 아래에 언더컷 영역들(319, 321)을 생성하기 위해 행한다. 블록(385)에서, 금속은 비아(315)를 포함하는 앵커 인터커넥트를 형성하기 위해 에칭된 공간을 충전한다. 실시예에서, 이 프로세스는 웨이퍼들을 습식 에치 툴세트(wet etch toolset) 내로 침지하는 것에 의해 "금속 9"(9번째 금속 층) 앵커 또는 풋(foot)을 형성하기 위해서 이용될 수 있다(예를 들어, 블록(380)). 앵커 또는 풋은 그 다음 "비아 9"(9번째 금속 층에 결합되는 비아)가 패터닝되고 유전체(325)가 경화된 후에 비아 9를 유지하기 위한 작용을 한다.
유전체(325)는 일반적으로 경화(예를 들어, 1 시간 동안 섭씨 250도의 열 경화) 동안 약 15퍼센트 이하로 수축되는, 감광성 저 수축 폴리머(photodefinable low shrinkage polymer)를 포함할 수 있다. 저-수축 감광성 폴리머의 설명에 어울리는 폴리머들은: WPR-1020, WPR-1050, 및 WPR-1201을 비롯한 상품명 WPR로서 시판되고 있는 노볼락 수지 및 폴리(하이드록시스티렌)(PHS)이다. (WPR은 일본 도쿄의 JSR 코포레이션의 등록 상표이다.)
도 4는 본 발명의 실시예에서 앵커 형태를 형성하는 방법(400)을 포함한다. 블록(405)은 기판 상에, 디바이스 층을 포함하는, 프론트엔드 부분을 형성하는 단계를 포함한다. 블록(410)은 프론트엔드 부분 상에 복수의 금속 층들을 형성하는 단계를 포함한다. 블록(415)은 복수의 금속 층 상에 상부 금속 층을 형성하는 단계를 포함하며; 상부 금속 층은 제1 및 제2의 대향하는 측벽 표면들 및 이들 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함한다. 블록(420)은 상부 표면 상에 질화물 층을 형성하는 단계를 포함한다. 블록(425)은 상부 금속 층 부분의 상부 상에 비아를 형성하는 단계를 포함한다. 블록(430)은 비아 상에 접촉 범프를 형성하는 단계를 포함한다. 프로세스는, 기판에 직교하는 제1 수직 축이 접촉 범프, 질화물 층, 비아, 및 상부 금속 층 부분을 가로지르는, 디바이스를 생성한다.
다양한 실시예들은 반도체 기판을 포함한다. 이러한 기판은 웨이퍼의 일부인 벌크 반도체 재료일 수 있다. 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된 칩의 일부와 같은 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 SOI(semiconductor on insulator) 기판과 같은 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위로 연장하는 핀(fin)과 같은 돌출된 구조체(prominent structure)이다.
다음 예들은 추가 실시예들에 관한 것이다.
예 1은 기판 상에 디바이스 층을 포함하는 프론트엔드 부분; 하부 금속 층, 상부 금속 층, 및 하부 및 상부 금속 층들 사이의 복수의 금속 층들을 포함하는 백엔드 부분 - 상부 금속 층은 제1 및 제2의 대향하는 측벽 표면들 및 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함함 -; 제1 위치에서 제1 측벽 표면에 직접적으로 인접하는 상부 표면에 직접적으로 접촉하고 제2 위치에서 제2 측벽 표면에 직접적으로 인접하는 상부 표면에 직접적으로 접촉하는 질화물 층; 및 접촉 범프 및 금속 층 부분에 접촉 범프를 결합하는 비아를 포함하며; (a) 백엔드 부분은 하부 금속 층과 프론트엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않고; (b) 백엔드 부분은 상부 금속 층과 백엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않으며; (c) 비아는 제1 및 제2 위치들 양자에서 질화물 층 바로 아래에 있는 상부 금속 층 부분에 직접적으로 접촉하는 반도체 구조체를 포함한다.
실시예에서 상부 금속 층 부분은 구리를 포함하지만, 다른 실시예에서 상부 금속 층 부분은 텅스텐 및/또는 알루미늄 또는 다른 도체들을 포함할 수 있다. 실시예에서 비아는 구리 및/또는 알루미늄을 포함할 수 있지만, 다른 실시예에서 비아는 텅스텐 또는 다른 도체들을 포함할 수 있다. 실시예에서 접촉 범프는 구리를 포함하지만, 다른 실시예에서 접촉 범프는 텅스텐, 알루미늄, 납, 및/또는 주석 또는 다른 도체들을 포함할 수 있다.
예 2에서, 예 1의 발명 대상은 비아가 제1 위치로부터 제2 위치로 연장되는 곡선을 따라 상부 표면과 직접적으로 경계를 이루는 것을 임의적으로 포함할 수 있다.
예 3에서, 예들 1 - 2의 발명 대상은 상부 금속 층 부분이 인터커넥트 라인을 포함하는 것을 임의적으로 포함할 수 있다.
예 4에서, 예들 1- 3의 발명 대상은 곡선이 비아 및 접촉 범프 바로 아래에 위치되고 제1 및 제2 위치들과 기판 사이에 위치되는 포물선 정점을 갖는 대체로 포물선인 것을 임의적으로 포함할 수 있다.
예 5에서, 예들 1 - 4의 발명 대상은 기판에 직교하는 제1 수직 축이 접촉 범프, 질화물 층, 비아, 및 상부 금속 층 부분을 가로지르는 것을 임의적으로 포함할 수 있다.
예 6에서, 예들 1 - 5의 발명 대상은 기판에 직교하는 제2 수직 축이 접촉 범프, 질화물 층, 유전체, 및 상부 표면을 가로지르는 것을 임의적으로 포함할 수 있다.
예 7에서, 예들 1 - 6의 발명 대상은 제1 수직 축에 직교하는 수평 축이 질화물 층, 제1 및 제2 측벽 표면들, 및 비아를 가로지르는 것을 임의적으로 포함할 수 있다.
예 8은 하부 및 상부 금속 층들 사이의 복수의 금속 층들을 포함하는 백엔드 부분 - 상부 금속 층은 제1 및 제2의 대향하는 측벽 표면들 및 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함함 -; 상부 표면에 직접적으로 접촉하는 절연체 층; 및 상부 금속 층 부분에 접촉 범프를 결합하는 비아를 포함하며; 백엔드 부분에 결합되는 기판에 직교하는 제1 수직 축이 접촉 범프, 질화물 층, 비아, 및 상부 금속 층 부분을 가로지르는 반도체 구조체를 포함한다.
예 9에서, 예 8의 발명 대상은 비아가 제1 및 제2 위치들에서 질화물 층 바로 아래에 있는 상부 금속 층 부분에 직접적으로 접촉하는 것을 임의적으로 포함할 수 있다.
예 10에서, 예들 8 - 9의 발명 대상은 비아가 제1 위치로부터 제2 위치로 연장되는 곡선을 따라 상부 표면과 직접적으로 경계를 이루는 것을 임의적으로 포함할 수 있다.
예 11에서, 예들 8 - 10의 발명 대상은 곡선이 비아 및 접촉 범프 바로 아래에 위치되고 제1 및 제2 위치들과 기판 사이에 위치되는 포물선 정점을 갖는 대체로 포물선인 것을 임의적으로 포함할 수 있다.
예 12에서, 예들 8 - 11의 발명 대상은 상부 금속 층 부분이 인터커넥트 라인을 포함하는 것을 임의적으로 포함할 수 있다.
예 13에서, 예들 8 - 12의 발명 대상은 기판에 직교하는 제2 수직 축이 접촉 범프, 질화물 층, 유전체, 및 상부 표면을 가로지르는 것을 임의적으로 포함할 수 있다.
예 14에서, 예들 8 - 13의 발명 대상은 제1 수직 축에 직교하는 수평 축이 질화물 층, 제1 및 제2 측벽 표면들, 및 비아를 가로지르는 것을 임의적으로 포함할 수 있다.
예 15에서, 예들 8 - 14의 발명 대상은 제1 수직 축에 직교하는 수평 축이 질화물 층, 제1 및 제2 측벽 표면들, 및 비아를 가로지르는 것을 임의적으로 포함할 수 있다.
예 16에서, 예들 8 - 15의 발명 대상은 절연체가 질화물을 포함하는 것을 임의적으로 포함할 수 있다. 예를 들어, 실리콘 질화물은 절연체 및 화학적 배리어/패시베이션 층으로서 이용될 수 있다. 다른 절연체들은 (SiNxHy), 실리콘 이산화물, 및 이와 유사한 것을 포함할 수 있다.
예 17은 기판 상에, 디바이스 층을 포함한 프론트엔드 부분을 형성하는 단계; 프론트엔드 부분 상에 복수의 금속 층들을 형성하는 단계; 복수의 금속 층들 상에 상부 금속 층을 형성하는 단계 - 상부 금속 층은 제1 및 제2의 대향하는 측벽 표면들 및 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함함 -; 상부 표면 상에 질화물 층을 형성하는 단계; 상부 금속 층 부분의 상부 상에 비아를 형성하는 단계; 비아 상에 접촉 범프를 형성하는 단계를 포함하며; 기판에 직교하는 제1 수직 축이 접촉 범프, 질화물 층, 비아, 및 상부 금속 층 부분을 가로지르는 방법을 포함한다.
예 18에서, 예 17의 발명 대상은 비아가 제1 및 제2 위치들에서 질화물 층 바로 아래에 있는 상부 금속 층 부분에 직접적으로 접촉하는 것을 임의적으로 포함할 수 있다.
예 19에서, 예들 17 - 18의 발명 대상은 비아가 제1 위치로부터 제2 위치로 연장되는 곡선을 따라 상부 표면과 직접적으로 경계를 이루는 것을 임의적으로 포함할 수 있다.
예 20에서, 예들 17 - 19의 발명 대상은 곡선이 비아 및 접촉 범프 바로 아래에 위치되고 제1 및 제2 위치들과 기판 사이에 위치되는 포물선 정점을 갖는 대체로 포물선인 것을 임의적으로 포함할 수 있다.
예 21에서, 예들 17 - 20의 발명 대상은 상부 금속 층 부분이 인터커넥트 라인을 포함하는 것을 임의적으로 포함할 수 있다.
예 22에서, 예들 17 - 21의 발명 대상은 기판에 직교하는 제2 수직 축이 접촉 범프, 질화물 층, 유전체, 및 상부 표면을 가로지르는 것을 임의적으로 포함할 수 있다.
예 23에서, 예들 17 - 22의 발명 대상은 제1 수직 축에 직교하는 수평 축이 질화물 층, 제1 및 제2 측벽 표면들, 및 비아를 가로지르는 것을 임의적으로 포함할 수 있다.
예 24에서, 예들 17 - 23의 발명 대상은 제1 수직 축에 직교하는 수평 축이 질화물 층, 제1 및 제2 측벽 표면들, 및 비아를 가로지르는 것을 임의적으로 포함할 수 있다.
본 발명의 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 모든 것을 망라하거나 본 발명을 개시되는 정확한 형태들에 한정하고자 하는 것은 아니다. 전술한 설명 및 다음의 청구항들은 설명 목적으로만 사용되며 한정하는 것으로 해석되어서는 안 될 좌측, 우측, 상부, 하부, 위, 아래, 더 높은, 더 낮은, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 나타내는 용어들은 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 나타내며; 기판은 기판의 "상부" 측이 표준 지상 기준 프레임(standard terrestrial frame of reference)에서 "하부" 측보다 더 낮을 수 있어 여전히 "상부"라는 용어의 의미 내에 속할 수 있도록 실제로 임의의 방향에 있을 수 있다. (청구항들을 포함하여) 본 명세서에서 사용되는 "상에"라는 용어는 특별히 언급하지 않는 한 제2 층 "상의" 제1 층이 제2 층 상에 직접적으로 있고 제2 층에 바로 접촉하는 것을 나타내지는 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제 3 층 또는 다른 구조체가 있을 수 있다. 본 명세서에서 설명되는 디바이스 또는 물품의 실시예들은 다수의 위치들 및 방향들에서 제조되거나, 이용되거나, 또는 적재될 수 있다. 관련 기술분야의 통상의 기술자는 전술한 교시의 관점에서 많은 수정 및 변형이 가능함을 이해할 수 있다. 본 기술분야의 통상의 기술자는 도면들에 도시된 다양한 구성요소들에 대한 다양한 등가의 조합 및 치환을 인식할 것이다. 그러므로, 본 발명의 범위를 상세한 설명에 의해서가 아니라 첨부된 청구항들에 의해서 한정하고자 한다.

Claims (24)

  1. 반도체 구조체로서,
    기판 상에 디바이스 층을 포함하는 프론트엔드 부분(frontend portion);
    하부 금속 층, 상부 금속 층, 및 상기 하부 및 상부 금속 층들 사이의 복수의 금속 층들을 포함하는 백엔드 부분(backend portion) - 상기 상부 금속 층은 제1 및 제2 대향하는 측벽 표면들 및 상기 측벽 표면들을 서로 결합하는 상부 표면을 갖는 상부 금속 층 부분을 포함함 -;
    제1 위치에서 상기 제1 측벽 표면에 직접적으로 인접하는 상기 상부 표면에 직접적으로 접촉하고 제2 위치에서 상기 제2 측벽 표면에 직접적으로 인접하는 상기 상부 표면에 직접적으로 접촉하는 질화물 층;
    상기 질화물 층 상의 유전체 층 - 상기 유전체 층은 경화 동안 15% 이하로 수축되는 감광성 저 수축 폴리머(photodefinable low shrinkage polymer)를 포함함 -; 및
    접촉 범프(contact bump) 및 상기 상부 금속 층 부분에 상기 접촉 범프를 결합하는 비아(via)
    를 포함하며;
    (a) 상기 백엔드 부분은 상기 하부 금속 층과 상기 프론트엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않고; (b) 상기 백엔드 부분은 상기 상부 금속 층과 상기 백엔드 부분의 상부 사이에 어떠한 금속 층도 포함하지 않으며; (c) 상기 비아는 상기 제1 및 제2 위치들 양자에서 상기 질화물 층 바로 아래에 있는 상기 상부 금속 층 부분에 직접적으로 접촉하고; (d) 상기 기판의 상부 표면에 평행한 수평 축을 따라 양 측면에서 상기 비아에 의해 언더컷팅되는 상기 질화물 층의 부분들의 거리들은 서로 동일하지 않은, 반도체 구조체.
  2. 삭제
  3. 제1항에 있어서, 상기 상부 금속 층 부분은 인터커넥트 라인(interconnect line)을 포함하는 반도체 구조체.
  4. 삭제
  5. 제1항에 있어서, 상기 기판의 상부 표면에 직교하는 제1 수직 축은 상기 접촉 범프, 상기 질화물 층, 상기 비아, 및 상기 상부 금속 층 부분을 가로지르는(intercept) 반도체 구조체.
  6. 제5항에 있어서, 상기 기판의 상기 상부 표면에 직교하는 제2 수직 축은 상기 접촉 범프, 상기 질화물 층, 유전체, 및 상기 상부 표면을 가로지르는 반도체 구조체.
  7. 제6항에 있어서, 상기 수평 축은 상기 질화물 층, 상기 제1 및 제2 측벽 표면들, 및 상기 비아를 가로지르는 반도체 구조체.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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