TWI549252B - 具有通橋導電穿孔信號連接之嵌入式多重裝置橋接器 - Google Patents

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TWI549252B
TWI549252B TW104101977A TW104101977A TWI549252B TW I549252 B TWI549252 B TW I549252B TW 104101977 A TW104101977 A TW 104101977A TW 104101977 A TW104101977 A TW 104101977A TW I549252 B TWI549252 B TW I549252B
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conductive
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尼亭Ａ 戴斯潘迪
歐姆卡Ｇ 卡哈迪
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英特爾公司
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Description

具有通橋導電穿孔信號連接之嵌入式多重裝置橋接器 發明領域
本說明實施例一般係關於微電子封裝製造領域，並且，尤其是，關於包含供用於在微電子裝置之間的電氣信號連接之嵌入於一基體中之一橋接器的一微電子結構，其中該橋接器包含供用於在該基體和該微電子裝置之間的電氣信號連接之通過橋接器而延伸的導電穿孔。
發明背景
微電子工業是不斷地努力以產生供使用於各種電子產品中之前所未有地更快及更小的微電子封裝。由於這部份之努力，包含多重裝置之微電子封裝，如一微電子晶粒，已開發了。這些多重微電子裝置封裝之技術是涉及多重裝置或多重晶片封裝(MCP)並且提供降低成本、增加結構彈性之潛力，但是必須這樣做，以便適當的微電子裝置-對-微電子裝置之互連密度被提供。如那些熟習本技術者應明白，因為不充足數目之微電子裝置連接將限制對於受影響之微電子裝置介面之帶寬性能，並且因此將減低在微電子裝置之間的通訊效能以及性能，故互連密度是重要的考 量。
發明概要
依據本發明之一實施例，係特地提出一種微電子結構，其包含：一微電子基體，於該微電子基體內界定有自該微電子基體之一第一表面延伸的一孔腔，其中，該孔腔具有至少一側壁和一底部表面，其中，該微電子基體包括自該基體第一表面延伸的複數個導電線路及自該基體孔腔底部表面延伸的複數個導電線路；一橋接器，其配置在該微電子基體孔腔之內，且具有形成於該橋接器之一第一表面上或形成於該橋接器之該第一表面內的複數個信號線及自該橋接器第一表面延伸至該橋接器之相對的一第二表面的複數個通橋導電穿孔，其中，該等複數個通橋導電穿孔電氣式連接至自該微電子基體底部表面延伸的該等複數個導電線路；以及複數個微電子裝置，其中，該等複數個微電子裝置各電氣式連接至自該基體第一表面延伸的該等複數個導電線路中之至少一者、該等複數個橋接器信號線中之至少一者、和該等複數個通橋導電穿孔中之至少一者。
100‧‧‧微電子結構
110‧‧‧微電子基體
112‧‧‧孔腔
114‧‧‧第一表面
116‧‧‧孔腔側壁
118‧‧‧孔腔底部表面
122‧‧‧基體結合墊
124‧‧‧基體孔腔結合墊
1321‧‧‧第一介電層
1322‧‧‧第二介電層
134‧‧‧導電跡線
136‧‧‧導電穿孔
140‧‧‧導電線路
150‧‧‧橋接器
152‧‧‧第一表面
154‧‧‧第二表面
156、158‧‧‧結合墊
160‧‧‧通橋導電穿孔
162‧‧‧信號線
1701、1702‧‧‧微電子裝置
1721、1722‧‧‧結合墊
1741、1742‧‧‧主動表面
182、184‧‧‧互連體
202‧‧‧矽基體
204‧‧‧第一表面
206‧‧‧第二表面
212‧‧‧互連層
214‧‧‧互連介電層
218‧‧‧銲料光阻層
222‧‧‧互連材料
224‧‧‧載體
226‧‧‧黏附層
232‧‧‧穿孔
234‧‧‧介電襯墊
240‧‧‧積體電路
250‧‧‧重新分配層
252‧‧‧重新分配介電層
254‧‧‧重新分配導電跡線
200‧‧‧處理程序流程圖。
方塊202-208‧‧‧處理步驟
300‧‧‧運算裝置
302‧‧‧板件
304‧‧‧處理器
306A、306B‧‧‧通訊晶片
本揭示之主題事項在說明之結論部份中特別被指出以及明確地要求權益保護。本揭示之所述以及另外特點將自下面的說明及附加申請專利範圍，配合附圖，成為更明顯。應了解到，附圖僅展示依據本揭示之一些實施例，並且因此將不被考慮作為對其範疇之限定。本揭示將透過 附圖之使用藉由另外的特定性以及細節來說明，以至於本揭示之優點是更容易地得知，於其中：圖1例示依據本說明一實施例之包括附接至一基體之微電子裝置的微電子結構之橫截面圖，其中被嵌入於基體中之一橋接器提供自基體至微電子裝置之信號安排路線並且提供在微電子裝置之間的信號安排路線。
圖2A-2F例示依據本說明一實施例之一橋接器構成的橫截面圖。
圖3A-3D例示依據本說明實施例之各種微電子裝置和橋接器之可能組態的頂部平面圖。
圖4是依據本說明一實施例之製造一微電子結構的處理程序之流程圖。
圖5例示依據本說明一實行例之運算裝置。
較佳實施例之詳細說明
在下面的詳細說明中，將參考藉由例示之展示的附圖，其中要求主題事項專利權益之特定實施例可以被實施。這些實施例將充份詳細地來說明以使得那些熟習本技術者能夠實施該主題事件。應了解，各種實施例，雖然是不同，但不必定得是相互排斥的。例如，配合一實施例於此處說明之一特定特點、結構、或特性，可以在另外的實施例內實行，而不脫離請求專利權益主題事件之精神和範疇。在這說明文內提及之“一實施例”或“一個實施例”意味著配合實施例所說明之一特定的特點、結構、或特性是 包含於本說明內之至少一實行例中。因此，詞組“一實施例”或“在一實施例中”之使用，不必定得是涉及相同實施例。此外，應了解，在各揭示實施例內之各別元件的位置或配置可以修改而不脫離請求專利權益主題事件之精神和範疇。因此，下面之詳細說明將不是作為限制之意，並且主題事項之範疇僅藉由附加申請專利範圍、適當地解釋、與附加申請專利範圍所賦予之等效的全部範圍一起被界定。於圖形中，相同的元件標號係涉及全文許多圖中之相同或相似元件或功能，並且展示於其中的元件不必定得是彼此依比例繪製，而是各別的元件可以放大或縮小，以便更容易地理解本說明脈絡中之元件。
如此處所使用之詞語“在…的上面”，“至”，“在…之間”以及“在…之上”，可以是涉及相對於另外的層之一層的一相對位置。一層“在另一層的上面”或“在另一層之上”或結合“至”另一層，可以是直接地與另外層接觸或可以具有一個或多個其間的層。一層“在多層之間”可以是直接地與該等層接觸或可以具有一個或多個中間層。
本說明實施例包含一微電子結構，其包括一基體，該基體具有一第一表面以及自該基體第一表面延伸進入該基體之一孔腔、附接至該基體第一表面之一第一微電子裝置和一第二微電子裝置、以及一橋接器，其被配置在該基體孔腔之內且附接至該第一微電子裝置與附接至該第二微電子裝置。該橋接器包含自該橋接器之一第一表面延伸至一相對第二表面之複數個導電穿孔，其中該等導電穿 孔電氣式耦合以將電氣信號自基體傳送至該第一微電子裝置以及傳送至該第二微電子裝置。該橋接器進一步地在該第一微電子裝置和該第二微電子裝置之間產生至少一電氣信號連接。
本說明實施例可以藉由使用嵌入於微電子基體中之矽橋接器(或由另外的材料所構成之橋接器)而致能在一微電子封裝內之結構密度調整，其可以代表在現有的技術世代上之一重要改進。這些橋接器支援自一第一微電子裝置邊緣至一第二微電子裝置邊緣之密度微電子裝置-至-微電子裝置互連、以及通過該橋接器之一些信號線。因此，一產生的微電子封裝可以是相當地較小於在微電子基體內僅藉由導電線路被互連之一微電子封裝。除了由於高密度微電子裝置-至-微電子裝置互連結構而增加通訊帶寬之外，本說明實施例也可以由於(至少部分地)矽處理技術之成熟度而致能改進的組件處理。更進一步地，橋接器上所增加之高密度微電子裝置-至-微電子裝置互連結構可以導致成本節省、模組性、及/或結構上的彈性。此等可能益處之範例包含藉由微電子裝置長寬比最佳化之改進光罩以及半導體晶圓之使用、組合於使用不同最佳矽(或其他者)處理程序之一單一封裝微電子晶粒內或包含不同或不相容設計方法之晶粒內的能力、組配非矩形或大的“超級晶粒”之潛力、組合晶粒或具有不同高度之晶粒堆疊的能力、以及其類似者。
圖1例示一微電子結構100，其包含一微電子基 體110、一橋接器150、以及複數個微電子裝置(例示如一第一微電子裝置1701和一第二微電子裝置1702)。微電子基體110可以包含一孔腔112，該孔腔112自該微電子基體110之一第一表面114延伸進入該微電子基體110而形成微電子基體孔腔側壁116以及一微電子基體孔腔底部表面118。微電子基體110可以進一步地包含形成於微電子基體第一表面內方或其上之複數個基體結合墊122以及形成於微電子基體孔腔底部表面118內方或其上之複數個基體孔腔結合墊124。微電子基體孔腔112可以利用任何已知的技術來形成，其包含，但是不受限定於，晶圓製版技術處理程序。
微電子基體110可以是任何適當的微電子基體，其包含，但是不受限定於，一插入物件、一主機板，以及其類似者。第一微電子裝置1701和第二微電子裝置1702(以及可以採用之任何進一步的微電子裝置)可以是任何適當的微電子裝置，例如，微電子晶粒，其包含，但是不受限定於一微處理器、一晶片組、一圖形裝置、一無線裝置、一記憶體裝置、一特定應用積體電路裝置、以及其類似者。
如於圖1中之進一步的展示，微電子基體110可以包括複數個介電層(其例示如一第一介電層1321和一第二介電層1322)，該等介電層具有自被形成於至少一介電層(其例示如被形成於第二介電層1322上)之上的導電跡線134所形成之複數個導電線路140，其中連接被形成在，例如，導電跡線134、基體結合墊122、以及基體孔腔結合墊 124的結構之間，而導電穿孔136經由各介電層(其例示如一第一介電層1321和一第二介電層1322)被形成。如那些熟習本技術者應明白，該等導電線路140形成在一封裝之內的微電子裝置之間的電氣通訊路線及/或與外接構件的電氣通訊路線。用以形成微電子基體110之處理程序和材料使用是已知的技術，並且，為了簡潔與簡明起見，於此處將不再說明或例示。
仍然如於圖1中之進一步地展示，第一微電子裝置1701和第二微電子裝置1702可以是以通常習知如一覆晶技術或受控塌陷晶片連接(“C4”)組態之一組態，通過複數個互連體182(例如，再熔銲料隆起部份或銲料球)而附接至微電子基體110和橋接器150。互連體182可以延伸於第一微電子裝置1701之一主動表面1741上的結合墊1721與對應的基體結合墊122之間、以及於第一微電子裝置結合墊1721與橋接器150之一第一表面152上之對應的結合墊156之間，以形成在其間之一電氣連接。互連體182也可以延伸在第二微電子裝置1702之一主動表面1742上的結合墊1722與對應的基體結合墊122之間、以及在第二微電子裝置結合墊1722與對應的橋接器結合墊156之間，以形成在其間之一電氣連接。應了解到，該等第一微電子裝置結合墊1721可以是與第一微電子裝置1701內之積體電路(未展示於圖形中)電氣通訊，並且該等第二微電子裝置結合墊1722可以是與第二微電子裝置1702內之積體電路(未展示於圖形中)電氣通訊。
仍然如於圖1中之進一步地展示，橋接器150可以包含相對於橋接器第一表面152之一第二表面154，該橋接器有形成於其中或其上之複數個結合墊158。橋接器第二表面結合墊158可以通過複數個橋接器-至-基體互連體184(例如，再熔銲料隆起部份或銲料球)而附接至對應的基體孔腔結合墊124。橋接器150可以包含複數個通橋導電穿孔160，其中該等複數個通橋導電穿孔160之各者在一對應的橋接器第一表面結合墊156與一對應的橋接器第二表面結合墊158之間延伸，以至於至少一通橋導電穿孔160是電氣式耦合以將電氣信號自微電子基體110傳送至第一微電子裝置1701，並且因而至少另一導電穿孔160是電氣式耦合以將電氣信號自微電子基體110傳送至第二微電子裝置1702。於一實施例中，通橋導電穿孔160是電氣式耦合以傳送電力至微電子裝置1701、1702。藉由在電氣式連接到第一微電子裝置1701的一橋接器第一表面結合墊156與電氣式連接到第二微電子裝置1702的另一橋接器第一表面結合墊156之間延伸的至少一信號線162(其例示如一虛線)，橋接器150可以進一步地在第一微電子裝置1701與第二微電子裝置1702之間產生一電氣信號連接。
於一實施例中，橋接器150可以包括含矽構件。如那些熟習本技術者所應明白的，矽橋接器可以被使用，因為矽處理技術是相對地進步，並且對於可達成使用現有矽處理技術的信號線162之互連間距和線寬度可以是顯著地較小的，並且因此，比可能使用，例如，對於目前可用 之聚合物層中的銅信號線技術是更細密。
圖2A至2F例示用以製造橋接器150之各種實施例。用於橋接器150之製造的特定技術、設備、以及操作參數是習知技術，且為了清楚和簡明起見，將不於此處特定討論。
如於圖2A中之展示，一矽基體202可以形成而在其一第一表面204上具有一互連層212。互連層212可以包括形成於矽基體第一表面204上之至少一互連介電層214，例如，二氧化矽。橋接器第一表面結合墊156和信號線162可以形成於互連介電層214之內方或其上。一銲料光阻層218，例如，矽氮化物，可以形成於互連介電層214上，並且一互連材料222，如一銲料材料，用於在橋接器第一表面結合墊156與微電子裝置1701、1702(參見圖1)之間的互連體182之構成(參見圖1)，可以通過銲料光阻層218而配置以接觸橋接器第一表面結合墊156。互連材料222和銲料光阻層218可以藉由一黏附層226黏附到一載體224，如那些熟習本技術者所明白地，其中在附接至載體224之後，矽基體202可以減薄至一所需的厚度。
如於圖2B之展示，至少一穿孔232可以通過矽基體202而形成，自矽基體202之一第二表面206至矽基體第一表面204，以及通過互連介電層214以曝露至少一橋接器第一表面結合墊156之一部份。穿孔232可以利用任何習知的適當技術而形成，其包含，但是不受限定於，晶圓製版技術/蝕刻、雷射鑽孔、離子燒蝕、以及其類似者。
如於圖2C之展示，一介電襯墊234可以形成以藉由一介電質材料(例如，二氧化矽)之共形沈澱而填塞穿孔232。如於圖2D之展示，抵住橋接器第一表面結合墊156之介電襯墊234的一部份可以藉由任何習知的適當技術而移除，並且一導電材料可以積放在穿孔232中(參見圖2C)以形成通橋導電穿孔160。於一實施例中，通橋導電穿孔160可以藉由一電鍍技術被形成以利用一金屬(例如，銅)來充填穿孔232(參見圖2C)。穿孔232(參見圖2C)之任何外方金屬可以藉由蝕刻、化學機械鉋光、或其類似者而移除。如於圖2E之展示，橋接器第二表面結合墊158可以形成以接觸通橋導電穿孔160以形成橋接器150，其中該橋接器150可以藉由一黏附層226自載體224被移除，同時也自橋接器150被移除。
於一些實施例中，橋接器150可以是一被動結構，其中，它除了提供在微電子裝置1701和1702之間的一高速、高密度信號線162及提供用於在基體110以及微電子裝置1701與1702之間的信號路線之通橋導電穿孔160之外，不提供其他功能。在另外的實施例中，橋接器140包括一主動晶粒，其具有一橋接功能外之自己的功能性，並且，因此，可以具有形成於矽基體202(一般利用圖2F中之虛線240所展示者)內方或其上之積體電路，例如，電晶體、電阻器、電容器、以及其類似者。於進一步的實施例中，橋接器150可具有致能用於混合組件之一設計，例如，具有用於互連至微電子裝置1701、1702之橋接器第一表面結合 墊156以及用於接合引線連接至微電子基體第一表面114或附接至微電子基體第一表面114之另外裝置(未展示於圖形中)的墊片(未展示於圖形中)。應了解到，雖然矽基體202是涉及詞語“矽”，當積體電路240被形成於其中時，其亦可以包括另外的半導體材料，例如，砷化鎵(GaAs)、鍺化矽(SiGe)、或任何其他適當半導體材料或半導體材料之組合，並且其同時也了解，當沒有積體電路240是將被形成時，橋接器150可以由非半導體材料所形成。
如於圖2F中之進一步地展示，橋接器第二表面154可以包含至少一重新分配層250以重新配置至少一橋接器第二表面結合墊158。重新分配層250可以包含形成在通橋導電穿孔160與橋接器第二表面結合墊158之間之至少一重新分配介電層252和一重新分配導電跡線254。
本說明實施例也可以致能橋接器150至微電子基體110之精確對齊。在微電子裝置1701、1702之間的高密度互連產生與信號線162之此對齊可能是重要的。於一範例中，對於橋接器150至微電子基體110安置以及微電子裝置1701、1702至橋接器150或微電子基體110安置，如果一裝置安置工具的安置精確度是大約為5μm，則組合安置誤差之均方根值是大約為7μm。假設一銲料隆起部份(使用於形成在橋接器150與微電子裝置1701、1702之間的互連體182)直徑將具有橋接器第一表面結合墊156之至少半個涵蓋範圍的信號跡線162之間隙的一半，則可以達成大約為28μm之一間隙。
本說明實施例之進一步的可能優點可以包含設計橋接器150，以至於其僅消耗一介電層，如例示於圖1中之第一介電層1321。如那些熟習本技術者所了解的，當使用嵌入式非矽橋接器時，由於在橋接器上面是需要一介電層以形成穿孔和墊料，這是不易達成。
雖然圖1例示二個微電子裝置1701、1702，應了解到，也可以採用多個微電子裝置和組態。圖3A例示二個微電子裝置1701、1702之可能線性配置的一頂部平面圖。圖3B例示三個微電子裝置1701、1702、以及1703之可能配置的頂部平面圖。圖3C例示二個微電子裝置1701、1702之可能的對角線配置之頂部平面圖。圖3D例示四個微電子裝置1701、1702、1703、以及1704之可能配置的頂部平面圖。
圖4是依據本說明一實施例之製造一微電子結構的處理程序200之流程圖。如在方塊202中所提出的，一微電子基體可以形成，而具有界定自該微電子基體之一第一表面延伸之一孔腔，其中該孔腔包含至少一側壁及一底部表面，其中該微電子基體包含自該基體第一表面延伸之複數個導電線路以及自該基體孔腔底部表面延伸之複數個導電線路。如在方塊204中所提出的，一橋接器可以被形成而包含形成在該橋接器之一第一表面上或內方所形成之複數個信號線以及形成供自該橋接器第一表面延伸至該橋接器之一相對第二表面所形成之複數個通橋導電穿孔。如在方塊206中所提出的，橋接器可以被配置在該微電子基體 孔腔之內而具有該等複數個通橋導電穿孔，該等複數個通橋導電穿孔電氣式連接到自微電子基體底部表面延伸之該等複數個導電線路。如在方塊208中所提出的，複數個微電子裝置可以附接至該微電子基體及該橋接器，其中該等複數個微電子裝置之各者電氣式連接到自該基體第一表面延伸的該等複數個導電線路之至少一者、該等複數個橋接器信號線之至少一者、以及該等複數個通橋導電穿孔之至少一者。
圖5例示依據本說明一實行例之運算裝置300。運算裝置300外罩著一板件302。板件302可以包含一些構件，其包含但是不受限定於一處理器304和至少一通訊晶片306A、306B。處理器304是實際地且電氣式耦合至板件302。於一些實行例中，至少一通訊晶片306A、306B也是實際地且電氣式耦合至板件302。於進一步的實行例中，通訊晶片306A、306B是處理器304之部件。
取決於其之應用，運算裝置300可以包含另外的構件，其可以是或可能不是實際地且電氣式耦合至板件302。這些另外的構件包含，但是不受限定於，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、一圖形處理器、一數位信號處理器、一加密處理器、一晶片組、一天線、一顯示器、一觸控屏幕顯示器、一屏幕控制器、一電池、一音訊編解碼器、一視訊編解碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一迴轉儀、一擴音機、一攝影機、以及 一大量儲存裝置(例如，硬碟驅動器、小型碟片(CD)、數位多功能碟片(DVD)、以及其它者)。
通訊晶片306A、306B致能用於至/自運算裝置300之資料轉移的無線通訊。詞語“無線”與其之衍生詞可以被使用以說明電路、裝置、系統、方法、技術、通訊通道等等，其可通過一非固態媒體透過調變的電磁體發射之使用而通訊資料。該詞語不意味著該等相關裝置不包含任何金屬線路，雖然於一些實施例中，它們可能沒包含。通訊晶片306可實行任何一些的無線標準或協定，其包含但是不受限定於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演化(LTE)、Ev-DO、HSPA+，HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生者、以及被標明如3G、4G、5G、以及更多之任何的其他無線協定。運算裝置300可以包含複數個通訊晶片306A、306B。例如，一第一通訊晶片306A可以是專用於較短範圍的無線通訊，例如，Wi-Fi與藍芽，並且一第二通訊晶片306B可以是專用於較長的範圍無線通訊，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他者。
運算裝置300之處理器304可以包含封裝在處理器304之內的複數個微電子裝置。於本說明一些實行例中，處理器304之微電子裝置可以如上所述地彼此連接到具有一通橋穿孔之一橋接器。詞語“處理器”可以涉及任何裝置或裝置之部份，其處理來自暫存器及/或記憶體之電 子資料以將電子資料轉換成為可以儲存在暫存器及/或記憶體中之另外的電子資料。
通訊晶片306A、306B可以包含封裝在通訊晶片306A、306B之內的複數個微電子裝置。依據本說明另一實行例，通訊晶片之微電子裝置可以彼此連接到具有依據上述實行例所形成之一通橋穿孔的一橋接器。
於各種實行例中，運算裝置300可以是一膝上型電腦、一小筆電、一筆記型電腦、一超級書、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超級移動式PC、一移動式電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、一機上盒、一遊藝控制單元、一數位攝影機、一輕便型音樂播放器、或一數位視訊記錄器。於進一步的實行例中，運算裝置300可以是處理資料之任何的其他電子裝置。
應了解到，本說明之主題事項是不必定得受限定於例示於圖1-5中之特定應用。如那些熟習本技術者應明白的，該主題事項可以應用至其他的微電子裝置與組件應用、以及任何適當的電氣應用。
下面的範例是有關於進一步的實施例。範例中之詳論可以被使用於任何的一個或多個實施例中。
在範例1中，一微電子結構可以包括一微電子基體，其具有界定自該微電子基體之一第一表面延伸之一孔腔，其中該孔腔包含至少一側壁及一底部表面，其中該微電子基體包含自該基體第一表面延伸之複數個導電線路以 及自該基體孔腔底部表面延伸之複數個導電線路；一橋接器，其配置在該微電子基體孔腔之內，而具有形成在該橋接器的一第一表面上或內方之複數個信號線與自該橋接器第一表面延伸至該橋接器之一相對第二表面的複數個通橋導電穿孔，其中該等複數個通橋導電穿孔電氣式連接到自該微電子基體底部表面延伸之該等複數個導電線路；以及複數個微電子裝置，其中該等複數個微電子裝置之各者電氣式連接到自該基體第一表面延伸之該等複數個導電線路之至少一者、該等複數條橋接器信號線之至少一者、和該等複數個通橋導電穿孔之至少一者。
在範例2中，範例1之主題事項可選擇地包括含矽結構之橋接器。
在範例3中，任何範例1至2之主題事項可選擇地包括具有一被動結構之橋接器。
在範例4中，任何範例1至2之主題事項可選擇地包括具有一主動結構之橋接器。
在範例5中，任何範例1至4之主題事項可選擇地包含一橋接器，其包括在其一第一表面上具有一互連層之一矽基體，其中其中該互連層包括形成在該矽基體第一表面上之至少一介電層；其中複數個橋接器第一表面結合墊與該等複數個橋接器信號線被形成於該介電層內或上方；以及進一步地包括配置在該等通橋導電穿孔與該矽基體之間的一介電襯墊。
在範例6中，範例1至5之任何一主題事項可選擇 地包含一微電子基體，其包括具有該等複數個導電線路形成於其中之複數個介電層。
在範例7中，範例6之主題事項可選擇地包含導電線路，其包括被形成在該等複數個介電層之至少一者上的至少一導電跡線以及延伸通過該等複數個介電層之至少一者的至少一導電穿孔。
在範例8中，範例1至6之任何一主題事項可選擇地包含該等複數個微電子裝置之至少一者通過複數個互連體而附接至該微電子基體以及附接至該橋接器。
在範例9中，範例8之主題事項可選擇地包含該等複數個互連體之至少一者延伸於一微電子裝置之一作用表面上的複數個結合墊之一者與一對應的基體結合墊之間，並且該等複數個互連體之另一者延伸於複數個微電子裝置結合墊的另一者與在該橋接器之一第一表面上的複數個結合墊之一對應的結合墊之間。
在範例10中，範例1至9之任何一主題事項可選擇地包含複數個結合墊，其形成在該橋接器第二表面內或上方以通過複數個橋接器至基體互連體而接觸對應的通橋導電穿孔以及附接至形成於該基體孔腔底部表面內或上方之對應的基體孔腔結合墊。
在範例11中，一種形成一微電子結構之方法，其可以包括下列步驟：形成一微電子基體，其具有界定自該微電子基體之一第一表面延伸之一孔腔，其中該孔腔包含至少一側壁及一底部表面，其中該微電子基體包含自該 基體第一表面延伸之複數個導電線路以及自該基體孔腔底部表面延伸之複數個導電線路；形成一橋接器，其包含：形成自該橋接器第一表面延伸至該橋接器之一相對第二表面的複數個通橋導電穿孔；配置該橋接器在該微電子基體孔腔之內並且電氣式連接該等複數個通橋導電穿孔到自該微電子基體底部表面延伸之該等複數個導電線路；以及附接複數個微電子裝置至該微電子基體及該橋接器，其中該等複數個微電子裝置之各者電氣式連接到自該基體第一表面延伸之該等複數個導電線路之至少一者、該等複數個橋接器信號線之至少一者、和該等複數個通橋導電穿孔之至少一者。
在範例12中，範例11之主題事項可選擇地包含自至少一含矽構件形成該橋接器。
在範例13中，範例11至12之任何一主題事項可選擇地包含形成如一被動結構之橋接器。
在範例14中，範例11至12之任何一主題事項可選擇地包含形成包括如一主動結構的橋接器。
在範例15中，範例11至14之任何一主題事項可選擇地包含形成包括形成具有一互連層在其一第一表面上之一矽基體的橋接器，其中該互連層包括形成在該矽基體第一表面上之至少一介電層；形成複數個橋接器第一表面結合墊與該等複數個橋接器信號線於該介電層內或上方；以及配置一介電襯墊在該等通橋導電穿孔與該矽基體之間。
在範例16中，範例12至15之任何一主題事項可選擇地包含形成微電子基體，其包括形成具有該等複數個導電線路於其中的複數個介電層。
在範例17中，範例16之主題事項可選擇地包含形成該等導電線路，其包括形成至少一導電跡線於該等複數個介電層之至少一者上以及形成通過該等複數個介電層之至少一者的至少一導電穿孔。
在範例18中，範例11至17之任何一主題事項可選擇地包含附接該等複數個微電子裝置，其包括通過複數個互連體將該等複數個微電子裝置附接至該微電子基體以及附接至該橋接器。
在範例19中，範例18之主題事項可選擇地包含通過複數個互連體將該等複數個微電子裝置附接至該微電子基體以及附接至該橋接器包括附接該等複數個微電子裝置至該微電子基體以及附接至該橋接器，而使得該等複數個互連體之至少一者延伸於一微電子裝置之一作用表面上的複數個結合墊之至少一者與一對應的基體結合墊之間，並且該等複數個互連體之另一者延伸於該等複數個微電子裝置結合墊之至少另一者與在該橋接器之一第一表面上的複數個結合墊之一對應的結合墊之間。
在範例20中，範例11至19之任何一主題事項可選擇地包含於該橋接器第二表面內或上方形成複數個結合墊以藉由複數個橋接器至基體互連體而接觸對應的通橋導電穿孔以及附接該等複數個橋接器第二表面結合墊至形成 於該基體孔腔底部表面內或上方之對應的基體孔腔結合墊。
在範例21中，範例11至20之任何一主題事項可選擇地包含通過該等複數個通橋導電穿孔之至少一者而傳送電力到至少一微電子裝置。
在範例22中，一運算裝置可以包括一板件；一附接至該板件之微電子裝置；以及一微電子結構，其配置在該微電子裝置之內，其中該微電子結構包括：一微電子基體，其具有界定自該微電子基體之一第一表面延伸之一孔腔，其中該孔腔包含至少一側壁及一底部表面，其中該微電子基體包含自該基體第一表面延伸之複數個導電線路以及自該基體孔腔底部表面延伸之複數個導電線路；一橋接器，其配置在該微電子基體孔腔之內，而具有形成在該橋接器的一第一表面上或內方之複數個信號線與自該橋接器第一表面延伸至該橋接器之一相對第二表面的複數個通橋導電穿孔，其中該等複數個通橋導電穿孔電氣式連接到自該微電子基體底部表面延伸之該等複數個導電線路；以及複數個微電子裝置，其中該等複數個微電子裝置之各者電氣式連接到自該基體第一表面延伸之該等複數個導電線路之至少一者、該等複數條橋接器信號線之至少一者、和該等複數個通橋導電穿孔之至少一者。
在範例23中，範例22之主題事項可選擇地包含一橋接器，其包括在其一第一表面上具有一互連層之一矽基體，其中該互連層包括形成於該矽基體第一表面上之至 少一介電層；其中複數個橋接器第一表面結合墊及該等複數個橋接器信號線被形成於該介電層內或上方；以及進一步地包括配置在該等通橋導電穿孔與該矽基體之間的一介電襯墊。
在範例24中，範例22至23之任何一主題事項可選擇地包含該等複數個微電子裝置之至少一者通過複數個互連體而附接至該微電子基體以及附接至該橋接器，其中該等複數個互連體之至少一者延伸於一微電子裝置之一作用表面上的複數個結合墊之一者與一對應的基體結合墊之間，並且該等複數個互連體之另一者延伸於複數個微電子裝置結合墊之另一者與在該橋接器之一第一表面上的複數個結合墊之一對應的結合墊之間。
在範例25中，範例22至24之任何一主題事項可選擇地包含形成於該橋接器第二表面內或上方之複數個結合墊以通過複數個橋接器至基體互連體而接觸對應的通橋導電穿孔以及附接至形成於該基體孔腔底部表面內或上方之對應的基體孔腔結合墊。
本說明實施例之細節已詳細地被說明，應了解到，藉由附加申請專利範圍所界定的本說明是不受限定於在上面說明文中所提出之特定細節，其可能有許多明顯的變化而不脫離其精神或範疇。
100‧‧‧微電子結構
110‧‧‧微電子基體
112‧‧‧孔腔
114‧‧‧第一表面
116‧‧‧孔腔側壁
118‧‧‧孔腔底部表面
122‧‧‧基體結合墊
124‧‧‧基體孔腔結合墊
1321‧‧‧第一介電層
1322‧‧‧第二介電層
134‧‧‧導電跡線
136‧‧‧導電穿孔
140‧‧‧導電線路
150‧‧‧橋接器
152‧‧‧第一表面
154‧‧‧第二表面
156、158‧‧‧結合墊
160‧‧‧通橋導電穿孔
1701、1702‧‧‧微電子裝置
1721、1722‧‧‧結合墊
1741、1742‧‧‧主動表面
182、184‧‧‧互連體

Claims (25)

  1. 一種微電子結構，其包含：一微電子基體，於該微電子基體內界定有自該微電子基體之一第一表面延伸的一孔腔，其中，該孔腔具有至少一側壁和一底部表面，其中，該微電子基體包括自該基體第一表面延伸的複數個導電線路及自該基體孔腔底部表面延伸的複數個導電線路；一橋接器，其配置在該微電子基體孔腔之內，且具有形成於該橋接器之一第一表面上或形成於該橋接器之該第一表面內的複數個信號線及自該橋接器第一表面延伸至該橋接器之相對的一第二表面的複數個通橋導電穿孔，其中，該等複數個通橋導電穿孔電氣式連接至自該微電子基體底部表面延伸的該等複數個導電線路；以及複數個微電子裝置，其中，該等複數個微電子裝置各電氣式連接至自該基體第一表面延伸的該等複數個導電線路中之至少一者、該等複數個橋接器信號線中之至少一者、和該等複數個通橋導電穿孔中之至少一者。
  2. 如請求項1之微電子結構，其中，該橋接器可包括含矽構件。
  3. 如請求項1之微電子結構，其中，該橋接器包括一被動結構。
  4. 如請求項1之微電子結構，其中，該橋接器包含一主動結構。
  5. 如請求項1之微電子結構，其中，該橋接器包含一矽基體，該矽基體具有在該矽基體之一第一表面上的一互連層，其中，該互連層包含形成於該矽基體第一表面上的至少一介電層；其中，在該介電層內或該介電層上形成有複數個橋接器第一表面結合墊及該等複數個橋接器信號線；且其進一步包含配置在該等通橋導電穿孔與該矽基體之間的一介電襯墊。
  6. 如請求項1之微電子結構，其中，該微電子基體包含複數個介電層，該等複數個導電線路係形成於該等介電層內。
  7. 如請求項6之微電子結構，其中，該等導電線路包含形成於該等複數個介電層中之至少一者上的至少一導電跡線以及延伸通過該等複數個介電層中之至少一者的至少一導電穿孔。
  8. 如請求項1之微電子結構，其中，該等複數個微電子裝置中之至少一者透過複數個互連體而附接至該微電子基體並附接至該橋接器。
  9. 如請求項8之微電子結構，其中，該等複數個互連體中之至少一者在一微電子裝置之一作用表面上的複數個結合墊中之一者與對應的一基體結合墊之間延伸，並且該等複數個互連體中之另一者在複數個微電子裝置結 合墊中之另一者與於該橋接器之一第一表面上的複數個結合墊中之一對應結合墊之間延伸。
  10. 如請求項1之微電子結構，其進一步包含：複數個結合墊，其係形成於該橋接器第二表面內或該橋接器第二表面上以接觸對應的通橋導電穿孔，並且該等結合墊透過複數個橋接器至基體互連體而附接至形成於該基體孔腔底部表面內或該基體孔腔底部表面上的對應的基體孔腔結合墊。
  11. 一種用於微電子封裝製造之方法，其包含下列步驟：形成一微電子基體，在該微電子基體中界定有自該微電子基體之一第一表面延伸的一孔腔，其中，該孔腔具有至少一側壁和一底部表面，其中，該微電子基體包含自該基體第一表面延伸的複數個導電線路及自該基體孔腔底部表面延伸的複數個導電線路；形成一橋接器，此步驟包含：在該橋接器之一第一表面上或在該橋接器之該第一表面內形成複數個信號線，及形成自該橋接器第一表面延伸至該橋接器之相對的一第二表面的複數個通橋導電穿孔；將該橋接器配置在該微電子基體孔腔內，並將該等複數個通橋導電穿孔電氣式連接至自該微電子基體底部表面延伸的該等複數個導電線路；以及將複數個微電子裝置附接至該微電子基體及該橋接器，其中，該等複數個微電子裝置各電氣式連接至自 該基體第一表面延伸的該等複數個導電線路中之至少一者、該等複數個橋接器信號線中之至少一者、和該等複數個通橋導電穿孔中之至少一者。
  12. 如請求項11之方法，其中，形成該橋接器之步驟包含：由至少一含矽構件形成該橋接器。
  13. 如請求項11之方法，其中，形成該橋接器之步驟包含：形成一被動結構。
  14. 如請求項11之方法，其中，形成該橋接器之步驟包含：形成一主動結構。
  15. 如請求項11之方法，其中，形成該橋接器之步驟包含：形成一矽基體，該矽基體具有在該矽基體之一第一表面上的一互連層，其中，該互連層包含形成於該矽基體第一表面上的至少一介電層；在該介電層內或該介電層上形成複數個橋接器第一表面結合墊和該等複數個橋接器信號線；以及在該等通橋導電穿孔與該矽基體之間配置一介電襯墊。
  16. 如請求項12之方法，其中，形成微電子基體之步驟包含：形成複數個介電層，該等介電層具有該等複數個導電線路在內。
  17. 如請求項16之方法，其中，形成該等導電線路之步驟包含：在該等複數個介電層中之至少一者上形成至少一導電跡線，以及 形成通過該等複數個介電層中之至少一者的至少一導電穿孔。
  18. 如請求項11之方法，其中，附接該等複數個微電子裝置之步驟包含：透過複數個互連體而將該等複數個微電子裝置附接至該微電子基體並附接至該橋接器。
  19. 如請求項18之方法，其中，透過複數個互連體而將該等複數個微電子裝置附接至該微電子基體並附接至該橋接器之步驟包含：將該等複數個微電子裝置附接至該微電子基體並附接至該橋接器，而使得該等複數個互連體中之至少一者延伸於一微電子裝置之一作用表面上的複數個結合墊中之至少一者與對應的一基體結合墊之間，且該等複數個互連體中之另一者延伸於該等複數個微電子裝置結合墊中之至少另一者與在該橋接器之一第一表面上的複數個結合墊中之一對應結合墊之間。
  20. 如請求項11之方法，其進一步包含下列步驟：在該橋接器第二表面內或該橋接器第二表面上形成複數個結合墊，用以接觸對應的通橋導電穿孔，以及藉由複數個橋接器至基體互連而將該等複數個橋接器第二表面結合墊附接至形成於該基體孔腔底部表面內或該基體孔腔底部表面上的對應的基體孔腔結合墊。
  21. 如請求項11之方法，其進一步包含下列步驟： 透過該等複數個通橋導電穿孔中之至少一者，傳送電力給至少一微電子裝置。
  22. 一種運算裝置，其包含：一板件；附接至該板件的一微電子裝置；以及配置在該微電子裝置內的一微電子結構，其中，該微電子結構包含：一微電子基體，在該微電子基體內界定有自該微電子基體之一第一表面延伸的一孔腔，其中，該孔腔具有至少一側壁和一底部表面，其中，該微電子基體包括自該基體第一表面延伸的複數個導電線路及自該基體孔腔底部表面延伸的複數個導電線路；一橋接器，其係配置在該微電子基體內，該橋接器具有形成於該橋接器之一第一表面上或該橋接器之該第一表面內的複數個信號線及自該橋接器第一表面延伸至該橋接器之相對的一第二表面的複數個通橋導電穿孔，其中，該等複數個通橋導電穿孔電氣式連接至自該微電子基體底部表面延伸的該等複數個導電線路；以及複數個微電子裝置，其中，該等複數個微電子裝置各電氣式連接至自該基體第一表面延伸的該等複數個導電線路中之至少一者、該等複數個橋接 器信號線中之至少一者、和該等複數個通橋導電穿孔中之至少一者。
  23. 如請求項22之運算裝置，其中，該橋接器包含一矽基體，該矽基體具有在該矽基體之一第一表面上的一互連層，其中，該互連層包含形成於該矽基體第一表面上的至少一介電層；其中，在該介電層內或該介電層上形成有複數個橋接器第一表面結合墊及該等複數個橋接器信號線；且其進一步包含配置在該等通橋導電穿孔與該矽基體之間的一介電襯墊。
  24. 如請求項22之運算裝置，其中，該等複數個微電子裝置中之至少一者透過複數個互連體而附接至該微電子基體並附接至該橋接器，其中，該等複數個互連體中之至少一者延伸於一微電子裝置之一作用表面上的複數個結合墊中之一者與對應的一基體結合墊之間，且該等複數個互連體中之另一者延伸於複數個該等微電子裝置結合墊中之另一者與在該橋接器之一第一表面上的複數個結合墊中之一對應結合墊之間。
  25. 如請求項22之運算裝置，其進一步包含括：形成於該橋接器第二表面內或該橋接器第二表面上的複數個結合墊，用以接觸對應的通橋導電穿孔，該等結合墊藉由複數個橋接器至基體互連體而附接至形成於該基體孔腔底部表面內或該基體孔腔底部表面上的對應的基體孔腔結合墊。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754890B2 (en) * 2014-02-26 2017-09-05 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
CN108028241B (zh) * 2015-09-25 2022-11-04 英特尔公司 通过硅来分配功率的两侧上的金属
US9601423B1 (en) 2015-12-18 2017-03-21 International Business Machines Corporation Under die surface mounted electrical elements
DE112015007283B3 (de) 2015-12-22 2022-03-31 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen
DE112015007213B4 (de) 2015-12-22 2021-08-19 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package
KR101966328B1 (ko) * 2016-03-29 2019-04-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102473408B1 (ko) * 2016-03-29 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102632563B1 (ko) * 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
KR102624199B1 (ko) * 2016-11-17 2024-01-15 에스케이하이닉스 주식회사 관통 실리콘 비아 기술을 적용한 반도체 패키지
KR102666151B1 (ko) * 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
US10109616B2 (en) * 2016-12-22 2018-10-23 Intel Corporation High bandwidth, low profile multi-die package
US20220238440A1 (en) * 2016-12-29 2022-07-28 Intel Corporation Bare-die smart bridge connected with copper pillars for system-in-package apparatus
US20180240778A1 (en) * 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery
WO2018174869A1 (en) * 2017-03-22 2018-09-27 Intel Corporation Multiple die package using an embedded bridge connecting dies
US10622311B2 (en) 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
SG11201913689RA (en) * 2017-09-13 2020-03-30 Intel Corp Active silicon bridge
CN116666332A (zh) 2017-09-28 2023-08-29 英特尔公司 利用沟槽结构的嵌入式桥管芯的电力输送
CN111052364A (zh) * 2017-09-29 2020-04-21 英特尔公司 具有嵌入式互连的半导体封装
US11327259B2 (en) * 2017-12-07 2022-05-10 Intel Corporation Integrated circuit package with electro-optical interconnect circuitry
EP4181196A3 (en) * 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks
DE112017008326T5 (de) * 2017-12-29 2020-10-08 Intel Corporation Mikroelektronische Anordnungen
TWI670824B (zh) 2018-03-09 2019-09-01 欣興電子股份有限公司 封裝結構
CN110265384B (zh) * 2018-03-12 2021-07-16 欣兴电子股份有限公司 封装结构
US10580738B2 (en) * 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures
KR102066721B1 (ko) * 2018-03-23 2020-01-16 주식회사 웨이브피아 큐에프엔 알에프 칩 패키지
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US10700051B2 (en) * 2018-06-04 2020-06-30 Intel Corporation Multi-chip packaging
US11251171B2 (en) * 2018-06-13 2022-02-15 Intel Corporation Removable interposer
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
TWI785106B (zh) * 2018-08-28 2022-12-01 晶元光電股份有限公司 半導體裝置
KR102163059B1 (ko) 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
US11114308B2 (en) 2018-09-25 2021-09-07 International Business Machines Corporation Controlling of height of high-density interconnection structure on substrate
US20200098725A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Semiconductor package or semiconductor package structure with dual-sided interposer and memory
KR102679997B1 (ko) * 2018-12-17 2024-07-02 삼성전기주식회사 인쇄회로기판
US11488906B2 (en) * 2019-01-24 2022-11-01 Samsung Electro-Mechanics Co., Ltd. Bridge embedded interposer, and package substrate and semiconductor package comprising the same
CN111564424A (zh) 2019-01-30 2020-08-21 长江存储科技有限责任公司 使用混合键合的结构和器件及其形成方法
KR102618756B1 (ko) 2019-01-30 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 더미 접합 콘택트를 사용한 하이브리드 접합
KR102620867B1 (ko) * 2019-03-15 2024-01-04 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
US11043986B2 (en) * 2019-04-15 2021-06-22 Intel Corporation Reduction of cross-capacitance and crosstalk between three-dimensionally packed interconnect wires
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
US11133258B2 (en) 2019-07-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package with bridge die for interconnection and method forming same
KR20210019308A (ko) 2019-08-12 2021-02-22 삼성전자주식회사 반도체 패키지
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
MY201016A (en) * 2019-12-20 2024-01-30 Intel Corp Integrated Bridge for Die-to-Die Interconnects
US11430764B2 (en) * 2019-12-20 2022-08-30 Intel Corporation Overhang bridge interconnect
US20210193579A1 (en) 2019-12-23 2021-06-24 Intel Corporation Embedded die architecture and method of making
US11342244B2 (en) * 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
US20210272905A1 (en) * 2020-02-28 2021-09-02 Intel Corporation Microelectronic package with substrate cavity for bridge-attach
US11373972B2 (en) 2020-06-16 2022-06-28 Intel Corporation Microelectronic structures including bridges
US11791274B2 (en) 2020-06-16 2023-10-17 Intel Corporation Multichip semiconductor package including a bridge die disposed in a cavity having non-planar interconnects
US11923307B2 (en) 2020-06-16 2024-03-05 Intel Corporation Microelectronic structures including bridges
US11887962B2 (en) * 2020-06-16 2024-01-30 Intel Corporation Microelectronic structures including bridges
US11804441B2 (en) 2020-06-16 2023-10-31 Intel Corporation Microelectronic structures including bridges
US20210391264A1 (en) * 2020-06-16 2021-12-16 Intel Corporation Microelectronic structures including bridges
KR20220001643A (ko) * 2020-06-30 2022-01-06 삼성전자주식회사 반도체 패키지
KR20220015573A (ko) * 2020-07-31 2022-02-08 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20220019186A (ko) 2020-08-07 2022-02-16 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11515234B2 (en) * 2020-12-03 2022-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device package including promoters and method of manufacturing the same
US12087734B2 (en) * 2020-12-04 2024-09-10 Yibu Semiconductor Co., Ltd. Method for forming chip packages and a chip package having a chipset comprising a first chip and a second chip
US20220230991A1 (en) * 2021-01-21 2022-07-21 Monolithic Power Systems, Inc. Multi-die package structure and multi-die co-packing method
US11791270B2 (en) * 2021-05-10 2023-10-17 International Business Machines Corporation Direct bonded heterogeneous integration silicon bridge
US20220375866A1 (en) * 2021-05-21 2022-11-24 Intel Corporation Hybrid conductive vias for electronic substrates
US11848273B2 (en) 2021-11-17 2023-12-19 International Business Machines Corporation Bridge chip with through via
US20230402380A1 (en) * 2022-06-08 2023-12-14 Qualcomm Incorporated Package comprising a substrate with a bridge configured for a back side power distribution network

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074091A (ko) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 칩 스택 패키지
US20110285006A1 (en) * 2010-05-19 2011-11-24 Chao-Fu Weng Semiconductor Package and Method for Making the Same
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069447A (ko) 1998-02-09 1999-09-06 구본준 반도체 패키지와 그 제조방법
US6369444B1 (en) * 1998-05-19 2002-04-09 Agere Systems Guardian Corp. Packaging silicon on silicon multichip modules
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
KR100721353B1 (ko) 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US9449941B2 (en) * 2011-07-07 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting function chips to a package to form package-on-package
US8742576B2 (en) * 2012-02-15 2014-06-03 Oracle International Corporation Maintaining alignment in a multi-chip module using a compressible structure
JP2014011169A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L シリコンインターポーザ及びこれを備える半導体装置
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9754890B2 (en) * 2014-02-26 2017-09-05 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074091A (ko) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 칩 스택 패키지
US20110285006A1 (en) * 2010-05-19 2011-11-24 Chao-Fu Weng Semiconductor Package and Method for Making the Same
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same

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