CN111584464A - 半导体器件及其制造方法 - Google Patents

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CN111584464A CN201911145205.8A CN201911145205A CN111584464A CN 111584464 A CN111584464 A CN 111584464A CN 201911145205 A CN201911145205 A CN 201911145205A CN 111584464 A CN111584464 A CN 111584464A
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金善贤
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Abstract

提供了一种半导体器件及其制造方法。半导体器件可以包括顺序堆叠的第一子芯片和第二子芯片以及将第一子芯片和第二子芯片彼此电连接的贯通接触部。第一子芯片和第二子芯片中的每一个子芯片包括衬底和介于衬底之间的多个互连线。第二子芯片的互连线可以包括分别具有第一开口和第二开口的第一互连线和第二互连线，第一开口和第二开口彼此水平偏移。贯通接触部从第二子芯片的衬底朝第一子芯片延伸并可以包括辅助接触部，辅助接触部穿过第一开口和第二开口朝第一子芯片延伸，并具有比第一子芯片的互连线中的最上互连线的顶表面高的底表面。

Description

半导体器件及其制造方法
相关申请的交叉引用
本专利申请要求于2019年2月18日在韩国知识产权局递交的韩国专利申请No.10-2019-0018425的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体器件及其制造方法，并且更具体地，涉及一种包括以晶片级堆叠的半导体芯片的半导体器件及其制造方法。
背景技术
由于半导体器件的小尺寸、多功能和/或低成本的特性，它们被认为是电子行业中的重要元件。半导体器件被分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储器和逻辑元件二者的混合器件。为了满足对高速和/或低功耗电子器件的增长需求，可能需要实现高可靠性、高性能和/或多功能的半导体器件。为了满足这些技术参数，半导体器件的复杂性和/或集成密度正在增加。
图像传感器是将光学图像转换成电信号的器件。随着计算机和通信行业的不断发展，在各种应用比如数码相机、便携式摄像机、个人通信系统、游戏机、安全摄像机、医疗用微型相机和/或机器人中，对高性能图像传感器的需求不断增长。
图像传感器通常被分为电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。对于CMOS图像传感器，因为可以通过简单的操作方法来操作CMOS图像传感器，并且可以将CMOS图像传感器的信号处理电路集成在单个芯片上，所以可以减小产品尺寸。另外，CMOS图像传感器具有相对低的功耗，并因此可以用在电池容量有限的产品中。
发明内容
本发明构思的一些实施例提供了一种其中设置了具有高结构稳定性的贯通接触部的半导体器件。
本发明构思的一些实施例提供了一种其中设置了具有高结构稳定性的贯通接触部的半导体器件的制造方法。
根据本发明构思的一些实施例中，一种半导体器件可以包括：第一子芯片，包括第一衬底和第一衬底上的第一多个互连线；第二子芯片，包括第二衬底和第二衬底上的第二多个互连线。第二子芯片堆叠在第一子芯片上，第一子芯片的第一多个互连线和第二子芯片的第二多个互连线位于第一衬底与第二衬底之间，并且贯通接触部从第二衬底朝第一子芯片延伸以将第一子芯片和第二子芯片彼此电连接。第二子芯片的第二多个互连线可以包括具有第一开口的第一互连线和具有第二开口的第二互连线。第二开口的中心可以相对于第一开口的中心在平行于第一衬底和第二衬底的方向上水平偏移。贯通接触部可以包括在第一开口和第二开口中朝第一子芯片延伸的辅助接触部。相对于第一衬底，辅助接触部的底表面的高度可以高于第一子芯片的第一多个互连线中的最上互连线的顶表面的高度。
根据本发明构思的一些实施例中，一种半导体器件可以包括：第一子芯片，包括第一衬底和第一衬底上的第一多个互连线；第二子芯片，包括第二衬底和第二衬底上的第二多个互连线。第二子芯片堆叠在第一子芯片上。半导体器件包括穿透第二子芯片并将第一子芯片和第二子芯片彼此电连接的贯通接触部。第二子芯片的第二多个互连线可以包括具有第一开口的第一互连线和具有第二开口的第二互连线。第二开口的中心可以相对于第一开口的中心水平偏移。贯通接触部可以包括在第一开口和第二开口中朝第一子芯片延伸的辅助接触部以及电连接到第一子芯片的第一多个互连线中的最上互连线的主接触部。相对于第一衬底，辅助接触部的底表面的高度可以高于主接触部的底表面的高度。
根据本发明构思的一些实施例中，一种半导体器件可以包括第一衬底、第一衬底上的下互连线和下互连线上的上互连线以及从上互连线竖直延伸到下互连线以将上互连线和下互连线彼此电连接的贯通接触部。上互连线可以包括具有第一开口的第一互连线和第一互连线上具有第二开口的第二互连线。第二开口的中心可以相对于第一开口的中心在平行于第一衬底的方向上水平偏移。贯通接触部可以包括在第二开口和第一开口中朝第一衬底延伸的辅助接触部以及电连接到下互连线的主接触部。相对于第一衬底，辅助接触部的底表面的高度可以高于主接触部的底表面的高度。
根据本发明构思的一些实施例中，一种制造半导体器件的方法可以包括：形成包括第一衬底和第一衬底上的第一多个互连线的第一子芯片；形成包括第二衬底和第二衬底上的第二多个互连线的第二子芯片；将第一子芯片和第二子芯片彼此面对地堆叠；形成贯通接触孔以穿透第二子芯片并暴露第一子芯片的第一多个互连线中的最上互连线；以及形成贯通接触部以填充贯通接触孔。第二子芯片的形成可以包括：形成第一互连线，第一互连线是第二多个互连线中的一个互连线并具有第一开口；以及在第一互连线上形成第二互连线以具有第二开口，其中第二开口相对于第一开口水平偏移。贯通接触孔的形成可以包括形成延伸穿过第一开口和第二开口的辅助接触孔。相对于第一衬底，辅助接触孔的底表面的高度可以高于第一子芯片的最上互连线的顶表面的高度。
附图说明
根据以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1A、图2A、图3A和图4A是示出了根据本发明构思的一些实施例的形成半导体器件的贯通接触部的方法的平面图。
图1B、图2B、图3B和图4B分别是沿图1A、图2A、图3A和图4A的线I-I’截取的截面图。
图5是示出了根据本发明构思的一些实施例的像素阵列中包括的单元像素的示例的电路图。
图6是示出了其中安装了根据本发明构思的一些实施例的半导体器件的半导体封装的截面图。
图7是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图8是沿图7的线I-I’和II-II’截取的截面图。
图9至图13是沿图7的线I-I’和II-II’截取的截面图，用以示出根据本发明构思的一些实施例的制造半导体器件的方法。
图14是示出了根据本发明构思的一些实施例的半导体器件的一定区域的截面图。
应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。但是，这些附图没有按比例绘制且可能没有精确反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或特性的范围。例如，为了清楚起见，模块、层、区域和/或结构元件的相对厚度和定位可以缩小或放大。在各附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1A、图2A、图3A和图4A是示出了根据本发明构思的一些实施例的形成半导体器件的贯通接触部的方法的平面图。图1B、图2B、图3B和图4B分别是沿图1A、图2A、图3A和图4A的线I-I’截取的截面图。
参考图1A和图1B，可以在衬底SUB上形成导电层CDL。尽管未示出，导电层CDL可以电连接到形成在衬底SUB上的器件(例如，晶体管)。根据一些实施例，导电层CDL可以是晶体管上的互连层。在一些实施例中，导电层CDL可以是晶体管的栅电极。在一些实施例中，导电层CDL可以是晶体管的源/漏电极。导电层CDL可以由以下项中的至少一种形成或包括以下项中的至少一种：掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)或者金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)。
可以在导电层CDL上形成第一绝缘层IDL1。可以在第一绝缘层IDL1上形成第一掩模层ML1。可以在第一掩模层ML1中形成第一开口OP1。第一开口OP1的形成可以包括在第一掩膜层ML1上形成光刻胶图案以及使用光刻胶图案作为刻蚀掩膜来图案化第一掩膜层ML1。
当在第二方向D2上测量时，第一开口OP1可以具有第一宽度W1。作为示例，第一开口OP1可以具有通过用于形成光刻胶图案的曝光工艺所能实现的最小特征尺寸。第一绝缘层IDL1的顶表面可以通过第一开口OP1部分暴露。
参考图2A和图2B，可以在第一掩膜层ML1上形成第二绝缘层IDL2。第二绝缘层IDL2可以位于第一开口OP1中或填充第一开口OP1。可以在第二绝缘层IDL2上形成第二掩膜层ML2。可以在第二掩模层ML2中形成第二开口OP2。第二开口OP2可以在第二方向D2上具有第二宽度W2。第二宽度W2可以小于、大于或基本上等于第一宽度W1。换言之，第二开口OP2的平面尺寸可以小于、大于或基本上等于第一开口OP1的平面尺寸。
第二开口OP2可以形成为相对于第一开口OP1偏移。第二开口OP2的中心可以相对于第一开口OP1的中心偏移。第二开口OP2的中心可以相对于第一开口OP1的中心在第一方向D1和第二方向D2中的一个或两个方向上偏移。例如，第一方向D1和第二方向D2可以是平行于衬底SUB的表面的水平方向，且第一方向D1和第二方向D2可以彼此交叉例如垂直。另外，第三方向D3可以是相对于衬底SUB的表面的竖直方向，例如，垂直于衬底SUB的表面。以下描述中提到的“竖直(地)”可以是指在第三方向D3上。当在平面图中观察时，第二开口OP2和第一开口OP1可以彼此部分重叠，并且将使用重叠区OVR来表示第一开口OP1与第二开口OP2之间的这种部分重叠区。
重叠区OVR可以在第二方向D2上具有第三宽度W3。第三宽度W3可以小于第一宽度W1并可以小于第二宽度W2。换言之，重叠区OVR的平面尺寸可以小于第一开口OP1的平面尺寸并可以小于第二开口OP2的平面尺寸。
参考图3A和图3B，可以在第二掩模层ML2上形成第三绝缘层IDL3。第三绝缘层IDL3可以位于第二开口OP2中或填充第二开口OP2。可以在第三绝缘层IDL3上形成光刻胶图案PR。光刻胶图案PR可以限定下面要描述的贯通接触部TCT的位置和形状。
可以通过使用光刻胶图案PR作为刻蚀掩膜来刻蚀第一至第三绝缘层IDL1、IDL2和IDL3，从而形成贯通接触孔TCH。刻蚀工艺可以是各向异性的刻蚀工艺。可以使用能够选择性地刻蚀第一至第三绝缘层IDL1、IDL2和IDL3的刻蚀配方来执行刻蚀工艺。例如，可以执行刻蚀工艺以抑制或防止第一掩模层ML1和第二掩模层ML2被刻蚀或损坏。换言之，第一掩模层ML1和第二掩模层ML2可以作为用于刻蚀工艺的刻蚀掩膜。可以执行刻蚀工艺以暴露导电层CDL的顶表面。
贯通接触孔TCH在第二方向D2上的宽度可以随距导电层CDL(即，在第三方向D3上)的距离减小而减小。贯通接触孔TCH的底部TCHb的宽度可以具有与重叠区OVR基本上相同的宽度(即，第三宽度W3)。换言之，贯通接触孔TCH的底部TCHb的平面尺寸可以基本上等于重叠区OVR的平面尺寸。这可能是因为在刻蚀工艺期间，仅选择性地刻蚀第一绝缘层TDL1位于重叠区OVR下方的部分。
参考图4A和4B，可以通过用导电材料至少部分地填充贯通接触孔TCH来形成贯通接触部TCT。光刻胶图案PR可以被选择性地去除。贯通接触部TCT的底部TCTb可以与导电层CDL的顶表面接触。贯通接触部TCT的底部TCTb的宽度可以具有与重叠区OVR基本上相同的宽度(即，第三宽度W3)。换言之，贯通接触部TCT的底部TCTb的平面尺寸可以基本上等于重叠区OVR的平面尺寸。
在一些实施例中，由于第一掩膜层ML1的第一开口OP1和第二掩膜层ML2的第二开口OP2被形成为彼此偏移，所以贯通接触部TCT的底部TCTb的平面尺寸可以调整为比第一开口OP1和第二开口OP2中每一个开口的平面尺寸小的尺寸。也就是说，根据本发明构思的一些实施例，贯通接触部TCT的底部TCTb能够形成为具有比通过曝光工艺所能实现的图案尺寸的最小值小的图案尺寸。
图5是示出了根据本发明构思的一些实施例的像素阵列中包括的单元像素的示例的电路图。
参考图5，像素阵列PA中的单元像素可以包括用作光敏器件的光电二极管PD。单元像素可以包括传输晶体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX，它们可以设置读出电路。
光电二极管PD可以接收外部光(例如，可见光或红外光)并从接收的光中生成光电荷。在一些实施例中，单元像素可以包括与光电二极管PD一起或替代光电二极管PD设置的光电晶体管、光电门或者钉扎光电二极管。
在光电二极管PD中生成的光电荷可以通过传输晶体管TX传输到浮动扩散节点FD。例如，当传输控制信号TG具有第一电平(例如，高电平)时，传输晶体管TX可以导通，并且在光电二极管PD中生成的光电荷可以通过导通的传输晶体管TX传输到浮动扩散节点FD。
驱动晶体管DX可以作为源极跟随器缓冲放大器。驱动晶体管DX可以基于储存在浮动扩散节点FD中的光电荷的量来放大信号。选择晶体管SX可以响应于选择信号SEL将放大的信号传输到列线COL。浮动扩散节点FD可以通过复位晶体管RX进行复位。复位晶体管RX可以由复位信号RS的控制。例如，当复位信号RS具有第一电平(例如，高电平)时，复位晶体管RX可以导通，并且浮动扩散节点FD可以复位。
图6是示出了其中安装了根据本发明构思的一些实施例的半导体器件的半导体封装的截面图。图7是示出了根据本发明构思的一些实施例的半导体器件的平面图。图8是沿图7的线I-I’和II-II’截取的截面图。
参考图6、图7和图8，半导体器件20可以安装在封装衬底10上。在一些实施例中，半导体器件20可以是图像传感器芯片。透明衬底40可以设置在半导体器件20上。保持件30可以设置在封装衬底10与透明衬底40之间。保持件30可以支撑透明衬底40。保持件30可以配置为将透明衬底40与半导体器件20在竖直方向上分离。
半导体器件20可以具有面向封装衬底10的第一表面20a和与第一表面20a相对的第二表面20b。半导体器件20可以包括竖直堆叠的第一子芯片CH1和第二子芯片CH2。多个微透镜ML可以设置在半导体器件20的第二表面20b上。用于形成到半导体器件20的电连接的焊盘8可以与微透镜ML间隔开。
第一子芯片CH1可以包括逻辑区、存储单元区、外围电路区或信号处理区中的至少一个。第二子芯片CH2可以是像素阵列芯片。作为示例，第二子芯片CH2可以包括图像传感器的像素阵列。
再次参考图7和图8，半导体器件20可以包括第一子芯片CH1、第二子芯片CH2以及第一子芯片CH1与第二子芯片CH2之间的插入层300。第一子芯片CH1和第二子芯片CH2可以竖直堆叠。插入层300可以配置为将第一子芯片CH1和第二子芯片CH2彼此物理和电连接。
第一子芯片CH1可以包括彼此间隔开的第一区RG1和第二区RG1。第一区RG1可以是其中设置了包括存储器晶体管的存储器件的存储单元区。作为示例，第一区RG1可以是其中设置了DRAM器件的存储单元区。第二区RG2可以是其中设置了外围晶体管LT的外围电路区。
第一子芯片CH1可以包括第一衬底100。第一衬底100可以包括第一表面100a和与第一表面100a相对的第二表面100b。第一衬底100的第二表面100b可以是先前参考图6所述的半导体器件20的第一表面20a。换言之，第一衬底100的第二表面100b可以面向封装衬底设置在半导体封装中。
以下，将首先在下面更详细地描述第一子芯片CH1的第一区RG1。限定第一有源区ACT1的器件隔离层ST可以设置在第一衬底100的第一区RG1上。器件隔离层ST可以包括例如氧化硅层、氮化硅层或氮氧化硅层中的至少一个。
栅极线GL可以设置在第一衬底100中以与第一有源区ACT1交叉。栅极线GL可以埋入第一衬底100中。栅极线GL可以由导电材料形成或包括导电材料。例如，导电材料可以是掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)或者金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
栅极绝缘图案GI可以介于每条栅极线GL和第一有源区ACT1之间。栅极绝缘图案GI可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
第一盖帽图案CP1可以设置在每条栅极线GL的顶表面上。第一盖帽图案CP1的顶表面可以与第一衬底100的第一表面100a基本共面。作为示例，第一盖帽图案CP1可以包括氮化硅层或氮氧化硅层。
第一杂质区SD1和一对第二杂质区SD2可以设置在每一个第一有源区ACT1中。该对第二杂质区SD2可以在第二方向D2上彼此间隔开，并且第一杂质区SD1介于它们之间。
第一杂质区SD1可以设置在第一有源区ACT1中一对相邻的栅极线GL之间。第二杂质区SD2可以设置在第一有源区ACT1位于该对栅极线GL两侧的两个相对部分中。第二杂质区SD2可以彼此间隔开，并且该对栅极线GL介于它们之间。第一杂质区SD1可以具有与第二杂质区SD2相同的导电类型。
第一下绝缘层110可以设置在第一衬底100的第一表面100a上，以覆盖第一有源区ACT1和/或与第一有源区ACT1重叠。第一下绝缘层110可以包括氧化硅层或氮氧化硅层。
位线BL可以设置在第一下绝缘层110中。每条位线BL可以电连接到第一杂质区SD1。位线BL可以包括例如掺杂半导体材料、导电金属氮化物、金属材料或金属-半导体化合物中的至少一种。第二盖帽图案CP2可以设置在每条位线BL的顶表面上。第二盖帽图案CP2可以包括例如氮化硅层或氮氧化硅层。
第一接触部CT1和着接焊盘(landing pad)LP可以设置在第一下绝缘层110中。每一个着接焊盘LP可以设置在第一接触部CT1上。每一个第一接触部CT1可以电连接到第二杂质区SD2。第一接触部CT1和着接焊盘LP可以包括至少一种导电材料，比如掺杂硅或金属材料。
电容器CAP可以设置在第一下绝缘层110上。每一个电容器CAP可以包括第一电极LEL1、第二电极LEL2以及介于第一电极LEL1与第二电极LEL2之间的介电层DIL。第一电极LEL1可以分别设置在着接焊盘LP上。每一个第一电极LEL1可以通过着接焊盘LP和第一接触部CT1电连接到第二杂质区SD2。
每一个第一电极LEL1可以是具有底部和从底部竖直延伸的侧壁部的圆柱形或杯形图案。每一个第一电极LEL1的底部和侧壁部可以具有基本相同的厚度。第一电极LEL1可以具有基本相同的平面直径。
第一电极LEL1可以包括掺杂半导体材料、导电金属氮化物、金属材料或金属-半导体化合物中的至少一种。作为示例，第一电极LEL1可以包括金属氮化物层(例如，氮化钛层(TiN)、氮化钛硅层(TiSiN)、氮化钛铝层(TiAlN)、氮化钽层(TaN)、氮化钽硅层(TaSiN)、氮化钽铝层(TaAlN)或氮化钨层(WN))。
介电层DIL可以设置在第一电极LEL1的表面上，具有均匀的厚度。例如，介电层DIL可以包括至少一种高k介电材料(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)。
第二电极LEL2可以设置在介电层DIL上。第二电极LEL2可以覆盖和/或包围多个第一电极和/或与多个第一电极重叠，并且介电层DIL可以介于第二电极LEL2和第一电极LEL1之间。第二电极LEL2的一部分可以填充圆柱形或杯形的第一电极LEL1的内部空间。第二电极LEL2可以包括掺杂半导体材料、导电金属氮化物、金属材料或金属-半导体化合物中的至少一种。作为示例，第二电极LEL2可以包括顺序堆叠的金属氮化物层和半导体层。
第二至第五下绝缘层120、130、140和150可以堆叠在电容器CAP上。至少一个第二接触部CT2可以设置为穿透第二下绝缘层120并电连接到第二电极LEL2。互连线IL和过孔插塞VI可以设置在第三至第五下绝缘层130、140和150中。过孔插塞VI可以将位于不同竖直高度的互连线IL彼此连接。作为示例，第一子芯片CH1的互连线IL可以通过第二接触部CT2电连接到电容器CAP。第一子芯片CH1的互连线IL可以包括半导体器件20的下互连线。
以下，将更详细地描述第一子芯片CH1的第二区RG2。器件隔离层ST可以设置在第一衬底100的第二区RG2上。器件隔离层ST可以在第一衬底100的第二区RG2中限定第二有源区ACT2。
外围晶体管LT可以设置在第二有源区ACT2上。具体地，外围晶体管LT可以包括设置成与第二有源区ACT2交叉的栅电极以及形成在第二有源区ACT2的上部区域中的杂质区。
第一至第五下绝缘层110、120、130、140和150可以顺序形成在外围晶体管LT上。第二区RG2上的第一下绝缘层110可以覆盖外围晶体管LT。至少一个第三接触部CT3可以设置为穿透第二下绝缘层120和第一下绝缘层110并电连接到外围晶体管LT。互连线IL和过孔插塞VI可以设置在第三至第五下绝缘层130、140和150中。
第二子芯片CH2可以包括彼此间隔开的第一区RG1和第二区RG2。第二子芯片CH2的第一区RG1可以设置在第一子芯片CH1的第一区RG1上，第二子芯片CH2的第二区RG2可以设置在第一子芯片CH1的第二区RG2上。
第二子芯片CH2的第一区RG1可以是在其中设置了图像传感器的图像传感区。第二子芯片CH2的第二区RG2可以是外围区。作为示例，半导体器件20的第二表面20b上的焊盘8可以设置在第二子芯片CH2的第二区RG2上。
第二子芯片CH2可以包括第二衬底200以及形成在第二衬底200上的光电转换器件PCD、浮动扩散区FDA和读出电路器件RCX。作为示例，第二衬底200可以是掺杂有杂质的p型半导体衬底。
读出电路器件RCX可以设置在第二衬底200的第一表面200a上。读出电路器件RCX可以包括如关于图5详细描述的用于传输或放大与入射光相对应的电信号(例如，光电荷)的多个晶体管(例如，图5的传输晶体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX)。
滤色器CF和微透镜ML可以设置在第二衬底200的第二表面200b上以向光电转换器件PCD提供入射光。第二表面200b可以与第一表面200a相对。
每一个光电转换器件PCD可以包括光电二极管。光电转换器件PCD可以设置在第二衬底200中。光电转换器件PCD可以产生与入射光相对应的光电荷。例如，可以在每一个光电转换器件PCD中产生与入射光相对应的电子-空穴对。光电转换器件PCD可以被掺杂为具有与第二衬底200不同的导电类型(例如，n型)。
每一个滤色器CF可以设置在相应的光电转换器件PCD上。滤色器CF可以以矩阵形状布置以提供滤色器阵列。
在一些实施例中，滤色器阵列可以以包括红色、绿色和蓝色滤色器的Bayer图案的形式设置。每一个滤色器CF可以是红色、绿色和蓝色滤色器之一。
在一些实施例中，滤色器阵列可以以包括黄色、品红色和青色滤色器的Bayer图案的形式设置。每一个滤色器CF可以是黄色、品红色和青色滤色器之一。
每一个微透镜ML可以设置在相应的滤色器CF上。每一个微透镜ML可以调整入射光的路径以允许入射光被聚焦在设置在其下方的光电转换器件PCD上。微透镜ML可以以矩阵形状布置以提供微透镜阵列。
各光电转换器件PCD以及相应的滤色器CF和微透镜ML可以限定图像传感器的像素PX。
抗反射层205可以设置在第二衬底200的第二表面200b与滤色器CF之间。抗反射层205可以防止入射光被第二衬底200的第二表面200b反射。作为示例，抗反射层205可以是其中交替堆叠了不同折射率的至少两个薄膜的多层结构。如果堆叠的薄膜的数量增加，则可以增加入射到光电转换器件PCD的光量。
第一至第四上绝缘层210、220、230和240可以堆叠在第二衬底200的第一表面200a上。互连线IL和过孔插塞VI可以设置在第一至第四上绝缘层210、220、230和240。过孔插塞VI可以将相对于第一衬底100和/或第二衬底200位于不同竖直高度的互连线IL彼此连接。作为示例，第二子芯片CH2的互连线IL可以电连接到读出电路RCX。第二子芯片CH2的互连线IL可以包括半导体器件20的上互连线。
第二子芯片CH2的光电转换器件PCD可以配置为从通过第二衬底200的第二表面200b入射的入射光中产生光电荷。换言之，根据本实施例的半导体器件20可以是背照式图像传感器(BIS)。
插入层300可以介于第一子芯片CH1与第二子芯片CH2之间。插入层300可以将第一子芯片CH1和第二子芯片CH2彼此物理连接。第一子芯片CH1和第二子芯片CH2可以通过插入层300彼此附接。插入层300可以包括第一绝缘层350a和第二绝缘层350b。作为示例，第一绝缘层350a和第二绝缘层350b可以由氧化硅形成或包括氧化硅。
贯通接触部TCT可以设置在半导体器件20的第二区RG2上。贯通接触部TCT可以从第二子芯片CH2的第二衬底200竖直延伸到第一子芯片CH1的第五下绝缘层150。换言之，贯通接触部TCT可以设置为穿透第二子芯片CH2和插入层300。
贯通接触部TCT可以与第二子芯片CH2的互连线IL接触。贯通接触部TCT可以与第一子芯片CH1的互连线IL中的最上互连线接触。贯通接触部TCT可以将第二子芯片CH2的互连线IL与第一子芯片CH1的互连线IL中的最上互连线电连接。换言之，第一子芯片CH1和第二子芯片CH2可以通过贯通接触部TCT彼此电连接。
贯通接触部TCT可以包括主体部BP、从主体部BP朝第一子芯片CH1竖直延伸的辅助接触部AC以及从主体部BP朝第一子芯片CH1竖直延伸的主接触部MC。
具体地，第二子芯片CH2的互连线IL可以包括设置在第二区RG2上的第一互连线IL1和第二互连线IL2。第一互连线IL1可以设置在第二上绝缘层220中，并且第二互连线IL2可以设置在第四上绝缘层240中。第一互连线IL1可以比第二互连线IL2更靠近第二衬底200。换言之，第一互连线IL1可以是第二子芯片CH2的下层互连线，并且第二互连线IL2可以是第二子芯片CH2的上层互连线。
主体部BP可以设置在第一互连线IL1上。主体部BP的顶表面可以与第二衬底200的第二表面200b基本共面。主体部BP的底表面可以与第一互连线IL1的顶表面接触。
主接触部MC可以从主体部BP的底表面朝第一子芯片CH1延伸。主接触部MC可以穿透插入层300并可以耦接到第一子芯片CH1的互连线IL中的最上互连线。主接触部MC的底表面可以低于辅助接触部AC的底表面。换言之，主接触部MC的底表面与第一衬底100之间的竖直距离可以短于辅助接触部AC的底表面与第一衬底100之间的竖直距离。主接触部MC的底部可以与第一子芯片CH1的互连线IL中的最上互连线直接接触。朝第一子芯片CH1延伸的主接触部MC可以与第一互连线IL1的侧表面和第二互连线IL2的侧表面接触。
第一互连线IL1可以具有第一开口OP1，并且第二互连线IL2可以具有第二开口OP2。第一开口OP1和第二开口OP2可以彼此水平偏移。作为示例，第一开口OP1的中心OP1c可以相对于第二开口OP2的中心OP2c在第一方向D1和第二方向D2中的一个或两个方向上偏移。
辅助接触部AC可以穿过第一开口OP1和第二开口OP2并可以朝第一子芯片CH1竖直延伸。辅助接触部AC在第二方向D2上的宽度可以随距第一子芯片CH1的距离减小而减小。具体地，辅助接触部AC的宽度可以在第二开口OP2中突然减小。例如，辅助接触部AC可以在第一开口OP1中具有第四宽度W4并在第二开口OP2中具有第五宽度W5。第五宽度W5可以小于第四宽度W4。
辅助接触部AC的底部ACb的平面形状可以通过第一开口OP1与第二开口OP2之间的重叠区限定。辅助接触部AC的底部ACb的宽度可以基本上等于或小于第一开口OP1与第二开口OP2之间的重叠区的宽度。
辅助接触部AC可以与第一子芯片CH1的互连线IL中的最上互连线间隔开。辅助接触部AC的底表面可以位于比第一子芯片CH1的互连线IL中的最上互连线的顶表面高的高度上。辅助接触部AC可以不穿透整个插入层300。辅助接触部AC的底表面的高度可以高于插入层300的底表面的高度并可以低于插入层300的顶表面的高度。
辅助接触部AC可以与第一互连线IL1和第二互连线IL2接触。辅助接触部AC可以增加贯通接触部TCT与第二子芯片CH2的互连线IL之间的接触面积。辅助接触部AC的这种面积增加可以导致贯通接触部TCT与第二子芯片CH2的互连线IL之间的电阻减小。此外，辅助接触部AC可以配置为增加贯通接触部TCT与第二子芯片CH2的物理粘附强度。辅助接触部AC可以起到像钉子一样的作用并可以将贯通接触部TCT固定到第二子芯片CH2。
图9至图13是沿图7的线I-I’和II-II’截取的截面图，用以示出根据本发明构思的实施例的制造半导体器件的方法。为了使描述简要起见，先前参考图6至图8所述的元件可以通过相同的附图标记来标识，而不再赘述。
参考图9，可以设置包括第一区RG1和第二区RG2的第一衬底100。可以在第一衬底100中形成器件隔离层ST。器件隔离层ST可以通过使用浅沟槽隔离(STI)工艺来形成。第一区RG1的器件隔离层ST可以限定第一衬底100的第一有源区ACT1。第二区RG2的器件隔离层ST可以限定第一衬底100的第二有源区ACT2。
可以在第一衬底100的上部中形成栅极线GL以与第一有源区ACT1交叉。栅极绝缘图案GI可以形成在每条栅极线GL与第一有源区ACT1之间。栅极线GL和栅极绝缘图案GI的形成可以包括：刻蚀第一有源区ACT1和器件隔离层ST以形成线状沟槽，形成栅极绝缘层以填充每一个沟槽的至少一部分，以及形成导电层以填充每一个沟槽的剩余部分。可以在栅极线GL上形成第一盖帽图案CP1。
可以对第一有源区ACT1执行离子注入工艺以在每一个第一有源区ACT1中形成第一杂质区SD1和一对第二杂质区SD2。可以在第一衬底100上形成第一下绝缘层110。
可以在第一区RG1的第一下绝缘层110中形成位线BL、第一接触部CT1以及着接焊盘LP。每条位线BL可以形成为电连接到第一杂质区SD1。每一个第一接触部CT1可以形成为电连接到第二杂质区SD2。每一个着接焊盘LP可以形成在第一接触部CT1上。
可以在第二区RG2的第一下绝缘层110中形成外围晶体管LT。在一些实施例中，每一个外围晶体管LT的至少一部分可以在位线BL的形成期间形成。
可以在第一区RG1的第一下绝缘层110上形成电容器CAP。电容器CAP的形成可以包括：分别在着接焊盘LP上形成第一电极LEL1，在第一电极LEL1上共形地形成介电层DIL，以及在介电层DIL上形成第二电极LEL2。
参考图10，可以在电容器CAP以及第一下绝缘层110上形成第二至第五下绝缘层120、130、140和150。可以形成第二接触部CT2以穿透第二下绝缘层120并电连接到第二电极LEL2。可以形成至少一个第三接触部CT3以穿透第二下绝缘层120和第一下绝缘层110并电连接到外围晶体管LT。可以在第三至第五下绝缘层130、140和150中形成互连线IL和过孔插塞VI。可以在第五下绝缘层150上形成第一绝缘层350a。
作为参考图9和图10所述的以上工艺的结果，可以制备第一子芯片CH1。
参考图11，可以制备要堆叠在第一子芯片CH1上的第二子芯片CH2。例如，可以在第二衬底200中形成光电转换器件PCD。可以在第二衬底200的第一表面200a上形成读出电路器件RCX。可以在读出电路器件RCX上形成第一至第四上绝缘层210、220、230和240。可以在第一至第四上绝缘层210、220、230和240中形成过孔插塞VI和互连线IL。可以在第四上绝缘层240上形成第二绝缘层350b。
互连线IL的形成可以包括在第二区RG2的第二上绝缘层220中形成第一互连线IL1和在第二区RG2的第四上绝缘层240中形成第二互连线IL2。第一互连线IL1可以形成为具有第一开口OP1。第二互连线IL2可以形成为具有第二开口OP2。在一些实施例中，第一开口OP1可以形成为相对于第二开口OP2在第二方向D2上偏移。
参考图12，可以翻转第二子芯片CH2，然后对第二衬底200的第二表面200b执行平坦化工艺。可以在第一区RG1的第二衬底200的第二表面200b上形成抗反射层205、滤色器CF以及微透镜ML。
参考图13，可以通过堆叠通过上述工艺制备的第一子芯片CH1和第二子芯片CH2来形成半导体器件20。在一些实施例中，半导体器件20可以是图像传感器芯片。第一子芯片CH1的第一绝缘层350a和第二子芯片CH2的第二绝缘层350b可以彼此附接以形成插入层300。第一子芯片CH1和第二子芯片CH2可以通过插入层300彼此物理结合。
可以通过对第二区R62的第二子芯片CH2执行刻蚀工艺来形成贯通接触孔TCH。贯通接触孔TCH可以以类似于参考图1A至图3B所述的方式形成。
贯通接触孔TCH的形成可以包括在第二区R62的第二衬底200上形成光刻胶图案以限定贯通接触孔TCH，然后使用光刻胶图案作为刻蚀掩膜来执行刻蚀工艺以暴露第一子芯片CH1的互连线IL中的最上互连线。在刻蚀工艺期间，可以选择性地刻蚀第二衬底200、第一至第四上绝缘层210、220、230和240以及插入层300。
在刻蚀工艺期间，互连线IL可以不被刻蚀。在刻蚀工艺期间，第一互连线IL1和第二互连线IL2可以用作刻蚀掩模。换言之，第一互连线IL1和第二互连线IL2可以类似于先前参考图1A至图3B所述的第一掩模层ML1和第二掩模层ML2。
贯通接触孔TCH可以包括主接触孔MCH和辅助接触孔ACH。主接触孔MCH可以形成为暴露第一子芯片CH1的互连线IL中的最上互连线的至少一部分。
辅助接触孔ACH可以通过第一互连线IL1的第一开口OP1和第二互连线IL2的第二开口OP2形成。具体地，辅助接触孔ACH可以通过经刻蚀工艺去除填充第一开口OP1的第二上绝缘层220和填充第二开口OP2的第四上绝缘层240来形成。
由于第一开口OP1和第二开口OP2彼此偏移，因此辅助接触孔ACH的底部的平面尺寸可以小于第一开口OP1和第二开口OP2中每一个的平面尺寸。辅助接触孔ACH的底部的宽度可通过第一开口OP1和第二开口OP2减小，并且在这种情况下，辅助接触孔ACH可以刻蚀为相对于第一衬底100和/或第二衬底200的深度浅于或小于主接触孔MCH的深度。因此，辅助接触孔ACH可以不暴露第一子芯片CH1的互连线IL中的最上互连线。
再次参考图7和图8，可以形成贯通接触部TCT以填充贯通接触孔TCH。贯通接触部TCT可以包括填充主接触孔MCH的至少一部分的主接触部MC和/或填充辅助接触孔ACH的至少一部分的辅助接触部AC。第一子芯片CH1和第二子芯片CH2可以通过贯通接触部TCT彼此电连接。
图14是示出了根据本发明构思的一些实施例的半导体器件的一定区域的截面图。为了使描述简要起见，先前参考图6至图8所述的元件可以通过相同的附图标记来标识，而不再赘述。
参考图14，根据本发明构思的一些实施例的半导体器件20可以包括第一子芯片CH1、第二子芯片CH2以及第一子芯片CH1与第二子芯片CH2之间的插入层300。第一子芯片CH1和第二子芯片CH2竖直堆叠，并且插入层300可以将第一子芯片CH1和第二子芯片CH2彼此物理连接。
第一子芯片CH1可以包括第一集成电路IC1，并且第二子芯片CH2可以包括第二集成电路IC2。作为示例，第一子芯片CH1可以是逻辑芯片。第一集成电路IC1可以包括用于处理数据和/或控制信息的逻辑单元，和/或可以包括用于控制逻辑单元的操作的电源电路。第二子芯片CH2可以是存储器芯片，比如DRAM芯片或闪存芯片。第二集成电路IC2可以包括用于存储数据和/或控制信息的存储单元，和/或可以包括用于控制存储单元的操作的电源电路。
第一集成电路IC1可以设置在第一衬底100的第一表面100a上。第一集成电路IC1可以包括多个第一晶体管TR1。第一晶体管TR1可以设置逻辑单元。
第一至第八下绝缘层110-180可以堆叠在第一衬底100的第一表面100a上。至少一个接触部CT可以穿过第一下绝缘层110并可以电连接到第一晶体管TR1。互连线IL和过孔插塞VI可以设置在第二至第八下绝缘层120-180中。
第二集成电路IC2可以设置在第二衬底200的第一表面200a上。第二集成电路IC2可以包括多个第二晶体管TR2。第二晶体管TR2可以设置存储单元。
第一至第八上绝缘层210-280可以堆叠在第二衬底200的第一表面200a上。至少一个接触部CT可以穿过第一上绝缘层210并可以电连接到第二晶体管TR2。互连线IL和过孔插塞VI可以设置在第二至第八上绝缘层220-280中。
第二子芯片CH2的互连线IL可以包括第四上绝缘层240中的第一互连线IL1和第六上绝缘层260中的第二互连线IL2。第一互连线IL1可以具有第一开口OP1，并且第二互连线IL2可以具有第二开口OP2。第一开口OP1和第二开口OP2可以彼此水平偏移。
半导体器件20可以包括至少一个穿透第二子芯片CH2的贯通接触部TCT。贯通接触部TCT的主接触部MC可以将第二子芯片CH2的互连线IL与第一子芯片CH1的互连线IL中的最上互连线电连接。
贯通接触部TCT的辅助接触部AC可以穿过第一互连线IL1的第一开口OP1和第二互连线IL2的第二开口OP2并可以朝第一子芯片CH1竖直延伸。辅助接触部AC的平面尺寸可以由第一开口OP1与第二开口OP2之间的重叠区的平面尺寸限定。
根据本发明构思的一些实施例，半导体器件可以包括在其中堆叠了两个子芯片的半导体芯片。子芯片可以通过半导体芯片的贯通接触部彼此电连接。在根据本发明构思的一些实施例的制造半导体器件的方法中，可以容易地调整贯通接触部的辅助接触部的尺寸。因此，可以减少或防止工艺缺陷，并且可以通过辅助接触部将贯通接触部固定至子芯片。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (25)

1.一种半导体器件，包括：
第一子芯片，包括第一衬底和所述第一衬底上的第一多个互连线；
第二子芯片，包括第二衬底和所述第二衬底上的第二多个互连线，其中所述第二子芯片堆叠在所述第一子芯片上，以及其中所述第一子芯片的所述第一多个互连线和所述第二子芯片的所述第二多个互连线位于所述第一衬底与所述第二衬底之间；以及
贯通接触部，从所述第二衬底朝所述第一子芯片延伸，以将所述第一子芯片和所述第二子芯片彼此电连接，
其中所述第二子芯片的所述第二多个互连线包括具有第一开口的第一互连线和具有第二开口的第二互连线，
其中所述第二开口的中心相对于所述第一开口的中心在平行于所述第一衬底和所述第二衬底的方向上水平偏移，
其中所述贯通接触部包括辅助接触部，所述辅助接触部在所述第一开口和所述第二开口中朝所述第一子芯片延伸，以及
其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述第一子芯片的所述第一多个互连线中的最上互连线的顶表面的高度。
2.根据权利要求1所述的半导体器件，
其中所述辅助接触部在所述第一开口中具有第一宽度，
其中所述辅助接触部在所述第二开口中具有第二宽度，以及
其中所述第二宽度小于所述第一宽度。
3.根据权利要求1所述的半导体器件，
其中所述辅助接触部的底部包括平面形状，以及
其中所述第一开口与所述第二开口之间的重叠区包括所述平面形状。
4.根据权利要求1所述的半导体器件，还包括：
晶体管，位于所述第二衬底的第一表面上，
其中所述第二衬底包括与所述第一表面相对的第二表面，以及
其中所述贯通接触部从所述第二衬底的所述第二表面朝所述第一子芯片竖直延伸。
5.根据权利要求1所述的半导体器件，其中所述贯通接触部还包括电连接到所述第一子芯片的所述最上互连线的主接触部。
6.根据权利要求5所述的半导体器件，其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述主接触部的底表面的高度。
7.根据权利要求5所述的半导体器件，其中所述主接触部与所述第一互连线和所述第二互连线接触。
8.根据权利要求1所述的半导体器件，
其中所述第二子芯片还包括所述第二衬底中的光电转换器件，以及
其中所述第一子芯片还包括所述第一衬底上的存储器晶体管。
9.根据权利要求1所述的半导体器件，
其中所述辅助接触部在所述第一开口中具有第一宽度，
其中所述辅助接触部在所述第二开口中具有比所述第一宽度小的第二宽度，以及
其中所述辅助接触部的所述第二宽度随距所述第一开口的距离增加而减小。
10.根据权利要求1所述的半导体器件，还包括：
插入层，位于所述第一子芯片与所述第二子芯片之间并将所述第一子芯片物理连接到所述第二子芯片，
其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述插入层的底表面的高度并低于所述插入层的顶表面的高度。
11.一种半导体器件，包括：
第一子芯片，包括第一衬底和所述第一衬底上的第一多个互连线；
第二子芯片，包括第二衬底和所述第二衬底上的第二多个互连线，其中所述第二子芯片堆叠在所述第一子芯片上；以及
贯通接触部，穿透所述第二子芯片并将所述第一子芯片和所述第二子芯片彼此电连接，
其中所述第二子芯片的所述第二多个互连线包括具有第一开口的第一互连线和具有第二开口的第二互连线，
其中所述第二开口的中心与所述第一开口的中心水平偏移，
其中所述贯通接触部件包括：
辅助接触部，在所述第一开口和所述第二开口中朝所述第一子芯片延伸；以及
主接触部，电连接到所述第一子芯片的所述第一多个互连线中的最上互连线，以及
其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述主接触部的底表面的高度。
12.根据权利要求11所述的半导体器件，其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述第一子芯片的所述最上互连线的顶表面的高度。
13.根据权利要求11所述的半导体器件，
其中所述辅助接触部在所述第一开口中具有第一宽度，
其中所述辅助接触部在所述第二开口中具有第二宽度，以及
其中所述第二宽度小于所述第一宽度。
14.根据权利要求11所述的半导体器件，还包括：
晶体管，位于所述第二衬底的第一表面上，
其中所述第二衬底包括与所述第一表面相对的第二表面，以及
其中所述贯通接触部从所述第二衬底的所述第二表面朝所述第一子芯片竖直延伸。
15.根据权利要求11所述的半导体器件，其中所述主接触部与所述第一互连线和所述第二互连线接触。
16.一种半导体器件，包括：
第一衬底；
所述第一衬底上的下互连线以及所述下互连线上的上互连线；以及
贯通接触部，从所述上互连线竖直延伸到所述下互连线，以将所述上互连线和所述下互连线彼此电连接，
其中所述上互连线包括具有第一开口的第一互连线以及所述第一互连线上具有第二开口的第二互连线，
其中所述第二开口的中心相对于所述第一开口的中心在平行于所述第一衬底的方向上水平偏移，
其中所述贯通接触部件包括：
辅助接触部，在所述第二开口和所述第一开口中朝所述第一衬底延伸；以及
主接触部，电连接到所述下互连线，以及
其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述主接触部的底表面的高度。
17.根据权利要求16所述的半导体器件，其中相对于所述第一衬底，所述辅助接触部的底表面的高度高于所述下互连线的顶表面的高度。
18.根据权利要求16所述的半导体器件，
其中所述辅助接触部在所述第一开口中具有第一宽度，
其中所述辅助接触部在所述第二开口中具有第二宽度，以及
其中所述第一宽度小于所述第二宽度。
19.根据权利要求16所述的半导体器件，还包括：
所述上互连线上的第二衬底，
其中所述贯通接触部从所述第二衬底穿过所述上互连线延伸到所述下互连线。
20.根据权利要求16所述的半导体器件，
其中所述辅助接触部的底部包括平面形状，以及
其中所述第一开口与所述第二开口之间的重叠区包括所述平面形状。
21.一种制造半导体器件的方法，包括：
形成第一子芯片，其中所述第一子芯片包括第一衬底和所述第一衬底上的第一多个互连线；
形成第二子芯片，其中所述第二子芯片包括第二衬底和所述第二衬底上的第二多个互连线；
将所述第一子芯片和第二子芯片彼此面对地堆叠；
形成贯通接触孔，以穿透所述第二子芯片并暴露所述第一子芯片的所述第一多个互连线中的最上互连线；以及
在所述贯通接触孔中形成贯通接触部，
其中所述形成所述第二子芯片包括：
在所述第二衬底上形成所述第二多个互连线中的第一互连线，以具有第一开口；以及
在所述第一互连线上形成第二互连线，以具有相对于所述第一开口水平偏移的第二开口，
其中所述形成所述贯通接触孔包括形成在所述第一开口和所述第二开口中延伸的辅助接触孔，以及
其中相对于所述第一衬底，所述辅助接触孔的底表面的高度高于所述第一子芯片的所述最上互连线的顶表面的高度。
22.根据权利要求21所述的方法，其中所述形成所述贯通接触孔还包括：
形成主接触孔，以暴露所述第一互连线的第一侧表面、所述第二互连线的第二侧表面以及所述第一子芯片的所述最上互连线，
其中相对于所述第一衬底，所述辅助接触孔的底表面的高度高于所述主接触孔的底表面的高度。
23.根据权利要求21所述的方法，
其中所述辅助接触孔在所述第一开口中具有第一宽度，
其中所述辅助接触孔在所述第二开口中具有第二宽度，以及
其中所述第二宽度小于所述第一宽度。
24.根据权利要求21所述的方法，
其中所述辅助接触孔的底部包括平面形状，以及
其中所述第一开口与所述第二开口之间的重叠区包括所述平面形状。
25.根据权利要求21所述的方法，还包括：
形成插入层，所述插入层位于所述第一子芯片与所述第二子芯片之间，并且将所述第一子芯片物理连接到所述第二子芯片。
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