KR101113145B1 - 표면 형상 센서와 그 제조 방법 - Google Patents

표면 형상 센서와 그 제조 방법 Download PDF

Info

Publication number
KR101113145B1
KR101113145B1 KR1020097019898A KR20097019898A KR101113145B1 KR 101113145 B1 KR101113145 B1 KR 101113145B1 KR 1020097019898 A KR1020097019898 A KR 1020097019898A KR 20097019898 A KR20097019898 A KR 20097019898A KR 101113145 B1 KR101113145 B1 KR 101113145B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
surface shape
shape sensor
detection electrode
Prior art date
Application number
KR1020097019898A
Other languages
English (en)
Other versions
KR20100005044A (ko
Inventor
다카히로 야마가타
고이치 나가이
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20100005044A publication Critical patent/KR20100005044A/ko
Application granted granted Critical
Publication of KR101113145B1 publication Critical patent/KR101113145B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B7/00—Measuring arrangements characterised by the use of electric or magnetic techniques
    • G01B7/28—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring contours or curvatures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B7/00—Measuring arrangements characterised by the use of electric or magnetic techniques
    • G01B7/34—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring roughness or irregularity of surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Pressure Sensors (AREA)

Abstract

본 발명은, 기계적 강도를 유지하면서, 감도 향상을 도모하는 것이 가능한 표면 형상 센서와 그 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 반도체 기판(10)의 상방에 형성된 평탄한 상면을 갖는 층간 절연막(40)과, 층간 절연막(40) 위에 형성된 검출 전극막(42a)과, 검출 전극막(42a) 및 층간 절연막(40) 위에 형성된, 질화실리콘막이 표면에 노출하는 상부 절연막(110)과, 상부 절연막(110) 위에 퇴적되어, 검출 전극막(42a) 위에 창(54a)이 형성된 테트라헤드랄 아모퍼스 카본(ta-C)막으로 이루어지는 보호 절연막(54)을 갖는 것을 특징으로 하는 표면 형상 센서를 제공한다.
표면 형상 센서, 테트라헤드랄 아모퍼스 카본(ta-C)막

Description

표면 형상 센서와 그 제조 방법{SURFACE MORPHOLOGY SENSOR AND METHOD FOR MANUFACTURE THEREOF}
본 발명은, 표면 형상 센서와 그 제조 방법에 관한 것이며, 보다 상세하게는, 인간의 지문이나 동물의 비문(鼻紋) 등의 미세한 요철을 검출하는 정전 용량식의 C-MOS형 표면 형상 센서와 그 제조 방법에 관한 것이다.
근래, 정보화 사회의 진전에 수반하여, 은행 카드나 전자 머니의 부정 사용을 방지하는 시큐리티 기술로서, 개인의 신체적 특징에 따라 본인 확인을 행하는 생체 인증 기술이 실용화되고 있다. 생체 인증 기술에는, 손바닥 정맥이나 성문(聲紋)을 이용하는 것도 있지만, 그 중에서도, 지문을 이용하는 지문 인증 기술은, 지금까지 많은 연구가 이루어져 있다.
예를 들면, 특허문헌 1에서는, 지문에 광을 쬐어, 그 반사광으로부터 광학적으로 지문을 조합하고 있다.
그리고, 특허문헌 2에서는, 지문의 요철에 의해 발생하는 압력차를 압전(壓電) 박막에 의해 독취(讀取)하여, 조합(照合)을 행하고 있다.
또한, 특허문헌 3에서는, 피부와의 접촉에 의해 생기는 감압 시트의 저항 변화 또는 용량 변화에 의거하여 조합을 행하고 있다.
그러나, 이들 기술 중, 광학적인 방법을 사용하는 특허문헌 1의 기술은, 소형화하는 것이 어려운 데다, 범용적으로 사용할 수 없어, 용도가 한정된다는 문제가 있다. 또한, 감압 시트를 사용하는 특허문헌 3의 기술은, 감압 시트의 재료가 특수하며, 또한 감압 시트의 가공도 어려우므로, 실용화가 곤란하다.
이들 문제를 해결하는 기술로서, 특허문헌 4에는, 반도체 기판에 형성되는 용량형의 지문 센서(표면 형상 센서)를 개시하고 있다. 그 지문 센서에서는, 반도체 기판 위에 어래이상으로 형성된 복수의 검출 전극막과 피부가 대향하고, 각각의 검출 전극막과 피부가 각각 커패시터의 전극으로서 기능한다. 그 커패시터에 있어서의 전극끼리의 간격은 지문의 요철에 따라 변화한다. 따라서, 각 검출 전극막을 하나의 화소로서 기능시키고, 각 커패시터의 정전 용량을 센싱하여 가시화함으로써 지문의 이미지가 얻어진다. 이 방식의 지문 센서는, 광학적인 방식과 비교하여 특수한 인터페이스가 불필요하며, 또한 소형화가 가능하다.
또, 이밖에도, 본 발명에 관련한 기술이 하기의 특허문헌 5～19에도 개시되어 있다.
특허문헌 1 : 일본 특개소61-221883호 공보
특허문헌 2 : 일본 특개평5-61965호 공보
특허문헌 3 : 일본 특개평7-168930호 공보
특허문헌 4 : 일본 특개2003-269907호 공보
특허문헌 5 : 일본 특표2000-512053호 공보
특허문헌 6 : 일본 특개2004-218087호 공보
특허문헌 7 : 일본 특표2002-544380호 공보
특허문헌 8 : 일본 특개2004-256837호 공보
특허문헌 9 : 일본 특개2003-58872호 공보
특허문헌 10 : 일본 특허제3624843호 명세서
특허문헌 11 : 일본 특표2001-506319호 공보
특허문헌 12 : 미국 특허제6261693호 명세서
특허문헌 13 : 미국 특허제5858477호 명세서
특허문헌 14 : 미국 특허제6143142호 명세서
특허문헌 15 : 일본 특개2002-294470호 공보
특허문헌 16 : 일본 특개2002-194123호 공보
특허문헌 17 : 일본 특허제3658342호 명세서
특허문헌 18 : 일본 특개2003-301257호 공보
특허문헌 19 : 일본 특표2003-534223호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
본 발명의 목적은, 기계적 강도를 유지하면서, 감도 향상을 도모하는 것이 가능한 표면 형상 센서와 그 제조 방법을 제공하는 것에 있다.
[과제를 해결하기 위한 수단]
본 발명의 1관점에 의하면, 반도체 기판의 상방에 형성된 평탄한 상면을 갖는 층간 절연막과, 상기 층간 절연막 위에 형성된 검출 전극막과, 상기 검출 전극 막 및 상기 층간 절연막 위에 형성된, 질화실리콘막이 표면에 노출하는 상부 절연막과, 상기 상부 절연막 위에 형성되고, 상기 검출 전극막 위에 창이 형성된 테트라헤드랄 아모퍼스 카본(ta-C)막으로 이루어지는 보호 절연막을 갖는 것을 특징으로 하는 표면 형상 센서가 제공된다.
본 발명에서는, 검출 전극막을 덮는 상부 절연막 위에 퇴적되는 보호 절연막으로서, 테트라헤드랄 아모퍼스 카본(ta-C)막을 사용하고 있다. 종래, 보호 절연막으로서 사용된 폴리이미드막에 비해, 테트라헤드랄 아모퍼스 카본(ta-C)막은 강고하고 기계적 강도가 충분한 재료이며, 기계적인 강도를 유지하면서 대폭 얇게 할 수 있다.
그런데, 보호 절연막에 손가락(피검체)이 닿음으로써, 손가락과 검출 전극막 사이에 커패시터가 형성된다. 그 커패시터의 정전 용량은, 손가락의 표면의 요철(지문)에 따라 변화하므로, 이 정전 용량의 차이를 검출 전극막에서 독취함으로써, 지문의 화상이 얻어진다. 이 경우, 손가락과 검출 전극막의 간격은, 상부 절연막과 보호 절연막에 의해 규제되어 있어, 이들 막의 두께가 얇을수록 간격이 좁아져 커패시터의 정전 용량은 커진다. 지문의 검출 감도는, 커패시터의 정전 용량이 큰 쪽이 높아지므로, 지문의 검출 감도가 향상한다.
본 발명에서는, 상기와 같이, 기계적인 강도를 유지하면서 보호 절연막을 대폭 얇게 할 수 있기 때문에, 검출 전극막과, 그 위에 얹히는 손가락을 대폭 근접시킬 수 있다. 이에 의해, 커패시터의 정전 용량을 크게 할 수 있기 때문에, 지문의 검출 감도의 향상을 도모할 수 있다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판의 상방에 층간 절연막을 형성하는 공정과,
상기 층간 절연막 위에 검출 전극막을 형성하는 공정과, 상기 검출 전극막 및 층간 절연막 위에, 질화실리콘막이 표면에 노출하는 상부 절연막을 형성하는 공정과, 상기 검출 전극막 위에 창을 구비한 테트라헤드랄 아모퍼스 카본(ta-C)막으로 이루어지는 보호 절연막을 상기 상부 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 표면 형상 센서의 제조 방법이 제공된다.
본 발명에서는, 검출 전극막을 덮는 상부 절연막 위에, 보호 절연막으로서 테트라헤드랄 아모퍼스 카본(ta-C)막을 형성하고 있다.
테트라헤드랄 아모퍼스 카본(ta-C)막은, 종래, 보호 절연막으로서 사용된 폴리이미드막에 비해, 강고하고 기계적 강도가 충분한 재료이며, 기계적인 강도를 유지하면서 대폭 얇게 할 수 있다. 이에 의해, 커패시터의 정전 용량을 크게 할 수 있기 때문에, 지문의 검출 감도의 향상을 도모할 수 있다.
[발명의 효과]
본 발명에 의하면, 기계적인 강도를 유지하면서, 지문의 검출 감도의 향상을 도모할 수 있는 표면 형상 센서 및 그 제조 방법을 제공할 수 있다.
도 1(a), (b)는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 2(a), (b)는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제 조 공정을 나타내는 단면도(그 2).
도 3(a), (b)는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
도 4는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 4).
도 5는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 5).
도 6은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 6).
도 7은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 7).
도 8은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 도중의 단면도(그 8).
도 9는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 9).
도 10은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 10).
도 11은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 11).
도 12는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정 을 나타내는 단면도(그 12).
도 13은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 13).
도 14는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 14).
도 15는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 15).
도 16은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 16).
도 17은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 17).
도 18은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 18).
도 19는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 19).
도 20은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 20).
도 21은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 21).
도 22는, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 동작을 설 명하는 단면도.
도 23은, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 동작을 설명하는 등가 회로도 .
도 24, 본 발명에 이르는 경과의 형태에 따른 표면 형상 센서의 단면도.
도 25는, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 26은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 2).
도 27은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
도 28은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 4).
도 29는, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 5).
도 30은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 6).
도 31은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 7).
도 32는, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 8).
도 33은, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 9).
도 34(a)는, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 평면 구성을 나타내는 평면도이며, 동일 도면 (b)는, 동일하게 센서부 및 ESD부의 확대 평면도.
도 35는, 본 발명의 제1 실시 형태에 따른 표면 형상 센서의 다른 평면 구성을 나타내는 평면도.
도 36은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 37은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 2).
도 38은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
도 39는, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 4).
도 40은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 5).
도 41은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 6).
도 42는, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 7).
도 43은, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 8).
도 44는, 본 발명의 제2 실시 형태에 따른 표면 형상 센서의 다른 구성을 나타내는 단면도.
도 45는, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 46은, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 2).
도 47은, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
도 48은, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 4).
도 49는, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 5).
도 50은, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 6).
도 51은, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 7).
도 52는, 본 발명의 제3 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 8).
도 53은, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 54는, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 2).
도 55는, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
도 56은, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 4).
도 57은, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 5).
도 58은, 본 발명의 제4 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 6).
도 59는, 본 발명의 제5 실시 형태에 따른 표면 형상 센서의 구성을 나타내는 단면도.
도 60은, 본 발명의 제6 실시 형태에 따른 표면 형상 센서의 구성을 나타내는 단면도.
도 61은, 본 발명의 제7 실시 형태에 따른 표면 형상 센서의 구성을 나타내는 단면도.
도 62는, 본 발명의 제8 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 1).
도 63은, 본 발명의 제8 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 2).
도 64는, 본 발명의 제8 실시 형태에 따른 표면 형상 센서의 제조 공정을 나타내는 단면도(그 3).
[발명을 실시하기 위한 최량의 형태]
이하에, 본 발명의 실시 형태에 따른 용량형의 표면 형상 센서에 대해, 첨부 도면을 참조하면서 상세하게 설명한다.
(발명에 이른 경과)
우선 먼저, 이 발명에 이른 경과에 대해 설명한다.
도 21은, 이 발명 전의 정전 용량식의 C-MOS형 표면 형상 센서의 1센서 영역(I)과 1패드 영역(Ⅱ)을 나타내는 단면도이다.
그 표면 형상 센서는, 도 21에 나타내는 바와 같이, 하층으로부터 상층으로 순서대로, 트랜지스터층부(101)와, 배선층부(102)와, 지문 센서층부(103)로 층구성되어 있다.
트랜지스터층부(101)는, 반도체 기판(1)에 형성된 SRAM 등을 구성하는 MOS트랜지스터(TR1 내지 TR3)와, 그들을 덮는 표면이 평탄화된 제1 층간 절연막(23)과, 제1 층간 절연막(23)에 매입(埋入)되고, MOS트랜지스터(TR1 내지 TR3)의 소스/드레인 영역(19a～19c)과 상층의 1층째 배선(26a)을 접속하는 플러그(25a～25c) 및 반도체 기판(10)과 상층의 1층째 배선(26a)을 접속하는 플러그(25d)에 의해 구성되어 있다.
배선층부(102)는, 제1 층간 절연막(23) 위의 복수의 1층째 배선(26a)과, 1층째 배선(26a)을 덮는 표면이 평탄한 제2 층간 절연막(30)과, 제2 층간 절연막(30)에 매입되고 1층째 배선(26a)과 상층의 2층째 배선(35a)을 접속하는 플러그(34)와, 제2 층간 절연막(30) 위의 복수의 2층째 배선(35a) 및 본딩 패드(35b)와, 2층째 배선(35a) 및 본딩 패드(35b)를 덮는 표면이 평탄한 제3 층간 절연막(40)으로 구성되어 있다.
지문 센서층부(103)는, 제3 층간 절연막(40) 위의 검출 전극막(42a) 및 접지 전극막(정전기 방전 전극)(42b)과, 검출 전극막(42a) 및 접지 전극막(42b)을 덮는 커버 절연막(46) 및 수분 배리어 절연막(47)과, 수분 배리어 절연막(47) 위에 형성되고, 센서부, ESD부(정전기 방전부) 및 패드부를 제외하고, 보호부를 덮는 보호 절연막(49)으로 구성되어 있다. 보호 절연막(49)으로서 폴리이미드막이 사용되고 있다.
하나의 센서 영역(I)은, 센서부와, ESD(Electro Static Discharge)부와, 보호부로 구성되고, 손가락이 당접(當接)되어 지문이 인식되는 영역이다. 센서부는, 보호 절연막(49)에 형성된 제1 창(센서창)(49a) 내의 영역에서 검출 전극막(42a)이 커버 절연막(46) 및 수분 배리어 절연막(47)에 피복되어 이루어진다. ESD부는, 동일한 제1 창(49a) 내에서, 센서부에 인접하여 커버 절연막(46) 및 수분 배리어 절연막(47)에 형성된 ESD홀(제1 홀)(47a) 내에 접지 전극막(42b)이 노출하여 이루어진다. 장치의 정전 파괴를 막기 위해서, 접지 전극막(42b)을 거쳐 인체에 축적하 고 있는 전하를 반도체 기판(10)으로 보낸다. 보호부는, 센서부에 인접하는 커버 절연막(46) 및 수분 배리어 절연막(47) 위에 보호 절연막(49)이 마련되어 이루어지고, 보호 절연막(49)에 의해 손가락 그 밖의 접촉에 의한 기계적 충격으로부터 장치의 내부를 보호한다.
하나의 패드 영역(Ⅱ)은, 제3 층간 절연막(40), 커버 절연막(46) 및 수분 배리어 절연막(47)에 형성된 전극 인출창(제2 홀)(47b) 내에 본딩 패드(35b)가 노출하여 이루어지고, 본딩 패드(35b)에는 센서 칩을 팩키지에 탑재할 때에 본딩 와이어가 접합된다.
다음으로, 상기 정전 용량식의 C-MOS형 표면 형상 센서의 제조 방법에 대해 설명한다.
도 1～도 21은, 상기한 표면 형상 센서의 제조 도중의 단면도이다. 이하에서는, 센서 영역(I)과, 패드 영역(Ⅱ)을 이들 도면에 병기한다.
최초, 도 1(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(10)의 표면을 열산화함으로써 소자 분리 절연막(11)을 형성하고, 이 소자 분리 절연막(11)으로 트랜지스터의 활성 영역을 획정(劃定)한다. 실리콘 기판(10)의 표면으로부터 소자 분리 절연막(11)의 상면까지의 높이는 약 100nm이다. 이와 같은 소자 분리 구조는 LOCOS(Local Oxidation of Silicon)라고 불리지만, 이것 대신에 STI(Shallow Trench Isolation)를 채용해도 좋다.
이어서, 실리콘 기판(10)의 활성 영역에 p형 불순물, 예를 들면 붕소(B)를 도입하여 제1, 제2 p웰(12, 13)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(14)이 되는 열산화막을 약 6～7nm의 두께로 형성한다.
계속해서, 실리콘 기판(10)의 상측 전면(全面)에, 두께 약 50nm의 비결정질 실리콘막과 두께 약 150nm의 텅스텐실리사이드막을 순서대로 형성한다. 또, 비결정질 실리콘막 대신에 다결정 실리콘막을 형성해도 좋다. 그 후에, 포토리소그래피에 의해 이들 막을 패터닝하여, 실리콘 기판(10) 위에 게이트 전극(15)을 형성함과 함께, 소자 분리 절연막(11) 위에 배선(16)을 형성한다.
또한, 게이트 전극(15)을 마스크로 하는 이온 주입에 의해, 게이트 전극(15)의 횡의 실리콘 기판(10)에 n형 불순물로서 인을 도입하여, 제1～제3 소스/드레인 익스텐션(17a～17c)을 형성한다.
그 후에, 실리콘 기판(10)의 상측 전면에 절연막을 형성하고, 그 절연막을 에칭백하여 게이트 전극(15)과 배선(16)의 옆에 절연성 스페이서(18)로서 남긴다. 그 절연막으로서, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 산화실리콘막을 형성한다.
계속해서, 이 절연성 스페이서(18)와 게이트 전극(15)을 마스크로 하여, 실리콘 기판(10)에 비소 등의 n형 불순물을 다시 이온 주입함으로써, 게이트 전극(15)의 측방의 실리콘 기판(10)에 제1～제3 소스/드레인 영역(19a～19c)을 형성한다.
또한, 실리콘 기판(10)의 상측 전면에, 스퍼터법에 의해 코발트막 등의 고 (高)융점 금속막을 형성한다. 그리고, 그 고융점 금속막을 가열시켜 실리콘과 반응시킴으로써, 제1～제3 소스/드레인 영역(19a～19c)에 있어서의 실리콘 기판(10) 위에 코발트실리사이드층 등의 고융점 실리사이드층(20)을 형성하여, 각 소스/드레인 영역(19a～19c)을 저(低)저항화한다.
또, 이와 같은 고융점 금속실리사이드층은, 소자 분리 절연막(11)이 형성되어 있지 않은 부분의 실리콘 기판(10)의 표층에도 형성된다.
그 후에, 소자 분리 절연막(11) 위 등에서 미반응으로 되어 있는 고융점 금속층을 웨트 에칭하여 제거한다.
여기까지의 공정에 의해, 실리콘 기판(10)의 활성 영역에는, 게이트 절연막(14), 게이트 전극(15), 및 제1～제3 소스/드레인 영역(19a～19c) 등에 의해 구성되는 제1～제3 MOS트랜지스터(TR1～TR3)가 형성된다.
다음으로, 도 1(b)에 나타내는 바와 같이, 실리콘 기판(10)의 상측 전면에, 플라스마CVD법에 의해 산화질화실리콘(SiON)막을 두께 약 200nm로 형성하고, 이 산화질화실리콘막을 커버 절연막(21)이라 한다.
계속해서, TEOS(tetraethoxysilane) 가스를 사용하는 플라스마CVD법에 의해, 제1 절연막(22)으로서 커버 절연막(21) 위에 산화실리콘막을 두께 약 1000nm로 형성한다. 그 후, CMP(Chemical Mechanical Polishing)법에 의해 제1 절연막(22)을 200nm 정도 연마함으로써, 제1 절연막(22)의 상면을 평탄화한다.
본 제조 방법에서는, 이와 같이 하여 형성된 커버 절연막(21)과 제1 절연 막(22)에 의해 제1 층간 절연막(23)이 구성된다.
계속해서, 도 2(a)에 나타내는 바와 같이, 제1 층간 절연막(23) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 창(24a～24e)을 구비한 제1 레지스트 패턴(24)을 형성한다.
그리고, 이 제1 레지스트 패턴(24)을 마스크로 하여 제1 층간 절연막(23)을 드라이 에칭함으로써, 도시한 바와 같은 제1～제5 콘택트홀(23a～23e)을 형성한다. 이 후에, 제1 레지스트 패턴(24)은 제거된다.
다음으로, 도 2(b)에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1～제5 콘택트홀(23a～23e)의 내면과 제1 층간 절연막(23)의 상면에, 스퍼터법에 의해 글루막으로서 두께 약 20nm의 티탄(Ti)막과 두께 약 50nm의 질화티탄(TiN)막을 이 순서대로 형성한다.
이어서, 이 글루막 위에 CVD법에 의해 텅스텐(W)막을 형성하고, 이 텅스텐막으로 제1～제5 콘택트홀(23a～23e)을 완전히 매입한다.
그리고, 제1 층간 절연막(23) 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마하여, 이들 막을 제1～제5 콘택트홀(23a～23e) 중에 제1～제5 도전성 플러그(25a～25e)로서 남긴다.
계속해서, 도 3(a)에 나타내는 바와 같이, 각 제1～제5 도전성 플러그(25a～25e)와 제1 층간 절연막(23)의 각각의 상면에 제1 금속 적층막(26)을 형성한다. 그 금속 적층막(26)은, 스퍼터법에 의해 형성되어, 아래로부터 순서대로 두께 약 500nm의 구리 함유 알루미늄막, 두께 약 5nm의 티탄막, 및 두께 약 150nm의 질화티탄막을 형성하여 이루어진다.
이 후에, 제1 금속 적층막(26) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제2 레지스트 패턴(27)을 형성한다.
이어서, 도 3(b)에 나타내는 바와 같이, 제2 레지스트 패턴(27)을 마스크로 하여 제1 금속 적층막(26)을 드라이 에칭함으로써 1층째 배선(26a)을 형성한다. 이 에칭을 종료 후, 제2 레지스트 패턴(27)은 제거된다.
다음으로, 도 4에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, TEOS 가스를 사용하는 플라스마CVD법에 의해, 실리콘 기판(10)의 상측 전면에 산화실리콘막을 두께 약 2200nm 정도로 형성하고, 이 산화실리콘막을 제2 절연막(28)이라 한다.
특별히 도시는 하지 않지만, TEOS 가스를 사용하여 형성된 제2 절연막(28)은, 인접하는 1층째 배선(26a)의 사이에 「공동」이 형성되기 쉽다. 그 「공동」이 형성된 채로이면, 「공동」의 내부에 수분이나 불순물이 잔류하여, 배선(26a)에 스트레스 마이그레이션이 발생하기 쉬워진다.
그래서, 이 제2 절연막(28)을 형성한 후에, 제2 절연막(28)의 상면을 CMP법에 의해 연마하여, 제2 절연막(28)의 표면에 「공동」을 표출시킨다. 이 CMP의 연마량은, 전형적으로는 약 1000nm 정도이다.
그 후, 다시 TEOS 가스를 사용하는 플라스마CVD법에 의해, 제2 절연막(28)의 상면에 제1 캡 절연막(29)으로서 산화실리콘막을 형성하고, 이 캡 절연막(29)으로 「공동」을 완전히 메운다.
제1 캡 절연막(29)은, 그 아래의 제2 절연막(28)과 함께 제2 층간 절연막(하지 절연막)(30)을 구성한다.
계속해서, 도 5에 나타내는 바와 같이, 제2 층간 절연막(30) 위에 제3 레지스트 패턴(32)을 형성한다. 그리고, 제3 레지스트 패턴(32)의 창(32a)을 통해 제2 층간 절연막(30)을 드라이 에칭함으로써, 1층째 배선(26a)에 이르는 깊이의 제1 홀(30a)을 형성한다.
이 후에, 제3 레지스트 패턴(32)은 제거된다.
다음으로, 도 6에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1 홀(30a)의 내면과 제2 층간 절연막(30)의 상면에, 스퍼터법에 의해 글루막으로서 두께 약 50nm의 질화티탄막을 형성한다.
이어서, 이 글루막 위에 CVD법에 의해 텅스텐막을 두께 약 700nm로 형성하고, 이 텅스텐막으로 제1 홀(30a)을 완전히 매입한다.
그리고, 제2 층간 절연막(30) 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마하여, 이들 막을 제1 홀(30a) 중에 제6 도전성 플러그(34)로서 남긴다.
계속해서, 도 7에 나타내는 바와 같이, 제2 층간 절연막(30)과 제6 도전성 플러그(34)의 각각 위에, 스퍼터법에 의해 구리 함유 알루미늄막과 질화티탄막을 이 순서대로 형성하고, 이들 막을 제2 금속 적층막(35)이라 한다. 또, 이 제2 금 속 적층막(35)의 막두께는 한정되지 않지만, 구리 함유 알루미늄막의 두께는 약 500nm이며, 질화티탄막의 두께는 약 120nm이다.
그 후에, 제2 금속 적층막(35) 위에 제4 레지스트 패턴(36)을 형성한다.
이어서, 도 8에 나타내는 바와 같이, 제4 레지스트 패턴(36)을 마스크로 하여 제2 금속 적층막(35)을 드라이 에칭하여, 에칭되지 않고 잔존한 제2 금속 적층막(35)을 2층째 배선(35a) 및 본딩 패드(35b)라 한다.
이 후에, 제4 레지스트 패턴(36)은 제거된다.
다음으로, 도 9에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 2층째 배선(35a) 및 본딩 패드(35b)와 제2 층간 절연막(30) 위에, TEOS 가스를 사용하는 플라스마CVD법에 의해 산화실리콘막을 두께 약 400nm로 형성하고, 이 산화실리콘막을 커버 절연막(37)이라 한다.
이 커버 절연막(37)에는, 2층째 배선(35a)을 반영하여 표면에 요철이 형성된다. 그래서, 다음의 공정에서는, 이 요철을 매입하기 위해서, 커버 절연막(37) 위에 제3 절연막(38)으로서 산화실리콘막을 형성한다.
본 실시 형태에서는, 그 제3 절연막(38)의 형성 방법으로서 매입성이 뛰어난 SOG(Spin On Glass)를 채용하고, 커버 절연막(37)의 평탄면상에서의 제3 절연막(38)의 두께를 약 500nm로 한다.
그 후, 이 제3 절연막(38) 위에, TEOS 가스를 사용하는 플라스마CVD법을 이용하여, 희생 절연막(39)으로서 두께 약 2000nm의 산화실리콘막을 형성한다.
이와 같이 형성된 절연막(37～39)에 의해 제3 층간 절연막(40)이 구성된다.
상기와 같이 매입성이 좋은 SOG에 의해 제3 절연막(38)을 형성해도, 2층째 배선(35a)을 반영한 약간의 요철이 제3 층간 절연막(40)의 표면에 남는다.
그래서, 다음으로, 도 10에 나타내는 바와 같이, 희생 절연막(39)의 상면을 CMP법에 의해 연마하여 평탄화한다. 이 CMP법에 있어서의 연마량은, 전형적으로는 약 1000nm이다.
이어서, 도 11에 나타내는 바와 같이, 각 절연막(37～39)의 성막시나 도 10의 CMP시에 제3 층간 절연막(40) 중에 취입(取入)된 수분을 제거하기 위해서, 질소 함유 분위기 중, 예를 들면 N2O 플라스마 분위기 중에서 제3 층간 절연막(40)을 어닐링하여 탈수함과 함께, 그 표면을 질화하여 수분의 재흡착을 방지한다.
그 N2O 플라스마 어닐링의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는, CVD 장치를 어닐링 장치로서 대용하고, 기판 온도를 350℃, 처리 시간을 2분～4분으로서 이 N2O 플라스마 어닐링을 행한다. 또, 이 CVD 장치에는, 주파수가 13.56MHz이고 파워가 500W의 고주파 전력이 플라스마화용의 전력으로서 인가된다.
이 N2O 플라스마 어닐링은, 막 중에 많은 수분이 함유될 수 있는 SOG에 의해 제3 절연막(38)을 형성하는 경우에 특히 유효하다.
다음으로, 도 12에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제3 층간 절연막(40) 위에 제5 레지스트 패턴(41)을 형성한다.
이어서, 이 제5 레지스트 패턴(41)의 창(41a, 41b)을 통해 제3 층간 절연막(40)을 드라이 에칭함으로써, 2층째 배선(35a) 위의 절연막에 제2, 제3 홀(40a, 40b)을 형성한다.
이 후에, 제5 레지스트 패턴(41)은 제거된다.
계속해서, 도 13에 나타내는 바와 같이, N2 분위기에서 제3 층간 절연막(40)을 어닐링함으로써, 제3 층간 절연막(40)에도 함유되는 수분을 각 홀(40a, 40b)로부터 외부로 방출시킨다.
이 N2 어닐링은, 기판 온도가 350℃의 조건에서, N2 유량을 20리터/분, 처리 시간을 30분으로 하여 행해진다.
다음으로, 도 14에 나타내는 바와 같이, 제3 층간 절연막(40)의 상면과 제2, 제3 홀(40a, 40b)의 내면에, 도전막(42)으로서 질화티탄막을 스퍼터법에 의해 두께 약 200nm로 형성한다.
도전막(42)은, 질화티탄막에 한정되지 않고, 티탄막이나 질화티탄알루미늄막이어도 좋다. 후술하는 바와 같이, 도전막(42)은, 손가락이 근접하는 검출 전극막이 되는 것이며, 상기와 같이 티탄을 함유하는 재료로 도전막(42)을 구성함으로써, 검출 전극막의 내부식성이 높아진다.
또한, Au, Ag, Pt, Pd, Rh, Ir, Ru, 및 Os 등의 귀금속으로 도전막(42)을 구성해도, 내부식성이 높은 검출 전극막이 얻어진다.
여기서, 도전막(42)을 형성하기 전에, 도 13의 공정에서 제3 층간 절연 막(40)의 수분을 홀(40a, 40b)로부터 충분히 보내두었으므로, 도전막(42)의 형성시에 홀(40a, 40b)로부터 나오는 탈(脫)가스가 저감되어, 홀(40a, 40b) 내에 있어서 도전막(42)이 미형성이 되는 것을 방지할 수 있다.
또, 도 13의 어닐링 공정으로부터 장시간 경과한 후에 도전막(42)을 형성한 것에서는, 홀(40a, 40b)에 수분이 흡수되어 버려, 이들 홀(40a, 40b)에 있어서 도전막(42)이 미형성이 될 우려가 있다. 따라서, 상기 어닐링 공정을 행하고 나서 1시간 이내에 도전막(42)을 형성하는 것이 바람직하다.
또한, 도 11의 공정에서도 제3 층간 절연막(40)을 탈수했으므로, 도전막(42)의 형성시에 제3 층간 절연막(40)에 열이 가해져도, 제3 층간 절연막(40) 내의 2층째 배선(35a)이 증소(蒸燒)가 되는 것을 막을 수 있다.
다음으로, 도 15에 나타내는 바와 같이, 도전막(42) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제6 레지스트 패턴(43)을 형성한다.
계속해서, 도 16에 나타내는 바와 같이, 제6 레지스트 패턴(43)을 마스크로 하여 도전막(42)을 드라이 에칭함으로써, 제2, 제3 홀(40a, 40b)의 내부와 그 주변에만 도전막(42)을 검출 전극막(42a) 및 접지 전극막(42b)으로서 남긴다.
각 전극막(42a, 42b)은 서로 독립하고 있고, 각각 제2, 제3 홀(40a, 40b)을 거쳐 2층째 배선(35a)과 전기적으로 접속된다. 또, 접지 전극막(42b)은, 하층의 플러그(34, 25d) 및 1층째 배선(26a)을 거쳐 접지 전위로 유지되는 실리콘 기판(10)과 전기적으로 접속된다.
이 후에, 제6 레지스트 패턴(43)은 제거된다. 도 17은, 제6 레지스트 패 턴(43)이 제거된 후의 상태를 나타낸다.
이어서, 도 18에 나타내는 바와 같이, 실리콘 기판(10)의 상측 전면에, 패드 영역(Ⅱ)에 창(45a)을 갖는 제7 레지스트 패턴(45)을 형성한다.
그리고, 이 제7 레지스트 패턴(45)의 창(45a)을 통해 제3 층간 절연막(40)을 에칭함으로써, 본딩 패드(35b) 위에 홀(40c)을 형성한다.
이어서, 본딩 패드(35b)의 표면의 질화티탄막을 에칭에 의해 제거한다. 이에 의해, 홀(40c) 내에는 본딩 패드(35b)의 구리 함유 알루미늄막이 표출한다.
이 에칭을 종료한 후에, 제7 레지스트 패턴(45)은 제거된다.
계속해서, 도 19에 나타내는 바와 같이, 제3 층간 절연막(40)과 전극막(42a, 42b)의 각각 위에 산화실리콘막을 두께 약 100nm로 형성하고, 이 산화실리콘막을 커버 절연막(46)이라 한다. 이 커버 절연막(46)은, 예를 들면, TEOS 가스를 사용하는 플라스마CVD법에 의해 형성된다.
다음으로, 커버 절연막(46) 위에, 수분 배리어 절연막(47)으로서 플라스마CVD법에 의해 질화실리콘막을 두께 약 700nm로 형성한다. 이 수분 배리어 절연막(47)은, 예를 들면, TEOS 가스를 사용하는 플라스마CVD법에 의해 형성된다. 커버 절연막(46)과 수분 배리어 절연막(47)이 상부 절연막을 구성한다.
이 경우, 비교적 스트레스가 큰 질화실리콘막을 수분 배리어 절연막(47)으로서 형성해도, 산화실리콘막으로 이루어지는 커버 절연막(46)이 스트레스를 완화하도록 기능하므로, 수분 배리어 절연막(47)에 기인한 막벗겨짐은 방지된다.
다음으로, 도 20에 나타내는 바와 같이, 수분 배리어 절연막(47) 위에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제8 레지스트 패턴(48)을 형성한다.
그리고, 이 제8 레지스트 패턴(48)의 창(48a, 48b)을 통해 수분 배리어 절연막(47)과 커버 절연막(46)을 드라이 에칭한다.
이에 의해, 접지 전극막(42b) 위의 커버 절연막(46) 및 수분 배리어 절연막(47)에 ESD홀(제1 홀)(47a)이 형성되고, 이 ESD홀(47a)로부터 접지 전극(42b)이 노출한다.
또한, 패드 영역(Ⅱ)에서는, 홀(40c) 내에 본딩 패드(35b)가 노출하는 전극 인출창(제2 홀)(47b)이 형성된다.
그리고, 제8 레지스트 패턴(48)을 제거한 후에, N2 분위기 중에서 기판 온도를 430℃로 하는 조건에서 탈수 처리를 30분간 행한다.
다음으로, 도 21에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 수분 배리어 절연막(47) 위에 비감광성 폴리이미드로 이루어지는 도포막을 두께 약 1200nm로 도포한 후, 그 도포막을 베이킹한다.
이어서, 도포막 위에 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 하면서, 폴리이미드용의 에칭액으로 도포막을 에칭함으로써, 제1 창(센서창)(49a), 제2 창(49b)을 구비한 최상층의 보호 절연막(49)을 형성한다. 그 보호 절연막(49)은, 그 하층의 회로를 물리적인 충격으로부터 보호하는 완충재로서 기능하는 것이다.
또한, 린스액으로 레지스트 패턴을 제거한 후, 기판 온도 350℃, N2 유량 18리터/분의 조건에서 보호 절연막(49)을 큐어(cure)하여 경화한다.
또, 큐어시에 보호 절연막(49)의 표면에 불순물이 부착하는 경우가 있으므로, 이 불순물을 제거하는 목적에서, 플라스마 애슁(ashing)에 의해 보호 절연막(49)의 상면을 200nm 정도 깎는다. 이와 같은 플라스마 애슁을 행함으로써, 보호 절연막(49)의 최종적인 두께는 약 800nm 내지 1000nm이 된다.
보호 절연막(49)의 두께가 800nm에 못 미치면 막강도가 떨어지고, 완충재로서의 효과도 저하하므로, 보호 절연막(49)의 두께는 최저로도 800nm 필요하다.
여기서, 비감광성 폴리이미드 대신에 감광성 폴리이미드로 보호 절연막(49)을 구성하는 것도 생각된다. 그러나, 감광성 폴리이미드는, 감광제나 가교제가 함유되기 때문에, 비감광성 폴리이미드보다도 부드러워, 손가락이 직접 닿는 보호 절연막(49)으로서 채용하면 흠집이 생기기 쉽다는 문제가 있다.
이것에 대해, 본 실시 형태와 같이 비감광성 폴리이미드로 보호 절연막(49)을 구성하면, 감광성 폴리이미드를 사용하는 경우보다도 보호 절연막(49)의 경도를 높게 할 수 있으므로, 디바이스를 보호하는데 필요한 경도를 유지하면서, 보호 절연막(49)의 두께를 극한까지 얇게 할 수 있다.
이상에 의해, 본 실시 형태에 따른 표면 형상 센서의 기본 구조가 완성한다.
다음으로, 도 22 및 도 23을 참조하여 표면 형상 센서의 동작에 대해 설명한다.
이 표면 형상 센서에서는, 도 22에 나타내는 바와 같이, 보호 절연막(49)에 손가락(피검체)(F)이 닿음으로써, 손가락(F)과 검출 전극막(42a) 사이에 커패시터(C)가 형성된다. 도 23에 그 등가 회로를 나타낸다. 그 등가 회로에 의하면, 이 표면 형상 센서는, 도 22에 나타낸 제1～제3 MOS트랜지스터(TR1～TR3) 이외에, 또한 제4 MOS트랜지스터(TR4)를 갖는다. 그리고, 각 트랜지스터(TR1～TR4)에는, 행 구동선(111), 열(列) 센스선(112), 전원선(113), 리셋선(114), 챠지 제어선(115), 및 챠지용 전류원(Ic)이 도시한 바와 같이 접속되어, 이른바 전류 챠지법에 의해 표면 형상 센서가 구동한다.
도 22에 나타내는 바와 같이, 그 커패시터(C)의 정전 용량은, 손가락(F)의 표면의 요철(지문)에 따라 변화하므로, 이 정전 용량의 차이를 검출 전극막(42a)에서 독취함으로써, 지문의 화상이 얻어진다. 또한, 손가락(F)에 대전하여 있는 정전기는, 접지 전극(42b)로부터 실리콘 기판(10)으로 보내져, 실리콘 기판(10)에 형성되어 있는 회로가 정전기에 의해 파괴되는 것이 방지된다.
손가락(F)과 검출 전극막(42a)의 간격(De)은, 커버 절연막(46), 수분 배리어 절연막(47)과 보호 절연막(49)에 의해 규제되어 있어, 이들 막의 두께가 얇을수록 간격(De)이 좁아져 커패시터(C)의 정전 용량은 커진다. 지문의 검출 감도는, 커패시터(C)의 정전 용량이 큰 쪽이 높아지므로, 커버 절연막(46), 수분 배리어 절연막(47), 보호 절연막(49)의 막두께는 가능한 한 얇게 하는 것이 바람직하다.
그러나, 상기 구조의 표면 형상 센서에서는, 실사용상의 다양한 면에서의 신 뢰성을 향상시키기 위해서, 검출 전극막(42a)을 형성한 후에, 커버 절연막(46) 및 수분 배리어 절연막(47)을 형성하고, 또한 완충재로서 폴리이미드막으로 구성된 보호 절연막(49)을 형성하고 있다. 이와 같이, 어느 층도 절연막을 형성하면, 검출 전극막(42a)과 손가락의 거리가 멀어져 버려, 감도가 저하할 우려가 있기 때문에, 본 예에 따른 표면 형상 센서에서는, 검출 전극막(42a)과 손가락의 거리를 극력 줄이도록 폴리이미드막의 두께를 800nm 이상으로 하고 있다. 또한 감도를 향상시키기 위해서, 그 두께를 더 얇게 하고자 하지만, 이것 이상 얇게 하면, 폴리이미드막에, 핀홀이 발생하거나 마찰에 의한 막벗겨짐이나 막결손 등이 생기거나 하여, 신뢰성이 저하한다는 불량이 일어난다. 한편, 커버 절연막(46) 및 수분 배리어 절연막(47)의 막두께도 현상태의 구조로는 신뢰성을 유지할 수 있는 한계에 가까워져 있어, 다른 방법에 의한 해결이 요망되고 있다.
이와 같은 상황에서, 상기한 특허문헌 9(일본 특개2003-58872호 공보)에 지문 센서의 보호 절연막으로서 다이아몬드 라이크 카본(DLC)막을 사용한 예가 개시되어 있다. 다이아몬드 라이크 카본(DLC)은 300℃ 이하의 저온에서 성막이 가능하며, 알루미늄 배선을 사용하는 구조에 대해, 바람직한 재료이다. 또한, 지문 센서의 보호 절연막의 기능을 만족시키는 범위에서 최소 막두께로 0.2㎛로, 상당히 얇게 할 수 있다. 그러나, 장래 더욱 가혹한 환경에서 사용되는 것이 예상되고, 또한, 더나은 감도의 향상도 요망되므로, 지문 센서의 보호 절연막으로서 한층더 얇게 해도 강고하고 기계적 강도가 충분한 재료로 구성되고, 또한 표면 형상 센서에 특유의 반도체 제조 공정에 적합한 것이 요망되고 있다.
그래서, 본원 발명자는 여러가지 조사를 행하여, 상기 조건에 적합한 가능성을 갖는 지문 센서의 보호 절연막의 재료로서, 테트라헤드랄 아모퍼스 카본(Ta-C)을 알아냈다. 그런데, 테트라헤드랄 아모퍼스 카본은, 상기한 특허문헌 중에도 사용예가 있다. 그것에 의하면, 자기 헤드 혹은 자기 기록 매체의 보호막으로서 사용한 예(특허문헌 5, 특허문헌 8, 특허문헌 10, 특허문헌 13, 특허문헌 18), 에칭용 마스크로서 사용한 예(특허문헌 16), 전자 방출 소자 재료로서 사용한 예(특허문헌 17), 성막 방법에 관한 예(특허문헌 6, 특허문헌 14), 에칭 방법에 관한 예(특허문헌 15, 특허문헌 16), 기타(특허문헌 7, 특허문헌 12)가 개시되어 있다. 그러나, 어느 것도, 지문 센서의 보호 절연막으로서 사용한 예는 없다.
그래서, 상기한 표면 형상 센서에 특유의 제조 공정에 적합시킬 수 있는지 여부, 또한 적합시키기 위해서는 어떠한 조건이 필요한가를 조사했다.
우선, FCVA(필터 처리 음극 진공 아크)법을 사용하여, 테트라헤드랄 아모퍼스 카본막(Ta-C막)을 현상태의 폴리이미드막과 동일한 두께 약 800nm로 수분 배리어 절연막(47) 위에 형성한다.
FCVA법에서는, 직류 전압이 인가된 순(純)그라파이트로 구성된 음극 타겟의 표면을 스트라이커(양극, 어노드)로 때림으로써, 음극 타겟과 스트라이커 사이에 아크 방전이 발생하여, 음극 타겟으로부터 탄소 이온, 전자 기타(其他)가 발생한다. 이에 의해, 수㎛ 내지 수십㎛의 중성 입자 및 하전 입자로 구성되는 플라스마 상태가 생성된다. 이 플라스마 상태에 대해 전자기적 공간 필터에 의해 고에너지의 이온화된 탄소만을 취출한다. 그 탄소 이온 입자를 스캐닝하여 기판 위에 ta-C 막을 형성한다. 이 때, 기판에 부(-)의 바이어스 전압을 인가함으로써 탄소 이온 입자의 에너지를 가변할 수 있다. 성막 조건의 일례는, 이하와 같다.
(성막 조건)
성막 온도(기판 온도) : 80℃ 이하
성막 압력 : 약 1×10-6Torr
또, ta-C막은, 증착법 및 스퍼터링법을 포함하는 PVD(Physical Vapor Deposition)법, 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로도 형성 가능하다. PVD법에서의 성막 조건의 일례를 나타내면, 이하와 같다.
(성막 조건)
성막 온도(기판 온도) : 400℃ 이하
성막 압력 : 약 1×10-3Torr
PECVD법에서의 성막 조건의 일례를 나타내면, 이하와 같다.
(성막 조건)
성막 가스 : CH4+H2의 혼합 가스, 또는
CH4 가스만
플라스마화 전력 : 최대 1kW
성막 온도(기판 온도) : 200℃ 이하
성막 압력 : 약 1×10-3Torr
막질, 밀착성, 성막의 균일성 및 재현성은, 어느 것도 FCVA법이 가장 좋고, PECVD법, PVD법의 순으로 된다. 또한, 막밀도도, 높은 쪽으로부터 FCVA법, PECVD법, PVD법의 순으로 된다.
Ta-C막을 형성한 후, 또한 그 위에, 테트라헤드랄 아모퍼스 카본막을 에칭하기 위한 마스크로서, 두께 10㎛ 정도의 레지스트 패턴을 형성했다. 이 구성에 대해 하기 조건에서 에칭을 행한 바, 레지스트막과의 에칭의 선택비가 잡히지 않아, 테트라헤드랄 아모퍼스 카본막의 에칭은 곤란하였다.
(에칭 조건)
에칭 가스 : O2 24ml/min
CHF3 65ml/min
진공도 : 10.64Pa(80mTorr)
에칭 가스의 플라스마화 전력 : 1600W
다음으로, 도 24에 나타내는 바와 같이, 테트라헤드랄 아모퍼스 카본막(80)의 막두께를 약 100nm 정도로 얇게 하여 수분 배리어 절연막(47) 위에 형성하여, 상기와 동일한 조건으로 에칭한 바, 이번에는 에칭할 수 있었다. 그러나, 이번에는 다른 두 문제가 발생했다.
첫째, 수분 배리어 절연막(47) 아래의 커버 절연막(46)에 크랙이 생긴다는 문제가 발생했다. 둘째, 에칭 가스로서 산소 함유 가스를 사용하고 있기 때문에, 전극 인출창(47b)을 통해 구리 함유 알루미늄막이 노출한 본딩 패드(35b)의 표면이 산화해 버린다는 문제가 발생했다.
제1 문제에 대해 조사한 바, 단차부의 커버 절연막(46)의 굴곡 부분(S)에서 크랙이 생겨 있었다. 이것은, 테트라헤드랄 아모퍼스 카본막(80)은 막강도가 매우 높고 막응력이 강하여, 그 응력이 단차부의 커버 절연막(46)의 굴곡 부분(S)에 집중했기 때문이라고 생각된다. 테트라헤드랄 아모퍼스 카본막(80)의 응력 완화에 관해서는, 그것을 수분 배리어 절연막(47) 위 전면에 피복하지 않고, 막(80)의 일부분을 제거하거나, 분할함으로써 응력을 완화할 수 있다고 생각되는 바, 표면 형상 센서에의 적용에 있어서는, 센서부나 패드부 등 테트라헤드랄 아모퍼스 카본막(80)의 개구를 형성할 필요가 있기 때문에, 응력 완화의 관점에서 원래 유리하지만, 또한 응력을 완화할 필요가 있음을 알 수 있었다. 그래서, 제1 문제에 대해서는, 테트라헤드랄 아모퍼스 카본막(80)에 대해, 개구부를 더 늘리거나, 더 분할하거나 하는 것, 또한, 테트라헤드랄 아모퍼스 카본막(80)을 피복하는 표면에 단차 부분(S)이 생기지 않도록 하는 것이 유효함을 알 수 있었다.
또한, 제2 문제에 대해서는, 제조 공정에서, 테트라헤드랄 아모퍼스 카본막의 에칭이 끝날 때까지 본딩 패드(35b)의 표면의 질화티탄막을 남기고, 그 에칭시에 질화티탄막을 구리 함유 알루미늄막의 산화 방지막으로서 사용하여, 테트라헤드랄 아모퍼스 카본막을 에칭한 후에 질화티탄막을 에칭함으로써, 해결할 수 있었다.
이하에, 상기 아이디어를 적용한 본 발명의 여러가지 실시 형태에 대해 설명한다.
(제1 실시 형태)
도 25 내지 도 35를 참조하여, 본 발명의 제1 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서 장치 및 그 제조 방법에 대해 설명한다.
우선, 도 33 내지 도 34를 참조하여 그 표면 형상 센서 장치에 대해 설명한다.
도 33은, 그 표면 형상 센서 장치의 1센서 영역(I) 및 1패드 영역(Ⅱ)의 구조를 나타내는 단면도이다. 도 34(a)는, 그 C-MOS형 표면 형상 센서 장치 내의 센서 영역(I) 및 패드 영역(Ⅱ)의 평면 배치를 나타내는 평면도이다. 도 34(b)는, 센서 영역(I)의 특히 센서부 및 ESD부를 확대하여 그리고 있다. 도 33은, 도 34(b)의 A-A선에 따른 단면도와, 도 34(a)의 B-B선에 따른 단면도를 합성한 것이다.
그 표면 형상 센서 장치는, 도 33에 나타내는 바와 같이, 하층으로부터 상층으로 순서대로, 트랜지스터층부(101)와, 배선층부(102)와, 지문 센서층부(103a)로 층구성되어 있다.
트랜지스터층부(101) 및 배선층부(102)는, 도 21과 동일한 층구성을 갖고, 지문 센서층부(103a)가, 이하와 같이, 도 21에 나타내는 구성과 다르다.
즉, 지문 센서층부(103a)는, 제3 층간 절연막(40) 위의 검출 전극막(42a) 및 접지 전극막(정전기 방전 전극)(42b)과, 검출 전극막(42a)의 주위의 제3 층간 절연막(40) 위에 형성되고 검출 전극막(42a) 및 접지 전극막(42b)의 상면과 동일면의 표면을 형성하는 산화실리콘막으로 이루어지는 커버 절연막(51)과, 커버 절연막(51), 검출 전극막(42a) 및 접지 전극막(42b) 위에 형성된, 두께가 약 700nm의 질화실리콘막으로 이루어지는 수분 배리어 절연막(52)과, 수분 배리어 절연막(52) 위에 형성된, 센서 영역(I)의 센서부 및 ESD부를 내부에 포함하는 제1 창(센서창)(54a)을 갖고, 패드 영역(Ⅱ)의 패드부에 제2 창(54b)을 갖는 보호 절연막(54)으로 구성되어 있다. 보호 절연막(54)에 의해 그 하층의 회로가 손가락 그 밖의 접촉에 의한 기계적 충격으로부터 보호된다. 또, 커버 절연막(51)과 수분 배리어 절연막(52)이 상부 절연막(110)을 구성한다.
보호 절연막(54)은 테트라헤드랄 아모퍼스 카본막(ta-C막)으로 이루어진다. 보호 절연막(54)의 두께는 10～200nm의 범위에서 선택하여, 보다 바람직하게는 50～120nm의 범위에서 선택하여 형성된다. 그 막두께의 하한을 10nm로 하고 있는 이유는, 그보다 얇으면 손가락 그 밖의 접촉에 의한 기계적 충격으로부터의 완충 효과가 그다지 얻어지지 않게 되기 때문이며, 상한을 200nm로 하고 있는 것은 그보다 두꺼우면 그 자신의 에칭이 곤란하게 되기 때문이다.
센서 영역(I)에 마련된 보호 절연막(54)의 제1 창(54a) 내에, ESD홀(제1 홀)(52a)을 거쳐 접지 전극(42b)이 노출하고, 패드 영역(Ⅱ)에 마련된 보호 절연막(54)의 제2 창(54a) 내에, 전극 인출창(제2 홀)(52b)을 거쳐 본딩 패드(35b)의 하지(下地)의 구리 함유 알루미늄막의 표면이 노출하여 있다. ESD홀(52a)은 수분 배리어 절연막(52)을 관통하여 형성되고, 전극 인출창(52b)은 수분 배리어 절연막(52), 커버 절연막(51) 및 제3 층간 절연막(40)을 관통하여 형성되어 있다. 본딩 패드(35b)에는 센서 칩을 팩키지에 탑재할 때에 본딩 와이어가 접합된다.
이와 같은 센서 영역(I) 및 패드 영역(Ⅱ)이 도 34(a)와 같이 평면 배치되어 있다. 도 34(a)에서는, 설명을 위해서, 평면 구성을 간략화하여 그리고 있지만, 실제로는, 더 수많은 검출 전극막(42a)(예를 들면, 1024×1024개)이 매트릭스상으로 배치되고, 그 각각이 하나의 화소로서 기능한다. 또한, 검출 전극막(42a), 접지 전극막(42b)의 평면 사이즈는 특별히 한정되지 않지만, 본 실시 형태에서는, 도시한 바와 같이 L1을 약 50㎛로 하고, L2를 약 6㎛로 한다. 이 표면 형상 센서에서는, 센서 영역(I)의 센서부 및 ESD부와, 패드 영역(Ⅱ)에 보호 절연막(54)의 제1 창(54a), 제2 창(54b)이 형성되어 있는 이외, 보호 절연막(54)에 의해 중앙부 및 주변부가 덮여 있다.
또, 상기에서는, 보호 절연막(54)에 의해 중앙부 및 주변부가 덮여 있지만, 도 35에 나타내는 바와 같이, 보호 절연막(54)에 의해 중앙부의 센서 영역(I)만을 덮도록 해도 좋다.
이상과 같이, 본 발명의 실시 형태에 따른 표면 형상 센서에 의하면, 보호 절연막(54)으로서 테트라헤드랄 아모퍼스 카본막을 사용하고 있기 때문에, 기계적 강도를 유지하면서, 폴리이미드막과 비교해 보호 절연막(54)의 두께를 약 100nm로 대폭 얇게 할 수 있다. 이에 의해, 기계적 강도를 유지하면서, 지문 검출의 감도의 향상을 도모할 수 있다.
다음으로, 도 25 내지 도 33을 참조하여, 본 발명의 제1 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서의 제조 방법에 대해 설명한다. 도 25 내지 도 33은 그 제조 공정을 나타내는 단면도이다. 완성한 표면 형상 센서의 평면 배치는 도 34에 대응한다.
그 제조 방법에 있어는, 상기한 도 1 내지 도 17의 공정까지는, 동일한 공정을 거치므로, 그 다음의 공정으로부터 설명한다.
도 17에 있어서, 패터닝에 의해, 홀(40a, 40b)을 거쳐 2층째 배선(35a)과 접속하여, 제3 층간 절연막(40) 위에 연재(延在)하는 검출 전극막(42a) 및 접지 전극막(42b)을 형성한 후, 도 25에 나타내는 바와 같이, 본딩 패드(35b) 위에 창(50a)을 갖는 제9 레지스트 패턴(50)을, 제3 층간 절연막(40) 위에 형성한다.
이어서, 제9 레지스트 패턴(50)의 창(50a)을 거쳐 제3 층간 절연막(40)을 에칭하여 제거하여, 본딩 패드(35b) 위에 홀(40d)을 형성한다.
제3 층간 절연막(40)의 에칭은 이하의 4단계로 행해진다. 제1 단계로, 에칭 장치의 챔버 내에 기판(10)을 셋팅하여 에칭 가스로서 CF4(909sccm)와 O2(102sccm)를 도입하고, 챔버 내의 압력을 10000mTorr로 조정하여 15초간 처리하고, 제2 단계로, 동일한 에칭 가스 조건에서, 압력을 1000mTorr로 조정하여 5초간 처리하고, 제3 단계로, 동일한 에칭 가스 조건에서, 처리 파워(RF 전력)를 1kW로 하고, 압력을 1000mTorr로 조정하여 5초간 처리하고, 제4 단계로, 에칭 가스의 공급을 정지하고 5초간 배기한다. 이에 의해, 본딩 패드(35b) 위의 질화티탄막에서 에칭이 스톱하여, 홀(40d)이 형성된다. 따라서, 이 홀(40d) 내에는, 본딩 패드(35b) 표면의 질화티탄막이 노출한다.
이 후에, 제9 레지스트 패턴(50)은 제거된다.
다음으로, 도 26에 나타내는 바와 같이, 제3 층간 절연막(40), 검출 전극 막(42a) 및 접지 전극막(42b) 위에, 또한 홀(40d)을 덮도록, 커버 절연막(51)으로서 실리콘산화막을 두께 약 600nm로 형성한다. 이 커버 절연막(51)의 두께는 검출 전극막(42a) 및 접지 전극막(42b)의 두께의 1.5배 이상, 즉 이 실시 형태에서는 300nm 이상으로 하는 것이 바람직하다. 그 커버 절연막(51)은, 예를 들면, TEOS를 사용한 플라스마CVD법에 의해 성막한다.
다음으로, 도 27에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 커버 절연막(51)을 CMP법에 의해 연마하여, 검출 전극막(42a) 및 접지 전극막(42b) 사이의 오목부에 매입하여, 검출 전극막(42a) 및 접지 전극막(42b)이 형성되어 있는 표면에 단차가 생기지 않도록 평탄하게 한다.
이어서, 커버 절연막(51), 검출 전극막(42a) 및 접지 전극막(42b) 위에, 또한 홀(40d)을 덮도록, 수분 배리어 절연막(52)으로서 실리콘질화막을 두께 약 700nm로 형성한다. 그 실리콘질화막은, 예를 들면, 실란과 암모니아의 혼합 가스를 반응 가스로서 사용하는 플라스마CVD법에 의해, 성막 온도를 400℃로 하여 형성된다. 또, 커버 절연막(51)과 수분 배리어 절연막(52)이 상부 절연막(110)을 구성한다.
다음으로, 도 28에 나타내는 바와 같이, 접지 전극막(42b) 및 본딩 패드(35b) 위에 각각 창(53a 및 53b)을 갖는 제10 레지스트 패턴(53)을, 수분 배리어 절연막(52) 위에 형성한다.
다음으로, 제10 레지스트 패턴(53)의 창(53a)을 거쳐 수분 배리어 절연 막(52)을 에칭하여, 접지 전극막(42b) 표면이 노출하는 ESD홀(제1 홀)(52a)을 형성함과 함께, 창(53b)을 거쳐 수분 배리어 절연막(52) 및 커버 절연막(51)을 에칭하여 본딩 패드(35b) 위에 전극 인출창(제2 홀)(52b)을 형성한다. 전극 인출창(52b) 내에는 본딩 패드(35b) 표면의 질화티탄막이 노출한다.
그 후, 제10 레지스트 패턴(53)을 제거한 후에, N2 분위기 중에서 기판 온도를 430℃로 하는 조건에서 탈수 처리를 30분간 행한다.
다음으로, 도 29에 나타내는 바와 같이, ESD홀(52a) 및 전극 인출창(52b)을 덮도록, 수분 배리어 절연막(52) 위에, PVD법, CVD법 또는 FCVA법에 의해 보호 절연막(54)이 되는 테트라헤드랄 아모퍼스 카본막(Ta-C막)을 두께 100nm로 형성한다. 테트라헤드랄 아모퍼스 카본막의 성막 조건은, (발명에 이른 경과)의 항에서 기술한 성막 조건과 동일한 것으로 한다.
이어서, 도 30에 나타내는 바와 같이, 보호 절연막(54) 위에, 센서부 및 ESD부를 내부에 포함하는 창(55a)과 패드부를 내부에 포함하는 창(55b)을 갖는 제11 레지스트 패턴(55)을 두께 약 10㎛로 형성한다.
다음으로, 도 31에 나타내는 바와 같이, 제11 레지스트 패턴(55)의 창(55a)을 거쳐 센서부 및 ESD부의 보호 절연막(54)을 이방성 에칭하여, 제거하여, 제1 창(센서창)(54a)을 형성하고, 보호부에 보호 절연막(54)을 남긴다. 동시에, 창(55b)을 거쳐 패드부의 보호 절연막(54)을 에칭하여, 제거하여, 제2 창(54b)을 형성한다. 보호 절연막(54)인 테트라헤드랄 아모퍼스 카본막의 에칭 조건은 이하 와 같다.
(에칭 조건)
에칭 가스 : O2 24ml/min
CHF3 65ml/min
진공도 : 10.64Pa(80mTorr)
에칭 가스의 플라스마화 전력 : 1600W
이 경우, ESD홀(52a) 및 전극 인출창(52b)의 저부(底部)에는 각각, 접지 전극막(42b) 및 본딩 패드(35b) 표면의 질화티탄막이 노출하지만, ESD홀(52a) 및 전극 인출창(52b)의 내면측벽에는 보호 절연막(54)이 잔존한다. 이들 잔존하는 보호 절연막(54)은 이후의 제조 공정에 영향을 주는 것도 아니고, 와이어 본딩 및 정전기의 방전에 지장을 가져오는 것도 아니므로 그대로 남기는 것으로 한다.
이 후에, 제11 레지스트 패턴(55)은 제거된다.
이어서, 도 32에 나타내는 바와 같이, 센서부, ESD부 및 보호부를 덮고, 패드부에 창(56a)을 갖는 제12 레지스트 패턴(56)을 형성한다.
다음으로, 제12 레지스트 패턴(56)의 창(56a)을 거쳐 본딩 패드(35b) 표면의 질화티탄막을 에칭에 의해 제거한다.
질화티탄막의 에칭은 다음과 같이 하여 행해진다. 우선, CHF3(300sccm)과 O2(50sccm)를 사용하여, 압력을 80mTorr로 조정하고, 처리 파워(RF 전력)를 1600W 인가하여 처리하고, 계속해서, 보상을 위한 에칭을 행한다. 보상을 위한 에칭은 이하의 4단계로 행해진다.
제1 단계로, CF4(909sccm)와 O2(102sccm)를 도입하고, 챔버 내의 압력을 10000mTorr로 조정하여 15초간 처리하고, 제2 단계로, 동일한 에칭 가스 조건에서, 압력 1000mTorr로 조정하여 5초간 처리하고, 제3 단계로, 동일한 에칭 가스 조건에서, 처리 파워를 1kW로 하고, 압력 1000mTorr로 조정하여 5초간 처리하고, 제4 단계로, 성막 가스의 공급을 정지하고 5초간 배기한다. 이에 의해, 본딩 패드(35b) 위의 질화티탄막이 에칭되어, 전극 인출창(52b) 내에는 본딩 패드(35b)의 구리 함유 알루미늄막이 표출한다.
그 후, 제12 레지스트 패턴(56)을 제거하면, 도 33에 나타내는 바와 같이, 표면 형상 센서가 완성한다.
이상과 같이, 이 실시 형태에 따른 표면 형상 센서의 제조 방법에 의하면, 본딩 패드(35b) 위에 홀(40d)을 형성한(도 25) 후, 그 홀(40d)을 덮어 보호 절연막(54)을 형성할 때(도 29)까지, 본딩 패드(35b) 표면의 질화티탄막을 남겨 두고, 보호 절연막(54)을 패터닝한(도 30 내지 도 31) 후에, 비로소 본딩 패드(35b) 표면의 질화티탄막을 제거하고 있다.
따라서, 보호 절연막(54)을 패터닝할 때에는 본딩 패드(35b)의 표면은 티탄 화합물막에 의해 덮여 있기 때문에, 보호 절연막(54)의 에칭 가스(산소 함유 가스)에 대해, 티탄 화합물막 아래의 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막의 산화를 막을 수 있다. 이에 의해, 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막이 산화되지 않고 노출한 본딩 패드(35b)의 표면에 와이어를 용이하게 본딩하는 것이 가능하다.
(제2 실시 형태)
다음으로, 도 36 내지 도 43을 참조하여, 본 발명의 제2 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서 및 그 제조 방법에 대해 설명한다. 도 36 내지 도 43은 표면 형상 센서의 제조 공정을 나타내는 단면도이다.
이 실시 형태에 따른 도 43에 나타내는 표면 형상 센서에 있어서, 제1 실시 형태에 따른 표면 형상 센서와 다른 점은, 제1 커버 절연막(51), 검출 전극막(42a) 및 접지 전극(42b)과, 수분 배리어 절연막(58) 사이에 산화실리콘막으로 이루어지는 제2 커버 절연막(57)을 개재시키고 있는 것이다. 또, 제1 커버 절연막(51)과 제2 커버 절연막(57)과 수분 배리어 절연막(58)이 상부 절연막(111)을 구성한다.
이에 의해, 수분 배리어 절연막(58)로부터 검출 전극막(42a) 및 접지 전극(42b)이 받는 응력을 완화할 수 있고, 따라서, 표면 형상 센서의 신뢰성의 향상을 도모할 수 있다.
그 제조 방법에 있어는, 상기한 도 1 내지 도 17의 공정과, 이어서 상기한 도 25의 공정을 행하므로, 그 다음의 공정으로부터 설명한다.
도 25에 있어서, 패터닝에 의해, 레지스트 패턴의 창(50a)을 거쳐 제3 층간 절연막(40)에, 본딩 패드(35b) 표면의 질화티탄막이 내부에 노출하는 홀(40d)을 형성한 후, 도 36에 나타내는 바와 같이, 제3 층간 절연막(40), 검출 전극막(42a) 및 접지 전극막(42b) 위에, 또한 홀(40d)을 덮도록, 제1 커버 절연막(51)으로서 실리 콘산화막을 두께 약 600nm로 형성한다. 이 제1 커버 절연막(51)의 두께는 검출 전극막(42a) 및 접지 전극막(42b)의 두께의 1.5배 이상으로 하는 것이 바람직하다. 그 제1 커버 절연막(51)은, 예를 들면, TEOS를 사용한 플라스마CVD법에 의해 성막한다.
다음으로, 도 37에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1 커버 절연막(51)을 CMP법에 의해 연마하여, 검출 전극막(42a) 및 접지 전극막(42b) 사이의 오목부에 매입하여, 검출 전극막(42a) 및 접지 전극막(42b)이 형성되어 있는 표면에 단차가 생기지 않도록 평탄하게 한다.
이어서, 홀(40d)을 덮도록, 제1 커버 절연막(51), 검출 전극막(42a) 및 접지 전극막(42b) 위에, 제2 커버 절연막(57)으로서 실리콘산화막을 두께 약 50nm로 형성한다. 그 제2 커버 절연막(57)은, 예를 들면, TEOS를 사용한 플라스마CVD법에 의해 형성한다.
이어서, 제2 커버 절연막(57) 위에, 또한 홀(40d)을 덮도록, 수분 배리어 절연막(58)으로서 실리콘질화막을 두께 약 650nm로 형성한다. 그 수분 배리어 절연막(58)은, 예를 들면, 실란과 암모니아의 혼합 가스를 반응 가스로서 사용하는 플라스마CVD법에 의해, 성막 온도를 400℃로 하여 형성된다. 또, 제1 커버 절연막(51)과 제2 커버 절연막(57)과 수분 배리어 절연막(58)이 상부 절연막(111)을 구성한다.
다음으로, 도 38에 나타내는 바와 같이, 접지 전극막(42b) 및 본딩 패 드(35b) 위에 창(59a, 59b)을 갖는 제13 레지스트 패턴(59)을, 수분 배리어 절연막(58) 위에 형성한다.
다음으로, 제13 레지스트 패턴(59)의 창(59a)을 거쳐 수분 배리어 절연막(58) 및 제2 커버 절연막(57)을 에칭하여, 접지 전극막(42b)이 노출하는 ESD홀(제1 홀)(58a)을 형성함과 함께, 창(59b)을 거쳐 수분 배리어 절연막(58), 제2 커버 절연막(57) 및 제1 커버 절연막(51)을 에칭하여, 본딩 패드(35b) 위에 전극 인출창(제2 홀)(58b)을 형성한다. 전극 인출창(58b) 내에는 본딩 패드(35b) 표면의 질화티탄막이 노출한다.
그 후, 제13 레지스트 패턴(59)을 제거한 후에, N2 분위기 중에서 기판 온도를 430℃로 하는 조건에서 탈수 처리를 30분간 행한다.
다음으로, 도 39에 나타내는 바와 같이, 수분 배리어 절연막(58) 위에, 또한 ESD홀(58a) 및 전극 인출창(58b)을 덮도록, PVD법, CVD법 또는 FCVA법에 의해 보호 절연막(60)이 되는 테트라헤드랄 아모퍼스 카본막을 두께 약 100nm로 형성한다. 테트라헤드랄 아모퍼스 카본막의 성막 조건은, (발명에 이른 경과)의 항에서 기술한 성막 조건과 동일한 것으로 한다.
이어서, 도 40에 나타내는 바와 같이, 테트라헤드랄 아모퍼스 카본막 위에, 센서부 및 ESD부를 내부에 포함하는 창(61a)과 패드부를 내부에 포함하는 창(61b)을 갖는 제14 레지스트 패턴(61)을 두께 약 10㎛로 형성한다.
다음으로, 도 41에 나타내는 바와 같이, 제14 레지스트 패턴(61)의 창(61a) 을 거쳐 보호 절연막(60)을 이방성 에칭하여, 제거하여, 제1 창(센서창)(60a)을 형성하고, 보호부에 보호 절연막(60)을 남긴다. 동시에, 창(61b)을 거쳐 패드부의 보호 절연막(60)을 에칭하여, 제거하여, 제2 창(60b)을 형성한다. 보호 절연막(60)인 테트라헤드랄 아모퍼스 카본막의 에칭 조건은 제1 실시 형태와 동일한 것으로 한다.
이 경우, ESD홀(58a) 및 전극 인출창(58b)의 저부에는 각각, 접지 전극막(42b) 및 본딩 패드(35b) 표면의 질화티탄막이 노출하여, ESD홀(58a) 및 전극 인출창(58b)의 내면측벽에는 보호 절연막(60) 재료의 테트라헤드랄 아모퍼스 카본막이 잔존한다.
그 후에, 제14 레지스트 패턴(61)이 제거된다.
이어서, 도 42에 나타내는 바와 같이, 센서부, ESD부 및 보호부를 덮고, 패드부에 창(62a)을 갖는 제15 레지스트 패턴(62)을 형성한다.
다음으로, 제15 레지스트 패턴(62)의 창(62a)을 거쳐 본딩 패드(35b) 표면의 질화티탄막을 에칭에 의해 제거한다. 이에 의해, 전극 인출창(58b) 내에는 본딩 패드(35b)의 구리 함유 알루미늄막이 표출한다. 질화티탄막의 에칭 조건은 제1 실시 형태와 동일한 것으로 한다.
그 후, 제15 레지스트 패턴(62)을 제거하면, 도 43에 나타내는 바와 같이, 표면 형상 센서가 완성한다.
이상과 같이, 이 실시 형태에 따른 표면 형상 센서의 제조 방법에 의하면, 본딩 패드(35b) 위에 홀(40d)을 형성한(도 25) 후, 그 홀(40d)을 덮어 보호 절연 막(60)을 형성할 때(도 39)까지, 본딩 패드(35b) 표면의 질화티탄막을 남겨 두고, 보호 절연막(60)을 패터닝한(도 40 내지 도 41) 후에, 본딩 패드(35b) 표면의 질화티탄막을 에칭하여, 제거하고 있다(도 42).
따라서, 보호 절연막(60)을 패터닝할 때에는 본딩 패드(35b)의 표면은 티탄 화합물막에 의해 덮여 있기 때문에, 보호 절연막(60)의 에칭 가스(산소 함유 가스)에 대해, 티탄 화합물막 아래의 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막의 산화를 막을 수 있다. 이에 의해, 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막이 산화되지 않고 노출한 본딩 패드(35b)의 표면에 와이어를 용이하게 본딩하는 것이 가능하다.
또, 상기 실시 형태에서는, 제2 커버 절연막(57)으로서 실리콘산화막을 사용하고 있지만, 도 44에 나타내는 바와 같은 변형예도 적용 가능하다. 즉, 제2 커버 절연막(63)으로서 실리콘산화질화막(SiON막)을 사용해도 좋다. 또, 제1 커버 절연막(51)과 제2 커버 절연막(63)과 수분 배리어 절연막(58)이 상부 절연막(112)을 구성한다.
이 경우, 실리콘산화질화막은, 실리콘산화막보다도 수분 블로킹성이 보다 높기 때문에, 그 위에 형성되는 수분 블록 절연막(58)으로서의 실리콘질화막의 막두께를 한층더 얇게 할 수 있고, 이에 의해, 감도가 향상하여, 지문의 검출률이 상승한다.
(제3 실시 형태)
도 45 내지 도 52는, 본 발명의 제3 실시 형태에 따른 정전 용량식의 C-MOS 형 표면 형상 센서 및 그 제조 방법에 대해 설명한다.
이 실시 형태에 따른 도 52에 나타내는 표면 형상 센서에 있어서는, 제1 커버 절연막(51), 검출 전극막(42a) 및 접지 전극(42b)과, 수분 배리어 절연막(65) 사이에 제2 커버 절연막(64)을 개재시키고 있는 점은 제2 및 제3 실시 형태에 따른 표면 형상 센서와 동일하지만, 제2 커버 절연막(64)으로서 절연성 산화금속막을 사용하고 있는 점과, 절연성 산화금속막을 사용했음에 의해 수분 배리어 절연막(65)의 두께를 얇게 하고 있는 점이 제2 및 제3 실시 형태에 따른 표면 형상 센서와 다르다. 또, 제1 커버 절연막(51)과 제2 커버 절연막(64)과 수분 배리어 절연막(65)이 상부 절연막(113)을 구성한다.
이 경우, 절연성 산화금속막으로서, 산화알루미늄막(Al2O3), 산화티탄(TiOx)막, 산화지르코늄(ZrOx)막, 산화마그네슘(MgOx)막, 또는 산화마그네슘티타늄(MgTiOx)막 등을 사용할 수 있다. 절연성 산화금속막은, 두께 20～100nm의 범위에서 선택하여, 보다 바람직하게는 50～70nm의 범위에서 선택하여 형성된다. 그 막두께의 하한을 20nm로 하고 있는 이유는, 그보다 얇으면 수분 블로킹 성능이 현저하게 저하하기 때문이며, 상한을 100nm로 하고 있는 것은 그보다 두꺼우면 에칭이 곤란하게 되기 때문이다.
막 절연성 산화금속막의 내수성은, 산화실리콘막, 산화질화실리콘막, 혹은 질화실리콘막과 비교해, 훨씬 높다. 예를 들면, 절연성 산화금속막의 50nm의 수분 블로킹 성능은, 질화실리콘막의 1000nm의 그것에 상당한다. 이 때문에, 수분 배리 어 절연막(65)의 막두께를 대폭 얇게 할 수 있어, 이 실시 형태에서는, 절연성 산화금속막을 두께 약 50nm로 하고, 수분 배리어 절연막(65)의 막두께를 약 150nm로 하고 있다.
이와 같이, 이 실시 형태에 의하면, 제2 커버 절연막(64)으로서 절연성 산화금속막을 사용하여, 수분 배리어 절연막(65)의 막두께를 대폭 얇게 하고 있으므로, 또한 검출 감도의 향상을 도모할 수 있다.
그 제조 방법에 있어는, 상기한 도 1 내지 도 17의 공정과, 이어서 상기한 도 25의 공정을 행하므로, 그 다음의 공정으로부터 설명한다.
도 25에 있어서, 패터닝에 의해, 레지스트 패턴(50)의 창(50a)을 거쳐 제3 층간 절연막(40)에, 본딩 패드(35b) 표면의 질화티탄막이 내부에 노출하는 홀(40d)을 형성한 후, 도 45에 나타내는 바와 같이, 검출 전극막(42a), 접지 전극막(42b) 및 제3 층간 절연막(40) 위에, 또한 홀(40d)을 피복하도록, 제1 커버 절연막(51)으로서 실리콘산화막을 두께 약 600nm로 형성한다. 예를 들면, 제1 커버 절연막(51)은 TEOS를 사용한 플라스마CVD법에 의해 성막한다. 이 경우, 제1 커버 절연막(51)의 두께는 검출 전극막(42a) 및 접지 전극막(42b)의 막두께의 1.5배 이상으로 하는 것이 바람직하다.
다음으로, 도 46에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1 커버 절연막(51)을 CMP법에 의해 연마하여, 검출 전극막(42a) 및 접지 전극막(42b) 사이의 오목부에 남기도록 하여, 검출 전극막(42a) 및 접지 전극 막(42b)이 형성되어 있는 표면에 단차가 생기지 않도록 평탄하게 한다.
이어서, 제1 커버 절연막(51), 검출 전극막(42a) 및 접지 전극막(42b) 위에, 또한 홀(40d)을 덮도록, 제2 커버 절연막(64)으로서 산화알루미늄막(절연성 산화금속막)을 두께 약 50nm로 형성한다. 그 제2 커버 절연막(64)은, 예를 들면, 스퍼터법 등의 PVD법에 의해 형성한다.
이어서, 비아홀(40d)을 덮도록, 제2 커버 절연막(64) 위에 수분 배리어 절연막(65)으로서 실리콘질화막을 두께 약 150nm로 형성한다. 그 수분 배리어 절연막(65)은, 예를 들면, 실란과 암모니아의 혼합 가스를 반응 가스로서 사용하는 플라스마CVD법에 의해, 성막 온도를 400℃로 하여 형성된다. 또, 제1 커버 절연막(51)과 제2 커버 절연막(64)과 수분 배리어 절연막(65)이 상부 절연막(113)을 구성한다.
다음으로, 도 47에 나타내는 바와 같이, 수분 배리어 절연막(65) 위에, ESD부 및 패드부에 각각 창(66a, 66b)을 갖는 제16 레지스트 패턴(66)을 형성한다. 계속해서, 창(66a)을 거쳐 수분 배리어 절연막(65) 및 제2 커버 절연막(64)을 에칭하여, 제거하여 접지 전극막(42b)이 내부에 노출하는 ESD홀(제1 홀)(65a)을 형성한다. 동시에, 창(66b)을 거쳐 수분 배리어 절연막(65), 제2 커버 절연막(64) 및 제1 커버 절연막(51)을 에칭하여, 제거하여 전극 인출창(제2 홀)(65b)을 형성한다. 전극 인출창(65b) 내에는 본딩 패드(35d) 위의 질화티탄막이 노출한다.
그 후, 제16 레지스트 패턴(66)을 제거한 후에, N2 분위기 중에서 기판 온도 를 430℃로 하는 조건의 탈수 처리를 30분간 행한다.
다음으로, 도 48에 나타내는 바와 같이, ESD홀(65a) 및 전극 인출창(65b)을 피복하도록, 수분 배리어 절연막(65) 위에 보호 절연막(67)이 되는 테트라헤드랄 아모퍼스 카본막을 두께 약 100nm로 형성한다. 그 테트라헤드랄 아모퍼스 카본막은, PVD법, CVD법 또는 FCVA법에 의해 형성된다. 테트라헤드랄 아모퍼스 카본막의 성막 조건은, (발명에 이른 경과)의 항에서 설명한 성막 조건과 동일하다.
이어서, 도 49에 나타내는 바와 같이, 그 보호 절연막(67) 위에, 센서부 및 ESD부를 내부에 포함하는 창(68a)을 갖고, 또한 패드부를 내부에 포함하는 창(68b)을 갖는 제17 레지스트 패턴(68)을 형성한다.
다음으로, 도 50에 나타내는 바와 같이, 제17 레지스트 패턴(68)의 창(68a)을 거쳐 보호 절연막(67)을 에칭하여, 제거하여, 제1 창(센서창)(67a)을 형성하여, ESD홀(65a) 내에 접지 전극막(42b)을 노출시킴과 함께, 보호부에 보호 절연막(67)을 남긴다. 동시에, 창(68b)을 거쳐 패드부의 보호 절연막(67)을 에칭하여, 제거하여, 제2 창(67b)을 형성하여, 전극 인출창(65b) 내에 본딩 패드(35b) 표면의 질화티탄막을 노출시킨다.
보호 절연막(67)인 테트라헤드랄 아모퍼스 카본막의 에칭은, 평행평판형 플라스마 에칭 장치를 사용하여 이하와 같이 3단계로 행해진다. 그 에칭 조건은 제1 실시 형태 등과 달리 이하와 같다. 제1 단계로, 챔버 내에 마련된 대향 전극 중 하부 전극에 반도체 기판(10)을 셋팅하여 냉각한다. 이 상태로, 챔버 내에 에칭 가스로서 CF4 가스(909sccm)와 O2 가스(102sccm)를 도입하고, 압력을 10000mTorr로 조정하여 15초간 처리한다. 계속해서, 제2 단계로, 동일한 에칭 가스 조건에서, 압력을 1000mTorr로 조정하여 5초간 처리하고, 제3 단계로, 동일한 에칭 가스 조건에서, 압력을 1000mTorr로 조정하고, 처리 파워(RF 전력)를 1kW로서 5초간 처리하고, 제4 단계로, 성막 가스의 공급을 정지하고 5초간 배기한다.
그 후, 제17 레지스트 패턴(68)이 제거된다.
이어서, 도 51에 나타내는 바와 같이, 패드부에 창(69a)을 갖는 제18 레지스트 패턴(69)을 형성한다. 계속해서, 제18 레지스트 패턴(69)의 창(69a)을 거쳐 본딩 패드(35b) 표면의 질화티탄막을 에칭에 의해 제거하여, 본딩 패드(35b)의 구리 함유 알루미늄을 노출한다. 질화티탄막의 에칭 조건은 제1 실시 형태와 동일한 것으로 한다.
그 후, 제18 레지스트 패턴(69)을 제거하면, 도 52에 나타내는 바와 같이, 표면 형상 센서가 완성한다.
이상과 같이, 이 실시 형태에 따른 표면 형상 센서의 제조 방법에 의하면, 본딩 패드(35b) 위에 홀(40d)을 형성한(도 25) 후, 그 홀(40d)을 덮어 보호 절연막(67)을 형성하고(도 48), 그 패터닝이 종료할 때(도 50)까지, 본딩 패드(35b) 표면의 질화티탄막을 남겨 두고, 그 후에, 비로소 본딩 패드(35b) 표면의 질화티탄막을 제거하고 있다(도 51).
따라서, 보호 절연막(67)을 패터닝할 때에는 본딩 패드(35b)의 표면은 티탄 화합물막에 의해 덮여 있기 때문에, 보호 절연막(67)의 에칭 가스(산소 함유 가스)에 대해, 티탄 화합물막 아래의 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막의 산화를 막을 수 있다. 이에 의해, 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막이 산화되지 않고 노출한 본딩 패드(35b)의 표면에 와이어를 용이하게 본딩하는 것이 가능하다.
(제4 실시 형태)
도 53 내지 도 58은, 본 발명의 제4 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서 및 그 제조 방법에 대해 설명한다.
이 실시 형태에 따른 도 58에 나타내는 표면 형상 센서에서는, ESD홀(70a) 및 본딩 패드의 전극 인출창(70b)의 각각의 측벽에 테트라헤드랄 아모퍼스 카본막이 부착하여 있지 않는 것을 제외하고, 제1 실시 형태에 따른 도 33에 나타내는 표면 형상 센서와 거의 동일한 구조를 갖는다. 도 58 중, 도 33과 동일한 부호로 나타내는 것은 도 33과 동일한 것을 나타낸다. 그 밖의 부호 70은 질화실리콘막으로 이루어지는 수분 배리어 절연막이며, 71은 테트라헤드랄 아모퍼스 카본막이 되는 보호 절연막이며, 71a는 센서부 및 ESD부를 포함하는 영역의 보호 절연막(71)에 형성된 제1 창(센서창)이며, 71b는 전극 인출창(70b)을 포함하는 영역의 보호 절연막(71)에 형성된 제2 창이다. 또, 커버 절연막(51)과 수분 배리어 절연막(70)이 상부 절연막(114)을 구성한다.
이 실시 형태에 따른 표면 형상 센서에 있어서도, 제1 실시 형태에 따른 표면 형상 센서와 같이, 보호 절연막(71)으로서 테트라헤드랄 아모퍼스 카본막을 사 용하고 있기 때문에, 기계적 강도를 유지하면서, 폴리이미드막을 사용한 경우와 비교해, 보호 절연막(71)의 두께를 약 100nm로 대폭 얇게 할 수 있다. 이에 의해, 기계적 강도를 유지하면서, 지문 검출의 감도의 향상을 도모할 수 있다.
다음으로, 도 58의 표면 형상 센서의 제조 방법에 대해 설명한다. 제1 내지 제3 실시 형태에 따른 제조 방법과 다른 점은, ESD홀(70a), 본딩 패드의 전극 인출창(70b)을 형성하기 전에 보호 절연막(71)을 패터닝함으로써 보호 절연막(71)을 보호부에 남기고 있는 점이다.
그 제조 방법에 있어는, 상기한 도 1 내지 도 17의 공정을 행하므로, 그 다음의 공정으로부터 설명한다.
도 17에 있어서, 패터닝에 의해, 홀(40a, 40b)을 거쳐 2층째 배선(35a)과 접속하여, 제3 층간 절연막(40) 위에 연재하는 검출 전극막(42a) 및 접지 전극막(42b)을 형성한 후, 도 53에 나타내는 바와 같이, 검출 전극막(42a), 접지 전극막(42b) 및 제3 층간 절연막(40) 위에 제1 커버 절연막(51)으로서 실리콘산화막을 두께 약 600nm로 형성한다. 예를 들면, 제1 커버 절연막(51)은 TEOS를 사용한 플라스마CVD법에 의해 성막된다. 이 경우, 제1 커버 절연막(51)의 두께는 검출 전극막(42a) 및 접지 전극막(42b)의 두께의 1.5배 이상으로 하는 것이 바람직하다.
다음으로, 도 54에 나타내는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1 커버 절연막(51)을 CMP법에 의해 연마하여, 검출 전극막(42a) 및 접지 전극막(42b) 사이의 오목부에 매입하여, 검출 전극막(42a) 및 접지 전극 막(42b)이 형성되어 있는 표면에 단차가 생기지 않도록 평탄하게 한다.
이어서, 평탄화된 표면상에 수분 배리어 절연막(70)으로서 실리콘질화막을 두께 약 800nm로 형성한다. 그 수분 배리어 절연막(70)은, 예를 들면, 실란과 암모니아의 혼합 가스를 반응 가스로서 사용하는 플라스마CVD법에 의해, 성막 온도를 400℃로 하여 형성된다. 또, 커버 절연막(51)과 수분 배리어 절연막(70)이 상부 절연막(114)을 구성한다.
다음으로, 그 수분 배리어 절연막(70) 위에 보호 절연막(71)이 되는 테트라헤드랄 아모퍼스 카본막을 두께 약 100nm로 형성한다. 그 테트라헤드랄 아모퍼스 카본막은, PVD법, CVD법 또는 FCVA법에 의해 형성된다. 테트라헤드랄 아모퍼스 카본막의 성막 조건은, (발명에 이른 경과)의 항에서 설명한 성막 조건과 동일한 것으로 한다.
이어서, 도 55에 나타내는 바와 같이, 센서부 및 ESD부를 내부에 포함하는 창(72a), 및 패드부를 내부에 포함하는 창(72b)을 갖는 제19 레지스트 패턴(72)을 보호 절연막(71) 위에 형성한다. 계속해서, 제19 레지스트 패턴(72)의 창(72a, 72b)을 거쳐 보호 절연막(71)을 에칭하여, 제거하여, 제1 창(센서창)(71a) 및 제2 창(71b)을 형성하고, 그들의 창(71a, 71b) 내에 수분 배리어 절연막(70)을 노출시킴과 함께, 보호 절연막(71)을 에칭하여 보호부에 남긴다. 보호 절연막(71)인 테트라헤드랄 아모퍼스 카본막의 에칭 조건은, 제1 실시 형태와 동일한 것으로 한다.
그 후, 제19 레지스트 패턴(72)이 제거된다.
이어서, 도 56에 나타내는 바와 같이, 그 보호 절연막(71) 및 수분 배리어 절연막(70) 위에, ESD부에 창(73a)을 갖는 제20 레지스트 패턴(73)을 형성한다. 계속해서, 제20 레지스트 패턴(73)의 창(73a)을 거쳐 수분 배리어 절연막(70)을 에칭하여, 제거하여 제1 창(71a) 내에 ESD홀(제1 홀)(70a)을 형성하고, 그 ESD홀(70a) 내에 접지 전극막(42b)을 노출시킨다.
그 후, 제20 레지스트 패턴(73)이 제거된다.
이어서, 도 57에 나타내는 바와 같이, 패드부에 창(74a)을 갖는 제21 레지스트 패턴(74)을 표면에 형성한다. 계속해서, 제21 레지스트 패턴(74)의 창(74a)을 거쳐, 수분 배리어 절연막(70), 제1 커버 절연막(51) 및 제3 층간 절연막(40)을 순서대로 에칭하여, 제거하여, 제2 창(71b) 내에 전극 인출창(제2 홀)(70b)을 형성한다.
다음으로, 본딩 패드(35b) 표면의 질화티탄막을 에칭에 의해 제거하여, 구리 함유 알루미늄막을 노출한다.
그 후, 제21 레지스트 패턴(74)을 제거한 후에, N2 분위기 중에서 기판 온도를 430℃로 하는 조건의 탈수 처리를 30분간 행한다. 이와 같이 하여, 도 58에 나타내는 바와 같이, 표면 형상 센서가 완성한다.
이상과 같이, 이 실시 형태에 따른 표면 형상 센서의 제조 방법에 의하면, ESD홀(70a) 및 전극 인출창(70b)을 형성하기 전에, 상부 절연막(114) 위에 보호 절연막(71)을 형성하고, 그 후 보호 절연막(71)을 패터닝하여 보호부에 보호 절연막(71)을 남긴(도 55) 후에, ESD홀(70a), 본딩 패드의 전극 인출창(70b)을 형성하 고(도 56 내지 도 57), 그 후 본딩 패드(35b) 표면의 질화티탄막을 제거하고 있다(도 57).
따라서, 보호 절연막(71)을 패터닝할 때에는 본딩 패드(35b)의 표면은 상부 절연막(114) 및 층간 절연막(40)에 의해 덮여 있기 때문에, 보호 절연막(71)의 에칭 가스(산소 함유 가스)에 대해 본딩 패드(35b)가 보호된다. 이에 의해, 그 후 전극 인출창(70b)을 통해 에칭에 의해 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막을 노출시킨 본딩 패드(35b)의 표면에 와이어를 용이하게 본딩하는 것이 가능하다.
(제5, 6, 7 실시 형태)
이들 실시 형태에 있어서는, 검출 전극막(42a)으로부터 위의 층구성이, 상기한 제2 실시 형태의 도 43 및 도 44와 동일하게 되는 경우, 및 제3 실시 형태의 도 52와 동일하게 되는 경우에, 제4 실시 형태의 제조 방법을 적용한 것을 특징으로 하고 있다.
도 59는, 본 발명의 제5 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서에 대해 나타내는 단면도이다.
이 실시 형태에 따른 표면 형상 센서는, 검출 전극막(42a)으로부터 위의 층구성이 상기한 제2 실시 형태의 도 43과 동일하게 되는 경우에, 제4 실시 형태의 제조 방법을 적용하여 제작된 것이다.
제조 도중의 공정에서 에칭 대상이 다르기 때문에, 그 구조에 적합한 에칭종을 사용할 필요가 있지만, 그것에 의해 제작된 표면 형상 센서에 있어서는, 도 43 과 비교하여, ESD홀(58a) 및 패드부의 전극 인출창(58b)의 측벽에 테트라헤드랄 아모퍼스 카본막이 남아 있지 않는 점이 다를 뿐이다. 도 59 중, 도 43의 부호와 동일한 부호로 나타내는 것은 도 43과 동일한 것을 나타낸다.
도 60은, 본 발명의 제6 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서에 대해 나타내는 단면도이다.
이 실시 형태에 따른 표면 형상 센서는, 검출 전극막(42a)으로부터 위의 층구성이 상기한 제2 실시 형태의 도 44와 동일하게 되는 경우에, 제4 실시 형태의 제조 방법을 적용하여 제작된 것이다.
제조 도중의 공정에서 에칭 대상이 다르기 때문에, 구조에 적합한 에칭종을 사용할 필요가 있지만, 그것에 의해 제작된 표면 형상 센서에 있어서는, 도 44와 비교하여, ESD홀(58a) 및 패드부의 전극 인출창(58b)의 측벽에 테트라헤드랄 아모퍼스 카본막이 남아 있지 않는 점이 다를 뿐이다. 도 60 중, 도 44의 부호와 동일한 부호로 나타내는 것은 도 44와 동일한 것을 나타낸다.
도 61은, 본 발명의 제7 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서에 대해 나타내는 단면도이다.
이 실시 형태에 따른 표면 형상 센서는, 검출 전극막(42a)으로부터 위의 층구성이 상기한 제3 실시 형태의 도 52와 동일하게 되는 경우에, 제4 실시 형태의 제조 방법을 적용하여 제작된 것이다.
도중 공정에서 에칭 대상이 다르기 때문에, 그 구조에 적합한 에칭종을 사용할 필요가 있지만, 그것에 의해 제작된 표면 형상 센서에 있어서는, 도 52와 비교 하여, ESD홀(65a) 및 패드부의 전극 인출창(65b)의 측벽에 테트라헤드랄 아모퍼스 카본막이 남아 있지 않는 점이 다를 뿐이다. 도 61 중, 도 52의 부호와 동일한 부호로 나타내는 것은 도 52와 동일한 것을 나타낸다.
이상, 이들 실시 형태에 따른 표면 형상 센서에 있어서도, 제2 및 제3 실시 형태에 따른 표면 형상 센서와 같이, 보호 절연막(60, 67)으로서 테트라헤드랄 아모퍼스 카본막을 사용하고 있기 때문에, 기계적 강도를 유지하면서, 폴리이미드막을 사용한 경우와 비교해, 보호 절연막(60, 67)의 두께를 약 100nm로 대폭 얇게 할 수 있다. 이에 의해, 기계적 강도를 유지하면서, 지문 검출의 감도의 향상을 도모할 수 있다.
또한, 그들의 제조 방법도 제4 실시 형태를 적용하여 있기 때문에, 제4 실시 형태의 경우와 같이, 테트라헤드랄 아모퍼스 카본막의 에칭 가스(산소 함유 가스)로부터 본딩 패드(35b) 하지의 구리 함유 알루미늄막을 보호할 수 있다.
(제8 실시 형태)
도 62 내지 도 64는, 본 발명의 제8 실시 형태에 따른 정전 용량식의 C-MOS형 표면 형상 센서의 제조 방법에 대해 설명한다.
이 실시 형태의 표면 형상 센서에서는, 도 64에 나타내는 바와 같이, 상기 실시 형태와 비교하여, 커버 절연막(75)으로서 SOG(Spin On Glass)막을 사용한 점에서 다르다. 또, 도 64 중, 도 33의 부호와 동일한 부호로 나타내는 것은 도 33과 동일한 것을 나타낸다. 그 밖의 부호 76은 수분 배리어 절연막이며, 77은 테트라헤드랄 아모퍼스 카본막이 되는 보호 절연막이다. 커버 절연막(75)과 수분 배리 어 절연막(76)이 상부 절연막(115)을 구성한다.
이 실시 형태에 따른 표면 형상 센서에 있어서는, 상기한 실시 형태에 따른 표면 형상 센서와 같이, 보호 절연막(77)으로서 테트라헤드랄 아모퍼스 카본막을 사용하고 있기 때문에, 기계적 강도를 유지하면서, 폴리이미드막을 사용한 경우와 비교해, 보호 절연막(77)의 두께를 약 100nm로 대폭 얇게 할 수 있다. 이에 의해, 기계적 강도를 유지하면서, 지문 검출의 감도의 향상을 도모할 수 있다.
그 제조 방법에 있어는, 상기한 도 1 내지 도 17의 공정과, 이어서 상기한 도 25의 공정을 행하므로, 그 다음의 공정으로부터 설명한다.
도 25에 있어서, 패터닝에 의해, 레지스트 패턴의 홀(50a)을 거쳐 제3 층간 절연막(40)에, 본딩 패드(35b) 표면의 질화티탄막이 내부에 노출하는 홀(40d)을 형성한 후, 도 62에 나타내는 바와 같이, 도포법에 의해, 홀(40d)을 피복하도록, 층간 절연막(40), 검출 전극막(42a) 및 접지 전극막(42b) 위에, 커버 절연막(75)으로서 SOG막을 막두께 약 300nm로 형성한다. 이 경우, 커버 절연막(51)의 막두께는 검출 전극막(42a) 및 접지 전극막(42b)의 막두께의 1.5배 이상으로 하는 것이 바람직하다. SOG막은 점성이 낮기 때문에, 그대로 표면을 평탄화하기 쉽다. 따라서, 형성한 SOG막에 대해 CMP 등 표면을 평탄화하는 공정을 생략할 수 있다.
다음으로, 도 63에 나타내는 바와 같이, 홀(40d)을 피복하도록, 커버 절연막(75) 위에 수분 배리어 절연막(76)으로서 실리콘질화막을 막두께 약 700nm로 형성한다. 또, 커버 절연막(75)과 수분 배리어 절연막(76)이 상부 절연막(115)을 구성한다.
이어서, 도 37～도 42의 공정과 동일한 공정을 거쳐, 도 64의 구조가 형성된다. 그들 공정 중 SOG막의 에칭 공정에서, CHF3(300sccm)과 O2(50sccm)의 혼합 가스를 사용하여, 압력을 80mTorr로 조정하고, 처리 파워(RF 전력)를 1600W로서 SOG막을 에칭한다.
도 64에 있어서, 부호 76a는 접지 전극막(42b) 위에 형성된 ESD홀(제1 홀)이며, 76b는 본딩 패드(35b) 위에 형성된 전극 인출창(제2 홀)이다. 전극 인출창(76b) 내에 노출한 본딩 패드(35b)에서는, 표면의 질화티탄막이 제거되어 구리 함유 알루미늄막이 노출하여 있다. 또한, 부호 77은, 수분 배리어 절연막(76) 위에 형성된 테트라헤드랄 아모퍼스 카본막이 되는 보호 절연막이며, 그 테트라헤드랄 아모퍼스 카본막은 PVD법, CVD법 혹은 FCVA법에 의해 막두께 약 100nm로 형성되어, 상기한 에칭 조건 중 어느 하나에 의해 선택적으로 에칭되어 보호부를 피복하고 있다.
또, ESD홀(76a), 전극 인출창(76b)의 측벽에는, 도 38 내지 도 39와 같은 제조 공정에 의해, 테트라헤드랄 아모퍼스 카본막이 남아 있다. 이들은, 후의 와이어 본딩이나, 소자 동작에 영향을 미치는 것은 아니다.
이상, 본 발명의 제8 실시 형태에 따른 표면 형상 센서의 제조 방법에 의하면, 제1 커버 절연막의 SOG막에 대해 CMP 등 표면을 평탄화하는 공정을 생략할 수 있기 때문에, 공정의 간략화를 도모할 수 있다.
또한, 본딩 패드(35b) 위에 홀(40d)을 형성한(도 25) 후, 그 홀(40d)을 덮어 보호 절연막(77)을 형성하고(도 39), 그것을 패터닝할 때(도 40 내지 도 41)까지, 본딩 패드(35b) 표면의 질화티탄막을 남겨 두고, 보호 절연막(77)을 패터닝한(도 41) 후에, 비로소 본딩 패드(35b) 표면의 질화티탄막을 제거하고 있다(도 42).
따라서, 보호 절연막(77)을 패터닝할 때에는 본딩 패드(35b)의 표면은 티탄 화합물막에 의해 덮여 있기 때문에, 보호 절연막(77)의 에칭 가스(산소 함유 가스)에 대해, 티탄 화합물막 아래의 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막의 산화를 막을 수 있다. 이에 의해, 알루미늄막 혹은 알루미늄을 주성분으로 하는 화합물막이 산화되지 않고 노출한 본딩 패드(35b)의 표면에 와이어를 용이하게 본딩하는 것이 가능하다.
이상, 실시 형태에 의해 이 발명의 표면 형상 센서 및 그 제조 방법을 상세하게 설명했지만, 이 발명의 범위는 상기 실시 형태에 구체적으로 나타낸 예에 한정되는 것이 아니고, 이 발명의 요지를 일탈하지 않는 범위의 상기 실시 형태의 변경은 이 발명의 범위에 포함된다.

Claims (20)

  1. 반도체 기판의 상방에 형성된 평탄한 상면을 갖는 층간 절연막과,
    상기 층간 절연막 위에 형성된 검출 전극막과,
    상기 검출 전극막 및 상기 층간 절연막 위에 형성된, 상측 부분이 질화실리콘막으로 이루어진 상부 절연막과,
    상기 상부 절연막의 상기 질화실리콘막의 위에 형성되고, 상기 검출 전극막의 상방에 상기 질화실리콘막이 노출되는 창이 형성된 테트라헤드랄 아모퍼스 카본(ta-C)막으로 이루어지는 보호 절연막
    을 갖는 것을 특징으로 하는 표면 형상 센서.
  2. 제1항에 있어서,
    상기 상부 절연막은, 적어도 상기 검출 전극막의 주위의 층간 절연막 위에 형성되고, 상기 검출 전극막을 포함하는 표면을 평탄화하는 제1 커버 절연막과, 그 제1 커버 절연막 및 상기 검출 전극막의 상방에 형성된 상기 질화실리콘막을 포함하는 것을 특징으로 하는 표면 형상 센서.
  3. 제2항에 있어서,
    상기 제1 커버 절연막에 의해 평탄화된 표면 위이며, 상기 질화실리콘막 아래에 형성된 제2 커버 절연막을 갖는 것을 특징으로 하는 표면 형상 센서.
  4. 제3항에 있어서,
    상기 제2 커버 절연막은, 산화실리콘막, 산화질화실리콘막 또는 절연성 산화금속막 중 어느 하나인 것을 특징으로 하는 표면 형상 센서.
  5. 제4항에 있어서,
    상기 절연성 산화금속막은, 산화알루미늄막, 산화티탄막, 산화지르코늄막, 산화마그네슘막 및 산화마그네슘티타늄막 중 어느 하나인 것을 특징으로 하는 표면 형상 센서.
  6. 제1항에 있어서,
    상기 보호 절연막의 두께는, 10～200nm인 것을 특징으로 하는 표면 형상 센서.
  7. 반도체 기판의 상방에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에 검출 전극막을 형성하는 공정과,
    상기 검출 전극막 및 층간 절연막 위에, 상측 부분이 질화실리콘막으로 이루어진 상부 절연막을 형성하는 공정과,
    상기 검출 전극막의 상방에 상기 질화실리콘막이 노출되는 창을 구비한 테트라헤드랄 아모퍼스 카본(ta-C)막으로 이루어지는 보호 절연막을 상기 상부 절연막의 상기 질화실리콘막의 위에 형성하는 공정
    을 갖는 것을 특징으로 하는 표면 형상 센서의 제조 방법.
  8. 제7항에 있어서,
    상기 상부 절연막을 형성하는 공정은, 적어도 상기 검출 전극막의 주위의 층간 절연막 위에, 상기 검출 전극막을 포함하는 표면을 평탄화하는 제1 커버 절연막을 형성하는 공정과, 그 제1 커버 절연막에 의해 평탄화된 표면의 상방에 질화실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 표면 형상 센서의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 커버 절연막은, 도포형의 산화실리콘막인 것을 특징으로 하는 표면 형상 센서의 제조 방법.
  10. 제8항에 있어서,
    상기 질화실리콘막을 형성하는 공정 전에, 상기 제1 커버 절연막에 의해 평탄화된 표면상에 제2 커버 절연막을 형성하는 것을 특징으로 하는 표면 형상 센서의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020097019898A 2007-04-05 2007-04-05 표면 형상 센서와 그 제조 방법 KR101113145B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/057670 WO2008129602A1 (ja) 2007-04-05 2007-04-05 表面形状センサとその製造方法

Publications (2)

Publication Number Publication Date
KR20100005044A KR20100005044A (ko) 2010-01-13
KR101113145B1 true KR101113145B1 (ko) 2012-03-13

Family

ID=39875151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097019898A KR101113145B1 (ko) 2007-04-05 2007-04-05 표면 형상 센서와 그 제조 방법

Country Status (5)

Country Link
US (1) US8294230B2 (ko)
JP (1) JP4764508B2 (ko)
KR (1) KR101113145B1 (ko)
CN (1) CN101663558B (ko)
WO (1) WO2008129602A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183593B2 (en) * 2009-10-16 2012-05-22 Oracle America, Inc. Semiconductor die with integrated electro-static discharge device
US9481777B2 (en) 2012-03-30 2016-11-01 The Procter & Gamble Company Method of dewatering in a continuous high internal phase emulsion foam forming process
KR20140053607A (ko) * 2012-10-26 2014-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치
US10020403B2 (en) * 2014-05-27 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9984915B2 (en) * 2014-05-30 2018-05-29 Infineon Technologies Ag Semiconductor wafer and method for processing a semiconductor wafer
CN107040621A (zh) * 2014-06-16 2017-08-11 深圳市汇顶科技股份有限公司 一种移动终端
JP6387850B2 (ja) * 2015-02-10 2018-09-12 株式会社デンソー 半導体装置およびその製造方法
TWI563253B (en) 2015-04-14 2016-12-21 Lee Mei Yen Composite substrate sensor device and method of manufacturing such sensor device
CN106056033B (zh) 2015-04-14 2019-07-05 李美燕 复合基板感测装置及其制造方法
CN106991361A (zh) * 2016-01-21 2017-07-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
TWI591544B (zh) * 2016-03-30 2017-07-11 義隆電子股份有限公司 具靜電防護的指紋感測器
US10147704B2 (en) * 2016-05-17 2018-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
CN108121933B (zh) * 2016-11-28 2022-02-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
KR20180087921A (ko) * 2017-01-25 2018-08-03 삼성디스플레이 주식회사 차량용 표시 장치 및 이를 포함하는 차량 제어 시스템
CN108734709B (zh) * 2018-05-29 2022-03-25 西安工程大学 一种绝缘子凸缘形状参数识别与破坏检测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003058872A (ja) 2001-08-21 2003-02-28 Sony Corp 指紋検出装置、その製造方法及び成膜装置
JP2003269907A (ja) 2002-03-15 2003-09-25 Nippon Telegr & Teleph Corp <Ntt> 表面形状認識用センサの製造方法
JP2004333476A (ja) 2003-04-17 2004-11-25 Seiko Epson Corp 静電容量検出装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61221883A (ja) 1985-03-25 1986-10-02 Fujitsu Ltd 個人照合装置
US4728186A (en) 1985-03-03 1988-03-01 Fujitsu Limited Uneven-surface data detection apparatus
DE3881279T2 (de) * 1987-05-22 1994-01-13 Oki Electric Ind Co Ltd Bildsensor vom Typ "direkter Kontakt".
JP3003311B2 (ja) 1991-08-30 2000-01-24 松下電器産業株式会社 指紋センサ
US5559504A (en) 1993-01-08 1996-09-24 Kabushiki Kaisha Toshiba Surface shape sensor, identification device using this sensor, and protected system using this device
JPH07168930A (ja) 1993-01-08 1995-07-04 Toshiba Corp 表面形状センサ、並びにそれを用いた個体認証装置および被起動型システム
DE4433380A1 (de) 1994-09-20 1996-03-21 Roland Man Druckmasch Greiferzylinder
AU3293097A (en) 1996-05-31 1998-01-05 Akashic Memories Corporation Recording media having protective overcoats of highly tetrahedral amorphous carbon and methods for their production
US5858477A (en) 1996-12-10 1999-01-12 Akashic Memories Corporation Method for producing recording media having protective overcoats of highly tetrahedral amorphous carbon
JP2001506319A (ja) 1997-03-20 2001-05-15 モトローラ・インコーポレイテッド 炭素膜を形成する方法
JP3527708B2 (ja) * 1998-07-09 2004-05-17 インフィネオン テクノロジース アクチエンゲゼルシャフト パッシベーションを有する半導体素子
US6312808B1 (en) 1999-05-03 2001-11-06 Guardian Industries Corporation Hydrophobic coating with DLC & FAS on substrate
US6335086B1 (en) 1999-05-03 2002-01-01 Guardian Industries Corporation Hydrophobic coating including DLC on substrate
US6461731B1 (en) 1999-05-03 2002-10-08 Guardian Industries Corp. Solar management coating system including protective DLC
US6491987B2 (en) 1999-05-03 2002-12-10 Guardian Indusries Corp. Process for depositing DLC inclusive coating with surface roughness on substrate
US6261693B1 (en) 1999-05-03 2001-07-17 Guardian Industries Corporation Highly tetrahedral amorphous carbon coating on glass
US6277480B1 (en) 1999-05-03 2001-08-21 Guardian Industries Corporation Coated article including a DLC inclusive layer(s) and a layer(s) deposited using siloxane gas, and corresponding method
US6740211B2 (en) 2001-12-18 2004-05-25 Guardian Industries Corp. Method of manufacturing windshield using ion beam milling of glass substrate(s)
US6808606B2 (en) 1999-05-03 2004-10-26 Guardian Industries Corp. Method of manufacturing window using ion beam milling of glass substrate(s)
US6475573B1 (en) 1999-05-03 2002-11-05 Guardian Industries Corp. Method of depositing DLC inclusive coating on substrate
US6303225B1 (en) 2000-05-24 2001-10-16 Guardian Industries Corporation Hydrophilic coating including DLC on substrate
US6447891B1 (en) 1999-05-03 2002-09-10 Guardian Industries Corp. Low-E coating system including protective DLC
US6273488B1 (en) 1999-05-03 2001-08-14 Guardian Industries Corporation System and method for removing liquid from rear window of a vehicle
US6368664B1 (en) 1999-05-03 2002-04-09 Guardian Industries Corp. Method of ion beam milling substrate prior to depositing diamond like carbon layer thereon
US6284377B1 (en) 1999-05-03 2001-09-04 Guardian Industries Corporation Hydrophobic coating including DLC on substrate
US6280834B1 (en) 1999-05-03 2001-08-28 Guardian Industries Corporation Hydrophobic coating including DLC and/or FAS on substrate
US6338901B1 (en) 1999-05-03 2002-01-15 Guardian Industries Corporation Hydrophobic coating including DLC on substrate
GB9910842D0 (en) * 1999-05-10 1999-07-07 Univ Nanyang Composite coatings
US6423995B1 (en) * 1999-07-26 2002-07-23 Stmicroelectronics, Inc. Scratch protection for direct contact sensors
US6713179B2 (en) 2000-05-24 2004-03-30 Guardian Industries Corp. Hydrophilic DLC on substrate with UV exposure
JP3658342B2 (ja) 2000-05-30 2005-06-08 キヤノン株式会社 電子放出素子、電子源及び画像形成装置、並びにテレビジョン放送表示装置
JP2002194123A (ja) 2000-12-26 2002-07-10 Sony Corp エッチング方法
JP3624843B2 (ja) 2001-03-16 2005-03-02 株式会社島津製作所 保護膜および保護膜作成方法
JP2002294470A (ja) 2001-04-02 2002-10-09 Sony Corp エッチング方法
US6783644B2 (en) * 2001-04-23 2004-08-31 Sony Corporation Film deposition method
JP2003301257A (ja) 2002-04-12 2003-10-24 Hitachi Ltd 炭素質皮膜の形成方法及び磁気ディスクの製造方法
US6923891B2 (en) 2003-01-10 2005-08-02 Nanofilm Technologies International Pte Ltd. Copper interconnects
JP4253515B2 (ja) 2003-02-24 2009-04-15 富士通株式会社 カーボン保護膜の製造方法、磁気記録媒体の製造方法及び磁気ヘッドの製造方法、並びに成膜装置
JP3913194B2 (ja) * 2003-05-30 2007-05-09 シャープ株式会社 窒化物半導体発光素子
US7300556B2 (en) * 2003-08-29 2007-11-27 Hitachi Global Storage Technologies Netherlands B.V. Method for depositing a thin film adhesion layer
KR100561851B1 (ko) * 2003-11-18 2006-03-16 삼성전자주식회사 지문 인식 센서 및 그 제조 방법
KR100714710B1 (ko) 2006-02-22 2007-05-04 삼성전자주식회사 입출력 작업에 의해 블로킹된 스레드를 강제 종료하는 장치및 방법
JP5045028B2 (ja) * 2006-08-16 2012-10-10 富士通セミコンダクター株式会社 表面形状センサとその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003058872A (ja) 2001-08-21 2003-02-28 Sony Corp 指紋検出装置、その製造方法及び成膜装置
JP2003269907A (ja) 2002-03-15 2003-09-25 Nippon Telegr & Teleph Corp <Ntt> 表面形状認識用センサの製造方法
JP2004333476A (ja) 2003-04-17 2004-11-25 Seiko Epson Corp 静電容量検出装置

Also Published As

Publication number Publication date
JPWO2008129602A1 (ja) 2010-07-22
US20090309180A1 (en) 2009-12-17
CN101663558A (zh) 2010-03-03
KR20100005044A (ko) 2010-01-13
JP4764508B2 (ja) 2011-09-07
US8294230B2 (en) 2012-10-23
CN101663558B (zh) 2011-06-22
WO2008129602A1 (ja) 2008-10-30

Similar Documents

Publication Publication Date Title
KR101113145B1 (ko) 표면 형상 센서와 그 제조 방법
JP5141550B2 (ja) 半導体装置及びその製造方法
JP3980387B2 (ja) 容量検出型センサ及びその製造方法
JP5045028B2 (ja) 表面形状センサとその製造方法
KR101109028B1 (ko) 반도체 장치 및 그 제조 방법
JP2001208509A (ja) 表面形状認識用半導体装置およびその製造方法
JP2006108664A (ja) 段差被覆性を向上させた半導体ウェハー及びその製造方法
CN101252086B (zh) 半导体器件及其制造方法
US20010054677A1 (en) Solid-state imaging device and method for producing the same
JP2003269907A (ja) 表面形状認識用センサの製造方法
WO2005067051A1 (ja) 半導体装置、半導体装置の製造方法
WO2007116501A1 (ja) 半導体装置及びその製造方法
KR102214773B1 (ko) 지문 센서 및 그 제조 방법
JP2008300656A (ja) 表面形状センサとその製造方法
US8564131B2 (en) Semiconductor device and method for manufacturing the same
JP4985401B2 (ja) 半導体装置及びその製造方法
JP3516944B2 (ja) 表面形状認識用センサおよびこの製造方法
JP4833031B2 (ja) 表面形状センサとその製造方法
KR100814602B1 (ko) 반도체 장치, 반도체 장치의 제조 방법
JP2003035507A (ja) 表面形状認識用センサおよびこの製造方法
JP2008008674A (ja) 表面形状認識用センサおよびその製造方法
JP2005117067A (ja) 半導体装置
JP2002252280A (ja) 半導体装置およびその製造方法
JP4319147B2 (ja) 半導体装置の製造方法
JP5309988B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180103

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 8