TWI463604B - 封裝件互連結構及其製造方法 - Google Patents

封裝件互連結構及其製造方法 Download PDF

Info

Publication number
TWI463604B
TWI463604B TW100112611A TW100112611A TWI463604B TW I463604 B TWI463604 B TW I463604B TW 100112611 A TW100112611 A TW 100112611A TW 100112611 A TW100112611 A TW 100112611A TW I463604 B TWI463604 B TW I463604B
Authority
TW
Taiwan
Prior art keywords
interconnect structure
support substrate
substrate
forming
major surfaces
Prior art date
Application number
TW100112611A
Other languages
English (en)
Other versions
TW201240018A (en
Inventor
Rama Krishna Kotlanka
Rakesh Kumar
Premachandran Chirayarikathuveedusankarapillai
Pradeep Ramachandramurthy Yelehanka
Original Assignee
Globalfoundries Sg Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Sg Pte Ltd filed Critical Globalfoundries Sg Pte Ltd
Publication of TW201240018A publication Critical patent/TW201240018A/zh
Application granted granted Critical
Publication of TWI463604B publication Critical patent/TWI463604B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/095—Feed-through, via through the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/096—Feed-through, via through the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

封裝件互連結構及其製造方法
本發明係關於一種封裝結構，特別是，關於一種封裝件互連結構。
已提供晶圓級封裝來將晶圓堆疊在一起以製造極度緊密的電子封裝件。矽穿孔通道(TSV，through silicon via)製程係為使用晶圓級封裝的一種技術。其可實現小型裝置的生產以及晶圓的堆疊以提供整合。雖然TSV可提供較高的可靠度以及較少的寄生效應，然而，其需要長的製程時間以蝕刻深孔，例如，大約150μm的深度。此外，TSV係為相當昂貴的技術，且亦產生可能影響良率的高應力。此減少生產量以及導致裝置的製造成本增加。
本發明係揭露一種用以形成裝置的方法。該方法包括提供支撐基板，其具有第一主要表面及第二主要表面。該方法復包括形成穿過於該支撐基板中的該第一主要表面及該第二主要表面的互連結構。該互連結構具有第一部分及第二部分。該第一部分自該第一主要表面或該第二主要表面中之一者延伸，該第二部分自該第一主要表面或第二主要表面中之另一者延伸。該互連結構包括部分的穿孔栓塞，該穿孔栓塞包含於該互連結構之第一部分中的導電材料。該穿孔栓塞具有底部，底部係位於該第一部分及該第二部分之介面的附近。以第一極性類型的摻雜物重摻雜該互連結構之該第二部分。
在一實施例中，係揭露一種形成半導體封裝件的方法。該方法包含提供支撐基板，其具有第一及第二主要表面。該方法亦包括形成互連結構，其穿過該支撐基板中之該第一及第二主要表面。該互連結構具有第一及第二部分。該第一部分自該第一或第二主要表面中之一者延伸，該第二部分自該第一或第二主要表面中之另一者延伸。該互連結構包括部分的穿孔栓塞，該穿孔栓塞具有於該互連結構之第一部分中的導電材料。該穿孔栓塞具有底部，底部係位於該第一部分及該第二部分之介面的附近。以第一極性類型的摻雜物重摻雜該互連結構的第二部分。該方法復包括在該支撐基板上設置半導體裝置。
在另一實施例中，係揭露一種裝置。該裝置包括支撐基板，其具有第一及第二主要表面。該裝置亦包括互連結構，其穿過該支撐基板中之該第一及第二主要表面。該互連結構具有第一及第二部分。該第一部分自該第一或第二主要表面中之一者延伸，該第二部分自該第一或第二主要表面中之另一者延伸。該互連結構包括部分的穿孔栓塞，該穿孔栓塞包含於該互連結構之第一部分中的導電材料。該穿孔栓塞具有底部，底部係位於該第一部分及該第二部分之介面的附近且以第一極性類型的摻雜物重摻雜該互連結構的第二部分。
在此處所揭露的該些實施例與其它優點及特徵，將經由參照下列敘述以及附加圖示而變得顯而易見。此外，應了解到，在此處所述的各種實施例的特徵並不會互相排斥，且可以存在於各種組合及排列中。
實施例大體上係關於裝置。舉例而言，裝置可為半導體裝置。在其它實施例中，裝置可為包括微機電系統(micro-electromechanical system，MEMS)以及半導體或積體電路裝置的混合型裝置。MEMS裝置可為各種類型的MEMS裝置，例如射頻MEMS、慣性MEMS或生物MEMS。亦可使用其它類型的MEMS裝置。特別是，實施例係關於有助於裝置封裝之互連結構。舉例而言，可在晶圓級封裝技術中運用實施例。舉例而言，可將裝置整合至例如加速度計、陀螺儀或共鳴器的產品內。亦可使用其它類型的產品。
第1a至1d圖顯示裝置100的各種實施例的部分的剖面圖。舉例而言，此部分可為裝置的一半。參閱第1a圖，係提供支撐基板120。支撐基板可作為處理基板(handler substrate)或處理晶圓。例如，處理基板可為裝置的封裝件或部分封裝件。至於處理晶圓，其可用作晶圓級封裝。在一些實施例中，支撐基板可為MEMS裝置。支撐基板包括第一主要基板表面122以及第二主要基板表面124。舉例而言，第一主要表面係為頂面，而第二主要表面係為底面。例如，頂面可提供半導體或積體電路裝置安裝於其上的表面。
在一實施例中，支撐基板包含半導體材料，例如結晶材料。例如，支撐基板包含矽。其它類型的半導體材料，例如鍺化矽、鍺、砷化鎵或任何其它適當的半導體材料，包括後來發展出的材料，亦可使用作為支撐基板。舉例而言，對於200mm的晶圓，處理基板的厚度可在大約150至725μm的範圍。提供具有其它厚度的處理基板亦是有用的。
支撐基板可摻雜具有極性的摻雜物。例如，基板可摻雜p型或n型摻雜物。p型摻雜物可包括硼、鋁、銦或其組合，而n型摻雜物可包括磷、砷、銻或其組合。在其它實施例中，基板可為本質基板。
在一實施例中，處理基板可為重摻雜基板。在一實施例中，基板包含重摻雜n型(n+ )基板。亦可使用提供的重摻雜p型(p+)基板。基板的摻雜物濃度應足以提供低薄膜電阻(sheet resistance)。在一實施例中，摻雜物濃度應足以提供大約0.05Ωcm或更低的薄膜電阻。亦可使用提供具有其它薄膜電阻值的基板。
第一主要基板表面及第二主要基板表面係具有第一表面介電層132以及第二表面介電層134。舉例而言，介電層可為矽氧化物。亦可使用例如氮化矽的其它形式介電材料作為介電層。應了解到第一介電層以及第二介電層不需要以相同材料形成。
第一基板表面包括形成於第一導電軌跡140(conductive traces)上之第一接觸襯墊146。舉例而言，第一接觸襯墊的排列及佈局有助於電性耦合接觸安裝於第一基板表面上之半導體裝置。例如，第一接觸襯墊佈局有助於連接接觸覆晶晶片(flip chip)。亦可使用第一接觸襯墊佈局透過打線連接技術以有助於連接其它形式的晶片。第二基板表面包括形成於第二導電軌跡150上之第二接觸襯墊156。封裝接觸160，例如傳導接觸球，係形成於第二接觸襯墊上。舉例而言，封裝接觸可包含銲錫球。亦可使用其它形式的封裝接觸。第二接觸襯墊的排列或佈局可形成球格陣列(ball grid array，BGA)格式。亦可使用提供的第二接觸襯墊佈局的其它形式以提供其它封裝接觸組態。接觸襯墊以及導電軌跡可由導電材料形成，例如銅或銅合金。使用其它形式的導電材料形成的導電軌跡以及接觸襯墊亦可使用。導電軌跡以及接觸襯墊亦藉由表面介電層與支撐基板隔離。
互連結構170係設置於基板上，以提供第一主要表面及第二主要表面上第一及第二導電軌跡之間的電性連接。此允許第一接觸襯墊電性耦合至第二接觸襯墊以及封裝接觸。電性軌跡可作為重新分配層(redistribution layers)以有助於第一及第二表面上所需的第一及第二接觸襯墊佈局。
互連結構通常在各自的第一及第二接觸襯墊之間提供電性連接。舉例而言，互連結構提供電性連接至基板的二個表面。在一些例子中，互連結構可提供互相連接至表面上超過一個的接觸襯墊。例如，一些接觸襯墊可為表面上共同的接觸。
在一實施例中，互連結構係藉由互連結構介電層166而與支撐基板的其它元件隔離。舉例而言，互連結構介電層可為矽氧化物。亦可使用其它形式的介電材料作為互連結構介電層。在一實施例中，互連結構介電層圍繞互連結構以及從基板的第一主要表面延伸至第二主要表面。
互連結構可具有矩形剖面形狀。舉例而言，剖面的直徑可為大約40μm。亦可使用提供具有其它剖面形狀或尺寸的互連結構。
在一實施例中，互連結構包含基板的摻雜區域。在一實施例中，互連結構係為重摻雜的互連結構區域。例如，互連結構係為具有第一極性摻雜物的重摻雜互連結構區域。第一極性可為n型，形成重摻雜n型(n+ )互連結構區域。亦可使用提供的重摻雜p型(p+ )互連結構區域。重摻雜區域的摻雜物濃度應足以提供低薄膜電阻。在一實施例中，摻雜物濃度應足以提供大約0.05Ωcm或更低的薄膜電阻。亦可使用提供具有其它薄膜電阻值的基板。
在一實施例中，互連結構可具有與支撐基板相同的摻雜物形式以及濃度。例如，基板包含具有第一極性類型摻雜物的重摻雜基板。在一實施例中，基板可為用於n- 互連結構之n- 摻雜基板。在其它實施例中，支撐基板可具有相較於互連結構區域，不同摻雜物濃度的不同極性類型摻雜物。例如，基板相較於互連結構可為本質或具有不同摻雜物或不同摻雜濃度的摻雜。此例中，互連結構可藉由例如使用植入物遮罩(implant mask)的離子佈值分別地摻雜。
互連結構包括第一部分171及第二部分172。第一部分係來自於基板的主要表面中之一者，第二部分係來自於基板的主要表面中之另一者。互連結構的第一及第二部分之介面173係設置於基板內。
互連結構的第一部分包括至少一個部分導電穿孔栓塞176。部分導電穿孔栓塞具有自基板的主要表面中之一者延伸的表面末端。部分導電穿孔栓塞具有表面末端以及內部末端。舉例而言，部分穿孔的表面末端係大約與支撐基板的表面共平面。在一實施例中，表面末端係耦合至基板表面上的導電軌跡。部分導電穿孔栓塞的內部末端係大約設置於互連結構之第一及第二部分的介面173附近。就其本身而論，部分導電穿孔栓塞並未自一個主要表面延伸至其它主要表面。
如圖所示，第一部分係為互連結構的上面部分。例如，第一部分係由基板的上(或第一)表面形成。在其它實施例中，第一部分可為互連結構的下面部分。例如，第一部分係由基板的下(或第二)表面形成。
在一實施例中，導電穿孔栓塞或複數個栓塞包含摻雜有與互連結構區域相同的極性類型摻雜物之多晶矽。例如，多晶矽栓塞係摻雜第一極性類型摻雜物。第一極性類型可為n型(n)或p型(p)。在一實施例中，導電穿孔栓塞包含重摻雜有第一極性類型摻雜物的多晶矽。例如，導電穿孔栓塞可重摻雜有n型(n+ )或p型(p+ )多晶矽穿孔栓塞。使用的多晶矽可實現穿孔第一方法以及在高溫製程中使用。在其它實施例中，導電穿孔栓塞可包含導電材料，例如，銅、鎢或鋁。亦可使用提供的其它形式導電材料。材料可根據使用於製程中的溫度選擇。
互連結構的第二部分包含重摻雜有第一極性類型摻雜物的基板材料。互連結構的重摻雜部分在部分導電穿孔栓塞以及互連結構區域之基板材料之間形成電性連接。此在第一及第二基板表面上第一及第二電性軌跡之間建立電性連接，而不需藉由自支撐基板的一個主要表面延伸至另一個主要表面的接觸栓塞。
第1b圖顯示裝置100之另一實施例。裝置係類似於第1a圖所述之裝置。類似的參考編號係標示為類似元件。類似元件不需詳細討論。如圖所示，係提供支撐基板120。例如，支撐基板包含半導體材料且作為處理基板。在一實施例中，支撐基板包含具有空腔128的空腔基板。空腔基板可例如用於形成例如射頻MEMS或Inertial MEMS的MEMS裝置。亦可使用形成MEMS裝置的其它形式。例如，MEMS裝置係整合至例如麥克風、壓力感測器或能量採集器的產品內。MEMS裝置亦可使用於其它型式的產品。
在一實施例中，空腔基板包括主要或主體基板121，其具有空腔128以及表面基板123。主體基板可選擇地藉由埋藏介電層126分離。例如此種組態，建立例如絕緣體上矽(silicon on insulator，SOI)基板的絕緣體上結晶(crystalline on insulator，COI)基板。亦可使用其它形式的COI基板。COI基板可包括形成MEMS裝置的特徵及裝置層。支撐基板包括如第1a圖所示之第一主要表面122上的第一接觸襯墊146以及第一導電軌跡140、第二主要表面124上具封裝接觸160的第二接觸襯墊156及第二導電軌跡150以及互連結構170。
第1c至1d圖顯示裝置100的其它實施例。如圖所示，裝置包括支撐基板，類似於第1a-1b圖所示。類似的參考編號係標示為類似元件。類似元件不需詳細討論。參閱第1c-1d圖，係提供支撐基板120。支撐基板包含例如半導體材料且作為處理基板。在一實施例中，支撐基板包含具有空腔128的空腔基板，如第1d圖所示。支撐基板可為MEMS裝置。支撐基板包括第一主要表面122上的第一接觸襯墊146以及第一導電軌跡140、第二主要表面124上具有封裝接觸160的第二接觸襯墊156及第二導電軌跡150以及互連結構170。
在一實施例中，半導體裝置110係安裝於支撐基板的第一表面上。在一實施例中，半導體裝置可固定至使用共晶結合182的支撐基板上。共晶結合可包含例如鋁、銅、金、銀、銦、錫、鍺、銲錫、矽或其中組合的材料。在一些實施例中，共晶結合可包含鋁鍺或矽鎳。共晶結合可作為支撐基板以及半導體裝置之間的互連結構。此外，共晶結合可形成支撐基板以及半導體裝置之間的密封，作為密封連結。在其它實施例中，半導體裝置可固定至使用例如BCB、SU8或具有矽奈米粒子之SU8的黏著結合之支撐基板上。亦可根據製程需求使用提供的其它黏著劑或結合方法，例如玻璃粉末。
舉例而言，半導體裝置係為覆晶。覆晶包括接觸表面上的晶片接觸。晶片接觸可以例如列的方式排列，例如單一或一對排成一直線的覆晶。在其它實施例中，晶片接觸可以BGA格式的方式排列。亦可使用其它組態排列晶片接觸。晶片接觸係與支撐基板上之第一接觸襯墊緊密配合。
在其它實施例中，半導體裝置可為其它形式的半導體裝置。例如，半導體裝置可包括結合襯墊。結合襯墊可藉由例如打線結合耦合至支撐基板的第一接觸襯墊。亦可使用耦合半導體裝置至支撐基板的其它技術。
第2a至2b圖顯示互連結構細節之實施例的剖面圖及俯視圖。互連結構自基板120的第一及第二主要表面122，124延伸。互連結構提供例如元件之間的電性連接，例如第一及第二主要表面上的電性軌跡。互連結構介電層166圍繞互連結構以絕緣互連結構與支撐基板的其它元件。
如圖所示，互連結構包含矩形剖面形狀。亦可使用其它剖面形狀的的互連結構。互連結構剖面的直徑可為大約40μm。亦可使用其它尺寸的互連結構。
互連結構係重摻雜有摻雜物。在一實施例中，互連結構係重摻雜有第一極性類型摻雜物。互連結構包括第一部分171及第二部分172。如圖所示，第一部分係由基板之第一主要表面形成，第二部分係由基板之第二主要表面形成。互連結構之第一及第二部分的介面173係設置於基板內。
互連結構的第一部分至少包括一部分導電穿孔栓塞176。在一實施例中，第一部分包括複數個部分導電穿孔栓塞1761 -176i 。部分導電穿孔栓塞具有自主要表面延伸的表面末端以及大約於互連結構第一及第二部分之介面附近的內部末端。穿孔栓塞可具有例如第2a圖所示的矩形剖面形狀。亦可使用提供的其它形狀或不同剖面形狀的組合。選擇的剖面形狀應有助於形成無空隙穿孔栓塞(void free via plugs)。例如，剖面形狀有助於形成多晶矽穿孔栓塞或其它導電材料的穿孔栓塞。穿孔栓塞的剖面可具有例如大約1μm的尺寸。亦可使用其它尺寸的剖面。
穿孔栓塞可以陣列組態排列。例如，穿孔栓塞可以M×N矩陣排列。如第2b圖所示，穿孔栓塞係以5×5(M=5，N=5)矩陣排列。應了解到N不需要等於M。亦可使用穿孔栓塞的其它組態。例如，列不需要具有如其它列相同數量的穿孔栓塞，或者行不需要具有如其它列相同數量的穿孔栓塞。
在一實施例中，部分穿孔栓塞包含多晶矽。多晶矽係重摻雜有第一極性類型摻雜物。第一極性類型的摻雜物濃度係根據例如設備能力。使用的多晶矽有助於相容於前端製程。例如，藉由相容前端製程，亦可實施高溫製程。
在一實施例中，部分穿孔栓塞包含其它型式的導電材料，例如銅、銅合金、鋁、鎢及/或其中的組合。亦可根據製程以及溫度需求使用其它形式的導電材料。
應了解到不同互連結構的穿孔栓塞不需要包含相同材料。例如，一些互連結構可由摻雜多晶矽形成，而其它的互連結構可由其它型式的導電材料形成。類似地，在一些例子中，互連結構的穿孔栓塞不需全部包含相同材料。
舉例而言，第一及第二部分之介面的位置係決定部分穿孔栓塞的深度。舉例而言，穿孔栓塞的深度可為大約2μm至200μm的範圍。例如，穿孔栓塞的深度可為大約80μm。亦可使用穿孔栓塞的其它深度。穿孔栓塞的尺寸，例如剖面、尺寸以及深度可取決於設計需求，例如穿孔栓塞的阻抗。阻抗可取決於例如材料、摻雜物的濃度(若合適)、穿孔栓塞的剖面尺寸及深度。此外，互連結構的整體阻抗係考慮到有關互連結構的設計。包括例如穿孔栓塞的阻抗、穿孔栓塞的數量以及基板材料及摻雜濃度。
如圖所示，包含穿孔栓塞或複數個穿孔栓塞的第一部分係設置於互連結構的上面部分。例如，第一部分係由基板的上(或第一)表面形成。在其它實施例中，第一部分可為互連結構的下面部分。例如，第一部分係由基板的下(或第二)表面形成。此外，應了解到支撐基板的所有互連結構不需具有相同的穿孔栓塞佈局。例如，不同的互連結構可以根據例如設計需求提供不同的穿孔栓塞佈局。
第3圖顯示互連結構170實施例的電路模型。描繪介於互連結構的第一末端141以及第二末端151之間的各種阻抗元件。第一末端係為互連結構的部分第一部分171，第二末端係為互連結構的部分第二部分172。
在一實施例中，互連結構的第一部分包括並聯耦合的複數個第一阻抗元件R1 -Ri 。第一阻抗元件係對應於穿孔栓塞1761 -176i 。包括單一栓塞之第一部分的例子中，第一部分包括單一第一阻抗元件。第一阻抗元件或元件係與互連結構第二部分的第二阻抗元件串聯耦合。第二阻抗元件對應於基板材料Rsub 之阻抗。例如，第二阻抗元件對應於整個互連結構第二或下面部分的阻抗。互連結構第一及第二末端之間的總阻抗可藉由如下的方程式1定義：
方程式1的變數：Rtotal 係為互連結構的總電阻；Rplug 係為穿孔栓塞的阻抗；N係為第一部分中穿孔栓塞的數量；以及Rsub 係為互連結構第二部分的阻抗。
方程式1假設穿孔栓塞的阻抗係為全部相同的阻抗。此例中，穿孔栓塞並非為全部相同的阻抗，總阻抗可根據修改的方程式1決定。例如，穿孔佈局的一個或更多個穿孔栓塞可具有不同於其它穿孔栓塞的剖面。
此外，阻抗由如下方程式2定義：
方程式2的變數：ρ係為材料的電阻率；L係為電阻的長度；以及A係為電阻的剖面積。
基於方程式1及2，可根據下表1所示的例示性分析計算獲得具有大約1Ω總阻抗的互連結構。
因此，可藉由修改方程式1及2的變數獲得互連結構所需總阻抗。
如上所述，可以所需阻抗需求形成互連結構而不需形成通孔。在結晶材料中形成的深通孔，例如矽，需要長蝕刻時間。此負面地影響生產量時間，導致增加的製造成本。如此，提供使用部分通孔的互連結構增加了製造效率以及減少成本同時滿足效能或設計需求。
第4a至4k圖顯示形成裝置400之製程實施例的剖面圖。參閱第4a圖，係提供支撐基板120。基板包括第一及第二主要表面122，424。支撐基板可做為處理基板或處理晶圓。例如，處理基板可為裝置的封裝件或部分封裝件。至於處理晶圓，其可用作晶圓級封裝。
在一實施例中，支撐基板包含半導體材料，例如結晶材料。例如，支撐基板包含矽。其它形式的半導體材料，例如矽鍺、鍺、砷化鎵或其它適當的半導體材料，包括之後發展的材料亦可使用作為支撐基板。
在一實施例中，支撐基板的初始厚度係大於支撐基板的最終厚度。例如，支撐基板的初始厚度可為大約400至725μm，支撐基板的最終厚度可為大約50至200μm。亦可使用其它的厚度或厚度範圍。藉由提供厚度大於所需厚度的支撐基板有助於製程。舉例而言，可藉由研磨將基板變薄以提供具有最終以及所需厚度的支撐基板。
在一實施例中，支撐基板係重摻雜有第一極性類型之摻雜物。在一實施例中，處理基板可為重摻雜p型(p+ )或重摻雜n型(n+ )基板。p型摻雜物可包括硼、鋁、銦或其中的組合，而n型摻雜物可包括磷、砷、銻或其中的組合。在一實施例中，基板係為n+ 基板。基板的摻雜物濃度應足以提供低薄膜電阻。在一實施例中，摻雜物濃度應足以提供大約0.05Ωcm或更低的薄膜電阻。亦可使用提供具有其它薄膜電阻值的基板。在一實施例中，基板可為本質基板。
在一實施例中，支撐基板包含空腔基板。空腔基板包括空腔128。可使用例如空腔基板形成MEMS裝置。亦可使用提供形成MEMS裝置的非空腔基板。其它實施例中，支撐基板可作為裝置的封裝件或封裝件結構。
在一實施例中，空腔基板包括主要或主體基板121，其具有空腔128。無空腔的主體基板表面作為例如支撐基板的第二表面。表面基板123係設置於具有空腔的主體基板上。表面基板的頂面作為例如支撐基板的第一表面。基板可包含矽。亦可使用其它型式的結晶材料。應了解到主體及表面基板不需形成相同型式的材料。
埋藏介電層126可選擇地提供於主體及表面基板之間。埋藏介電層可為例如矽氧化物。亦可使用其它形式的介電材料形成埋藏介電層。主體基板的初始厚度可為大約500至725μm，主體基板的最終厚度可為大約50至200μm，埋藏介電層的厚度可為大約0.5至4μm，表面基板的厚度可為大約2至50μm的範圍。例如表面基板的厚度可為大約2至38μm。亦可於支撐基板的不同層使用其它厚度。此種組態，建立例如像是SOI基板的COI基板。COI基板可包括形成MEMS裝置的特徵及裝置層。
第4b圖中，圖案化支撐基板以形成互連隔離溝槽465。在一實施例中，互連隔離溝槽係由支撐基板的第一表面圖案化。可使用遮罩以及蝕刻技術達成圖案化基板。例如，可實施為像是矽氧化物的硬遮罩。亦可使用其它形式的硬遮罩。可圖案化硬遮罩以形成對應於互連結構介電質的開口。為了圖案化硬遮罩，可使用例如光阻的軟遮罩。光阻係選擇性地暴露及顯影以形成暴露對應於互連隔離溝槽之硬遮罩的開口。為改善微影解析度，可於光阻下方提供防反射塗層(anti-reflective coating，ARC)。例如，軟遮罩藉由反應離子蝕刻(reactive ion etch，RIE)將軟遮罩的圖案轉換至硬遮罩以暴露支撐基板的表面。
實施深度反應離子蝕刻(deep reactive ion etch，DRIE)以形成互連隔離溝槽。深度反應離子蝕刻蝕刻穿過例如表面基板、埋藏介電層以及一部分主體基板。用以圖案化支撐基板以形成互連結構的其它技術亦可使用。在圖案化支撐基板之後，可移除各種遮罩層以暴露支撐基板的表面。
在一實施例中，DRIE形成互連隔離溝槽。DRIE可形成具有側壁輪廓或大約90°角度的隔離溝槽。例如，DRIE可形成具有大約89°±0.5°側壁角度的隔離溝槽。隔離溝槽的其它側壁角度亦可使用。對於溝槽而言，應避免再次進入的輪廓，因為此將造成溝槽填充材料中的空隙。
隔離溝槽例如圍繞互連結構。溝槽厚度可為大約2μm。亦可使用其它厚度。厚度可取決於不同因素，例如，DRIE的長寬比性能及/或電子隔離設備。例如，最小寬度可藉由溝槽所需深度以及DRIE的長寬比能力決定。隔離溝槽的深度應至少如支撐基板的最終厚度或深於支撐基板的最終厚度。較佳地，隔離溝槽係深於最終厚度增加製程窗口。例如，溝槽深度可稍微地深於具有大約80μm最終厚度之支撐基板的80μm。雖然僅形成用於互連結構的互連隔離溝槽，但應可了解額外的互連溝槽可由於額外的互連結構形成。
參閱第4c圖，互連隔離溝槽係以介電材料填充。隔離溝槽係以例如矽氧化物填充。矽氧化物可藉由低壓化學氣相沈積(LPCVD)或濕式氧化沈積。此沈積技術係為共形的(conformal)。亦可使用填充介電材料的其它技術。移除基板上額外的的介電材料以形成互連結構介電層166。在一實施例中，移除額外的材料包含平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)。亦可使用其它形式的平坦化製程。平坦化製程形成介於介電層以及支撐基板表面之間的平坦頂面。在平坦化製程之後，基板表面可塗佈第一及第二表面介電層432，434。表面介電層可包含矽氧化物。亦可使用其它形式的介電材料。
在第4d圖中，圖案化基板以形成部分通孔4751 -475i 。可使用遮罩以及蝕刻技術達成圖案化基板。例如，可實施像是矽氧化物的硬遮罩。亦可使用其它形式的硬遮罩。可圖案化硬遮罩以形成對應於部分通孔的開口。為了圖案化硬遮罩，可使用例如光阻的軟遮罩。選擇性地暴露及顯影光阻來形成開口以暴露對應於部分通孔之硬遮罩。為改善微影解析度，可於光阻下方提供防反射塗層(anti-reflective coating，ARC)。舉例而言，藉由反應離子蝕刻(reactive ion etch，RIE)將軟遮罩的圖案轉換至硬遮罩以暴露支撐基板的表面。
實施深度反應離子蝕刻(deep reactive ion etch，DRIE)以形成部分通孔。在一實施例中，DRIE形成具有側壁輪廓或大約90°角度的通孔。例如，DRIE可形成具有大約89°±0.5°側壁角度的通孔。通孔的其它側壁角度亦可使用。對於溝槽而言，應避免再次進入的輪廓，因為此將造成通孔填充材料中的空隙。
通孔深度係大約位於互連結構第一及第二部分的介面附近。此例中，埋藏介電層分離表面基板以及底部或主體基板，第一及第二部分的介面係設置於主體基板內之埋藏介電層下。例如，通孔的介面或深度可為朝向底部基板大約3至10μm。亦可使用其它深度。通孔的深度可取決於例如埋藏介電層的深度、互連結構所需的總阻抗及/或支撐基板的最終厚度等因素。
在一些實施例中，單一部分通孔可形成互連結構。在一實施例中，部分通孔的剖面可為矩形形狀。亦可使用其它剖面形狀。剖面的直徑可為大約1μm。亦可使用部分通孔剖面的的其它尺寸。應了解到並非佈局的所有部分通孔具有相同的剖面形狀及/或尺寸。
如第4e圖所示，導電材料476係沈積於基板上，填充部分通孔。在填充部分通孔之前，應避免或移除可藉由蝕刻形成部分通孔產生的原生氧化層以及後蝕刻層。此層的移除可藉由例如清洗或濕蝕刻製程達成。
在一實施例中，部分通孔係填充有多晶矽以形成穿孔栓塞1761 -176i 。可藉由例如化學氣相沈積(CVD)來達成以多晶矽填充部分通孔。亦可使用填充部分通孔的其它技術。在一實施例中，部分通孔係填充有重摻雜多晶矽。在一實施例中，部分通孔係填充有具有第一極性類型摻雜物的重摻雜多晶矽。重摻雜多晶矽可為同時摻雜。多晶矽的摻雜濃度可為大約2e20 atm/cm3 。如圖所示，多晶矽亦塗佈於支撐基板底部。例如，多晶矽塗佈於支撐基板底部上的介電層，形成底部多晶矽層477。
在其它實施例中，部分通孔係以其它形式的導電材料填充。例如，部分通孔可以金屬材料或合金填充。此種材料包括例如銅、銅合金、鎢、鋁或其中的組合。根據製程需求，導電材料亦可塗佈於支撐基板底部。
在第4f圖中，係移除支撐基板的表面上額外的的導電材料，留下耦合穿孔栓塞的穿孔襯墊179。可藉由使用例如蝕刻遮罩的蝕刻製程達成移除額外的導電材料。蝕刻遮罩保護形成穿孔襯墊的導電材料，允許移除未保護的導電材料。蝕回製程可選擇性地對介電層432的表面移除導電材料。
如第4g圖所示，介電層433係形成於第一表面介電層上。介電層增加第一表面介電層432的厚度，且通常隔離穿孔。在一實施例中，介電層包含矽氧化物。矽氧化物可藉由例如電漿化學氣相沈積(PECVD)形成。亦可實施其它形式的介電材料或沈積技術。在一實施例中，介電層433可與第一表面介電層為相同材料。亦可使用提供不同介電材料的介電層。
參閱第4h圖，接觸開口478係形成於介電層433中以暴露穿孔襯墊。可使用遮罩以及蝕刻技術形成接觸開口。舉例而言，可藉由透過光標(reticle)暴露至暴露源來圖案化軟遮罩且可顯影軟遮罩來移除不需要的遮罩材料以建立開口。將軟遮罩的圖案轉換至介電層RIE來建立開口以暴露出穿孔襯墊。
如第4i圖所示，導電軌跡140係形成於支撐基板第一表面上方的介電層上。導電軌跡可為例如藉由沈積導電材料於介電層上以及填充接觸開口形成。導電材料可為例如銅或銅合金。導電材料可藉由PVD沈積。例如，導電材料可藉由濺鍍或蒸發沈積。亦可使用其它形式的導電材料或沈積技術。可使用例如遮罩及蝕刻技術圖案化導電層以形成導電軌跡，包括第一接觸襯墊146以及第二接觸襯墊148。圖案化的導電層作為例如電阻二極體邏輯(RDL)，以提供接觸襯墊以及互連結構之間的連接。
參閱第4j圖，係固定例如CMOS裝置的半導體裝置220至支撐基板上。亦使用提供其它形式的裝置。在一實施例中，半導體裝置係固定至使用共晶結合的支撐基板第一表面上。共晶結合可包含例如鋁、銅、金、銀、銦、錫、鍺、銲錫或矽材料。在一些實施例中，半導體裝置可固定至使用例如BCB、SU8或具有矽奈米粒子之SU8的黏著結合之支撐基板上。亦可根據製程需求使用提供的其它黏著劑或結合方法，例如玻璃粉末。
半導體裝置包括具有第一及第二主要表面的基板。第一主要表面222形成半導體裝置的頂面，然而，第二主要表面224形成半導體裝置的底面。介電層234係形成於半導體裝置之第二主要表面之下。導電層係形成於介電層之下。可使用例如遮罩或蝕刻技術圖案化導電層，以形成導電軌跡，包括第一接觸襯墊246及第二接觸襯墊248。半導體裝置的圖案化的導電軌跡提供例如接觸襯墊以及支撐基板的互連結構之間的電性連接。
如第4j圖所示，藉由從第二表面移除材料以將支撐基板變薄至所需厚度。支撐基板上頂部固定的半導體裝置因此作為變薄的支撐基板的支撐。支撐基板第二基板表面上之導電層以及表面介電層係藉由例如蝕刻移除。例如，可實施乾蝕刻或濕蝕刻以移除支撐基板第二基板表面上之導電層以及表面介電層。支撐基板接著藉由研磨變薄。在支撐基板變薄為所需厚度之後，係暴露被互連結構介電質圍繞的互連結構。
表面介電層134係形成於支撐基板的第二表面124上，如第4k圖所示。接觸開口578係形成於介電層134中以暴露互連結構。接觸開口可使用遮罩及蝕刻技術形成。舉例而言，可藉由透過光標(reticle)暴露至暴露源來圖案化軟遮罩且可顯影軟遮罩來移除不需要的遮罩材料以建立開口。將軟遮罩的圖案轉換至介電層RIE來建立開口以暴露出基板。
導電軌跡540係形成於支撐基板之第二表面上方的介電層134上。外部接觸，例如接觸球，可形成於接觸開口。
舉例而言，製程持續以形成互連結構的開口、第二導電軌跡以及第二支撐表面上之第二接觸襯墊。封裝接觸球可形成於第二接觸襯墊上。製程接著將其上具有半導體裝置之支撐基板切割至單一封裝件。
本發明可實施為其它特定形式而不悖離其精神或實質特徵。因此，在各層面所考慮的先前實施例僅為說明而非用於限制此處所述的本發明。本發明的範圍係由附加的專利申請範圍指示，而非先前所述內容及包含於此處專利申請範圍之等效範圍意義的所有改變。
100、400．．．裝置
110、220．．．半導體裝置
116．．．晶片接觸
120．．．支撐基板
121．．．主體基板
122、222．．．第一主要表面
123．．．表面基板
124、424、224．．．第二主要表面
126．．．埋藏介電層
128．．．空腔
132、432．．．第一表面介電層
134、434．．．第二表面介電層
140．．．第一導電軌跡
141．．．第一末端
146、246．．．第一接觸襯墊
150．．．第二導電軌跡
151．．．第二末端
148、156、248．．．第二接觸襯墊
160．．．封裝接觸
166．．．互連結構介電層
170．．．互連結構
171．．．第一部分
172．．．第二部分
173．．．介面
176、1761 -176i ．．．導電穿孔栓塞
179．．．穿孔襯墊
182．．．共晶結合
433、234．．．介電層
4751 -475i ．．．通孔
476．．．導電材料
477．．．多晶矽層
478、578．．．接觸開口
540．．．導電軌跡
R sub ．．．第二部分之阻抗
R1 -Ri ．．．阻抗
圖式中，類似引用符號於不同圖式中係參照為相同元件。再者，圖式並非為實際比例，其強調本發明之原理並非放在圖式上。在下列敘述中，本發明之各種實施例係伴隨下列圖式敘述，其中：
第1a至1d圖顯示裝置各種實施例的剖面圖；
第2a及2b圖顯示互連結構實施例之剖面圖及俯視圖；
第3圖顯示互連結構實施例的電路模型；以及
第4a至4k圖顯示形成裝置之製程實施例的剖面圖。
100．．．裝置
120．．．支撐基板
122．．．第一主要表面
124．．．第二主要表面
132．．．第一表面介電層
134．．．第二表面介電層
140．．．第一導電軌跡
146．．．第一接觸襯墊
150．．．第二導電軌跡
156．．．第二接觸襯墊
160．．．封裝接觸
166．．．互連結構介電層
170．．．互連結構
171．．．第一部分
172．．．第二部分
173．．．介面
176．．．導電穿孔栓塞

Claims (16)

  1. 一種用以形成半導體裝置的方法，包括：提供具有第一及第二主要表面的支撐基板；以及形成穿過該支撐基板中的該第一及第二主要表面的互連結構，該互連結構具有第一及第二部分，該第一部分自該第一或第二主要表面中之一者延伸，且該第二部分自該第一及第二主要表面中之另一者延伸，其中，形成該互連結構包含：於該互連結構之第一部分中形成包括導電材料的部分穿孔栓塞，該穿孔栓塞具有位於該第一及第二部分之介面的底部；以及於該互連結構的第二部分設置具有第一極性類型的摻雜物的重摻雜第二部分；其中，該導電材料包括多晶矽，以及該多晶矽摻雜有該第一極性類型之摻雜物。
  2. 如申請專利範圍第1項所述之方法，其中，該第一極性類型為n型。
  3. 如申請專利範圍第1項所述之方法，復包括形成圍繞該互連結構之隔離溝槽，以將該互連結構與該支撐基板之部分隔離。
  4. 如申請專利範圍第3項所述之方法，包括以介電材料填充該隔離溝槽，其中，該介電材料填充該隔離溝槽且位於該支撐基板之該第一主要表面上。
  5. 如申請專利範圍第4項所述之方法，包括移除在該支撐 基板上的過量介電材料，以形成在該支撐基板之該第一主要表面上之平坦的第一表面介電層。
  6. 如申請專利範圍第1項所述之方法，其中，該部分穿孔栓塞係藉由深度反應離子蝕刻所形成。
  7. 如申請專利範圍第1項所述之方法，其中，形成部分穿孔栓塞包括：圖案化該支撐基板以形成部分通孔；將導電材料沈積於該支撐基板上並填充該部分通孔；以及移除該支撐基板上的過量導電材料，以留下耦合至該部分穿孔栓塞的穿孔襯墊。
  8. 如申請專利範圍第7項所述之方法，包括在該第一表面介電層上形成介電層。
  9. 如申請專利範圍第8項所述之方法，包括在該介電層中形成接觸開口，以暴露該穿孔襯墊。
  10. 如申請專利範圍第9項所述之方法，包括在該介電層上形成耦合至該穿孔襯墊的導電軌跡。
  11. 如申請專利範圍第1項所述之方法，包括於該支撐基板上附接半導體裝置。
  12. 一種形成半導體封裝件的方法，包括：提供具有第一及第二主要表面的支撐基板；形成穿過該支撐基板中之該第一及第二主要表面的互連結構，該互連結構具有第一及第二部分，該第一部分自該第一或第二主要表面中之一者延伸，且該第二 部分自該第一及第二主要表面中之另一者延伸，其中，形成該互連結構包含：於該互連結構之第一部分中形成包括導電材料的部分穿孔栓塞，該穿孔栓塞具有位於該第一及第二部分之介面的底部；以及於該互連結構的第二部分設置具有第一極性類型的摻雜物的重摻雜第二部分；以及在該支撐基板上設置半導體裝置；其中，該導電材料包括多晶矽，以及該多晶矽摻雜有該第一極性類型之摻雜物。
  13. 一種半導體裝置，包括：支撐基板，具有第一及第二主要表面；互連結構，穿過該支撐基板中之該第一及第二主要表面，該互連結構具有第一及第二部分，該第一部分自該第一或第二主要表面中之一者延伸，且該第二部分自該第一及第二主要表面中之另一者延伸，其中，該互連結構包含：部分穿孔栓塞，包括位於該互連結構之第一部分中的導電材料，該穿孔栓塞具有位於該第一及第二部分之介面的底部，且該互連結構的第二部分重摻雜有第一極性類型的摻雜物，其中，該導電材料包括多晶矽，以及該多晶矽摻雜有該第一極性類型之摻雜物。
  14. 如申請專利範圍第13項所述之裝置，其中，該第一極 性類型為n型。
  15. 如申請專利範圍第13項所述之裝置，包括隔離溝槽，該隔離溝槽圍繞該互連結構，以將該互連結構與該支撐基板之部分隔離。
  16. 如申請專利範圍第15項所述之裝置，其中，該隔離溝槽包含介電材料。
TW100112611A 2011-03-21 2011-04-12 封裝件互連結構及其製造方法 TWI463604B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/052,134 US8513767B2 (en) 2011-03-21 2011-03-21 Package interconnects

Publications (2)

Publication Number Publication Date
TW201240018A TW201240018A (en) 2012-10-01
TWI463604B true TWI463604B (zh) 2014-12-01

Family

ID=46831741

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100112611A TWI463604B (zh) 2011-03-21 2011-04-12 封裝件互連結構及其製造方法

Country Status (6)

Country Link
US (1) US8513767B2 (zh)
KR (1) KR20120107414A (zh)
CN (1) CN102693936B (zh)
DE (1) DE102011088581B4 (zh)
SG (1) SG184624A1 (zh)
TW (1) TWI463604B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI708353B (zh) * 2016-11-30 2020-10-21 台灣積體電路製造股份有限公司 形成互連及形成半導體結構的方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8895211B2 (en) 2012-12-11 2014-11-25 GlobalFoundries, Inc. Semiconductor device resolution enhancement by etching multiple sides of a mask
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
US9776856B2 (en) * 2013-12-20 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum sealed MEMS and CMOS package
US9202792B2 (en) * 2014-04-25 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Structure and method of providing a re-distribution layer (RDL) and a through-silicon via (TSV)
US10315915B2 (en) * 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
CN107424953B (zh) * 2016-05-23 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9935079B1 (en) 2016-12-08 2018-04-03 Nxp Usa, Inc. Laser sintered interconnections between die
JP6981040B2 (ja) * 2017-05-17 2021-12-15 セイコーエプソン株式会社 封止構造、電子デバイス、電子機器、および移動体
US10163758B1 (en) * 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
EP3903346B1 (en) 2019-02-18 2024-04-03 Yangtze Memory Technologies Co., Ltd. Novel through silicon contact structure and method of forming the same
CN113013132A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 电性连接结构及包含其的电子装置
EP3855483A1 (en) * 2020-01-21 2021-07-28 Murata Manufacturing Co., Ltd. Through-interposer connections using blind vias
US11557565B2 (en) 2020-10-06 2023-01-17 Nxp Usa, Inc. Semiconductor device assembly and method therefor
US11502054B2 (en) 2020-11-11 2022-11-15 Nxp Usa, Inc. Semiconductor device assembly and method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US20080315253A1 (en) * 2006-02-13 2008-12-25 Wisconsin Alumni Research Foundation Front and backside processed thin film electronic devices
US20100276766A1 (en) * 2009-04-29 2010-11-04 Jinbang Tang Shielding for a micro electro-mechanical device and method therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3850855T2 (de) 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
EP2560199B1 (en) 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
WO2005088699A1 (en) 2004-03-10 2005-09-22 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device and a resulting device
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
US8536031B2 (en) * 2010-02-19 2013-09-17 International Business Machines Corporation Method of fabricating dual damascene structures using a multilevel multiple exposure patterning scheme

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US20080315253A1 (en) * 2006-02-13 2008-12-25 Wisconsin Alumni Research Foundation Front and backside processed thin film electronic devices
US20100276766A1 (en) * 2009-04-29 2010-11-04 Jinbang Tang Shielding for a micro electro-mechanical device and method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI708353B (zh) * 2016-11-30 2020-10-21 台灣積體電路製造股份有限公司 形成互連及形成半導體結構的方法

Also Published As

Publication number Publication date
TW201240018A (en) 2012-10-01
CN102693936B (zh) 2016-06-01
DE102011088581B4 (de) 2020-07-30
SG184624A1 (en) 2012-10-30
KR20120107414A (ko) 2012-10-02
DE102011088581A1 (de) 2012-09-27
US8513767B2 (en) 2013-08-20
US20120241901A1 (en) 2012-09-27
CN102693936A (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
TWI463604B (zh) 封裝件互連結構及其製造方法
US10777454B2 (en) 3D integration method using SOI substrates and structures produced thereby
TWI472000B (zh) 微機電系統裝置及其製造方法
US8587121B2 (en) Backside dummy plugs for 3D integration
CN105280610B (zh) 3dic互连器件及其形成方法
US9224714B2 (en) Semiconductor device having a through-substrate via
CN102446830B (zh) 形成低成本的tsv
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
JP5497756B2 (ja) 半導体素子の製造方法および半導体素子
TWI473223B (zh) 晶片封裝體及其製造方法
TWI602273B (zh) 半導體裝置
US20130026606A1 (en) Tsv pillar as an interconnecting structure
TWI551199B (zh) 具電性連接結構之基板及其製法
US20170271207A9 (en) Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
US20110254169A1 (en) Semiconductor device with through substrate via
TWI418000B (zh) 半導體結構及其形成方法
US9202792B2 (en) Structure and method of providing a re-distribution layer (RDL) and a through-silicon via (TSV)
TWI744398B (zh) 積體電路裝置及其形成方法
KR20120112091A (ko) 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
TW202046464A (zh) 積體電路封裝及其形成方法
KR101730736B1 (ko) 웨이퍼-웨이퍼 접합 공정 및 구조
CN104051419B (zh) 用于堆叠式器件的互连结构
WO2014020389A1 (en) Methods of forming semiconductor structures including a conductive interconnection, and related structures
CN115497929A (zh) 半导体封装及其制造方法