CN107424953B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制造方法和电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上堆叠形成有外延层和扩散阻挡层；在所述扩散阻挡层上形成图案化的掩膜层；以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔区域；去除所述扩散阻挡层，以露出所述硅通孔区域；在所述硅通孔区域以及所述硅通孔区域下方的所述半导体衬底部分的周围形成隔离结构，以形成硅通孔。本发明所述方法不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路板上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
因此，目前在所述3D集成电路(integrated circuit，IC)技术中大都采用硅通孔(Through Silicon Via，TSV)以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。TSV(Through Silicon Via)目前对于3D-IC芯片的发展以及缩小芯片封装尺寸至关重要。
目前的TSV工艺需要利用金属作为互连，基本主要用金属铜；铜电镀(Cu ECP)、铜研磨(Cu CMP)等制程是关键。
同时许多工艺挑战也随之产生，例如电镀中产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等等，使得TSV工艺中出现很多缺陷以及整合相关的问题。
因此，为解决目前工艺中的上述技术问题，有必要提出一种新的半导体器件及其制造方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明的实施例提供了一种半导体器件的制造方法，所述方法包括：
所述方法包括：
提供半导体衬底，在所述半导体衬底上堆叠形成有外延层和扩散阻挡层；
在所述扩散阻挡层上形成图案化的掩膜层；
以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔顶部区域；
去除所述扩散阻挡层，以露出所述硅通孔顶部区域；
在所述硅通孔顶部区域以及所述硅通孔顶部区域下方的所述半导体衬底部分的侧部周围形成隔离结构，且使得硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分共同形成硅通孔。
可选地，所述热退火的温度高于1100℃，退火时间大于100分钟。
可选地，所述半导体衬底具有第一表面和与之相对的第二表面，在所述第一表面上堆叠形成有所述外延层和所述扩散阻挡层；
从所述第二表面一侧形成所述隔离结构，以形成硅通孔。
可选地，在所述半导体衬底的所述第二表面上形成有保护层，在形成所述隔离结构之前还进一步包括去除所述保护层的步骤。
可选地，在形成所述隔离结构之前还进一步包括在所述硅通孔上方形成互连结构的步骤，和/或包括在所述外延层上方形成CMOS器件及其互连结构的步骤。
可选地，进行离子注入之后还进一步包括去除所述图案化的掩膜层的步骤，以露出所述扩散阻挡层。
可选地，所述半导体衬底为掺杂的半导体衬底，在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧，在所述器件区域中的所述半导体衬底表面以下至少2um的深度内为非扩散区域。
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底；
外延层，位于所述半导体衬底的上方；
硅通孔，包括硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分，其中，所述硅通孔顶部区域位于所述外延层中，所述硅通孔顶部区域为掺杂区域；
隔离结构，位于所述硅通孔的侧部周围，使得硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分共同形成硅通孔。
可选地，所述半导体器件还进一步包括：
互连结构，位于所述硅通孔的上方与所述硅通孔电连接；
CMOS器件及其互连结构，位于所述硅通孔外侧的所述外延层上。
可选地，所述半导体衬底为掺杂的半导体衬底，在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧，在所述器件区域中的所述半导体衬底表面以下至少2um的深度内为非扩散区域。
硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域硅通孔顶部区域本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决目前工艺制备硅通孔的过程中产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题，提供了一种半导体器件的制备方法，在所述方法中首先执行TSV光刻和离子注入，以在所述外延层中进行高掺杂离子注入；通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平；在形成隔离结构之后，结合所述掺杂区域以及下方的半导体衬底形成Si-TSV。在本发明中基于外延硅晶圆(Epi wafer)，利用目前外延硅晶圆(Epi wafer)硅衬底的低阻值特性(电阻率～15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图；
图2A-图2E为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前工艺中存在的问题，本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上堆叠形成有外延层和扩散阻挡层；
在所述扩散阻挡层上形成图案化的掩膜层；
以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔顶部区域；
去除所述扩散阻挡层，以露出所述硅通孔顶部区域；
在所述硅通孔顶部区域和所述硅通孔顶部区域下方的所述半导体衬底的周围形成隔离结构，以形成硅通孔。
其中，所述半导体衬底为经掺杂的半导体衬底，例如所述半导体衬底为高掺杂的硅衬底，硅衬底的低阻值特性(电阻率为10-20mohm.cm，例如约15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，本发明中所述外延层(外延单晶)生长是基于较低阻值的硅衬底(高掺杂)上生长出较高阻值的薄外延层(低掺杂)。
在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧。
其中，在本发明中所述热退火的温度高于1100℃，退火时间大于100分钟。
在本发明中在预期形成硅通孔顶部区域的外延层中进行重掺杂离子注入，进而形成硅通孔顶部区域(TSV区域)，其中所述离子注入浓度至少为1E+16原子/cm3以上。
其中，所述掺杂离子的类型基于外延层(外延晶圆)的掺杂类型，例如P型外延层可采用硼B；例如在预期形成硅通孔顶部区域的外延层中注入1E+16原子/cm3的B离子。
进一步，所述热退火为高温热退火，通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平。
例如在1150摄氏度高温退火150分钟以上的条件下执行所述高温热退火。
其中，所述高温退火过程中离子扩散包括横向扩散和纵向扩散，所述横向扩散是指在同一深度上沿中心向外扩散，纵向扩散是指在纵向上由下向上或者由上向下的扩散。
其中，在执行完高温扩散之后，在纵向扩散上具有以下特点：
通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平，例如在外延层的掺杂浓度从上至下浓度在1E+17原子/cm3-1E+20原子/cm3的范围内，浓度均一性良好，通过所述掺杂所述硅通孔顶部区域的平均电阻率可达到～20mohm.cm。
可选地，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。
例如在所述衬底层的重掺杂离子会从下至上的扩散，保留非扩散区域>2um，以需要保证其扩散距离不影响到CMOS器件。
其中，所述Si-TSV在横向扩散上具有以下特点：
在本发明的一具体实施方式中所述硅通孔的横向扩散距离以掺杂直径15um为例，硅通孔顶部区域的横向掺杂直径28um，因此在硅通孔顶部区域(所述外延层)横向扩散单侧为6.5um；整体的硅通孔阻值以掺杂直径15um、TSV长度100um为例，阻值为92ohm，平均电阻率为15.2mohm.cm。
本发明为了解决目前工艺制备硅通孔的过程中产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题，提供了一种半导体器件的制备方法，在所述方法中首先执行TSV光刻和离子注入，以在所述外延层中进行高掺杂离子注入；通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平；在形成隔离结构之后，结合所述掺杂区域以及下方的半导体衬底形成Si-TSV。在本发明中基于外延硅晶圆(Epi wafer)，利用目前外延硅晶圆(Epi wafer)硅衬底的低阻值特性(电阻率～15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面，参照图1以及图2A-图2E来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底上堆叠形成有外延层和扩散阻挡层；
步骤S2：在所述扩散阻挡层上形成图案化的掩膜层；
步骤S3：以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔顶部区域；
步骤S4：去除所述扩散阻挡层，以露出所述硅通孔顶部区域；
步骤S5：在所述硅通孔顶部区域以及所述硅通孔顶部区域下方的所述半导体衬底部分的周围形成隔离结构，以形成硅通孔。
本实施例的半导体器件的制造方法，具体包括如下步骤：
执行步骤一，提供半导体衬底202，在所述半导体衬底上堆叠形成有外延层203和扩散阻挡层。
具体地，如图2A所示，所述半导体衬底202可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底202具有第一表面和与之相对的第二表面，在所述第一表面上堆叠形成有所述外延层203和所述扩散阻挡层。
其中，所述半导体衬底202为掺杂离子的衬底，其中，所述半导体衬底为经掺杂的半导体衬底，例如所述半导体衬底为高掺杂的硅衬底，硅衬底的低阻值特性(电阻率为10-20mohm.cm，例如约15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，本发明中所述外延层(外延单晶)生长是基于较低阻值的硅衬底(高掺杂)上生长出较高阻值的薄外延层(低掺杂)。
所述半导体衬底202中掺杂离子由下向上浓度依次减小，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。例如在所述衬底层的重掺杂离子会从下至上的扩散，保留非扩散区域>2um，以需要保证其扩散距离不影响到CMOS器件。
其中，所述半导体衬底202为硅衬底，具有较小的电阻值，例如20mohm.cm。
进一步，在所述半导体衬底的第一表面上形成有扩散阻挡层，其中，所述扩散阻挡层作为离子扩散的阻挡层，可以选用氧化物和/或氮化物。
可选地，在本发明的一实施例中所述扩散阻挡层选用氧化物204和氮化物205的叠层，如图2A所示，所述扩散阻挡层包括先后形成的氧化物204和氮化物205。
其中，所述氧化物204和氮化物205的厚度远小于所述外延层的厚度，其具体范围并不局限于某一数值范围。
可选地，在所述半导体衬底的所述第二表面上形成有保护层201，以保护所述第二表面。
执行步骤二，在所述扩散阻挡层上形成图案化的掩膜层。
具体地，在该步骤中在所述扩散阻挡层上形成掩膜层并图案化，以露出要形成硅通孔顶部区域的外延层部分。
其中，所述掩膜层可以选用常规的掩膜层，例如可以选用光刻胶层，然后对所述光刻胶层进行显影，以露出要形成硅通孔顶部区域的外延层部分，如图2B所示。
执行步骤三，以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔顶部区域。
具体地，如图2C所示，其中，在本发明中所述热退火的温度高于1100℃，退火时间大于100分钟，以使所述掺杂离子扩散，均匀的分布于所述硅通孔顶部区域。
在本发明中在预期形成硅通孔顶部区域的外延层中进行重掺杂离子注入，进而形成硅通孔顶部区域(TSV区域)，其中所述离子注入浓度至少为1E+16原子/cm3以上。
其中，所述掺杂离子的类型基于外延层(外延晶圆)的掺杂类型，例如P型外延层可采用硼B；例如在预期形成硅通孔顶部区域的外延层中注入1E+16原子/cm3的B离子。
进一步，所述热退火为高温热退火，通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平。
例如在1150摄氏度高温退火150分钟以上的条件下执行所述高温热退火。
其中，所述高温退火过程中离子扩散包括横向扩散和纵向扩散，所述横向扩散是指在同一深度上沿中心向外扩散，纵向扩散是指在纵向上由下向上或者由上向下的扩散。
其中，在执行完高温扩散之后，在纵向扩散上具有以下特点：
通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平，例如在外延层的掺杂浓度从上至下浓度在1E+17原子/cm3-1E+20原子/cm3的范围内，浓度均一性良好，通过所述掺杂所述硅通孔顶部区域的平均电阻率可达到～20mohm.cm。
可选地，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。
例如在所述衬底层的重掺杂离子会从下至上的扩散，保留非扩散区域>2um，以需要保证其扩散距离不影响到CMOS器件。
其中，所述Si-TSV在横向扩散上具有以下特点：
在本发明的一具体实施方式中所述硅通孔的横向扩散距离以掺杂直径15um为例，硅通孔顶部区域的横向掺杂直径28um，因此在硅通孔顶部区域(所述外延层)横向扩散单侧为6.5um；整体的硅通孔阻值以掺杂直径15um、TSV长度100um为例，阻值为92ohm，平均电阻率为15.2mohm.cm。
在本发明中利用所述外延层具有较小阻值的特点，对其进行重离子掺杂，以进一步降低所述外延层的电阻，形成硅通孔顶部区域，使其接近衬底的阻值，通过图案化，在所述硅通孔顶部区域以及下方的衬底中形成隔离结构，从而在硅通孔顶部区域以及下方形成硅通孔，所述方法避免了需要形成沟槽进而填充沟槽的步骤，克服了填充形成孔洞和过度抛光的问题。
去除所述掩膜层，例如可以通过灰化、氧化等方法去除，并不局限于某一种。
可选地，在执行高温退火步骤之前去除所述掩膜层。
执行步骤四，去除所述扩散阻挡层，以露出所述硅通孔顶部区域。
具体地，如图2D所示，在该步骤中可以通过干法或者湿法区除所述扩散阻挡层。
可选地，选用与所述外延层具有较大蚀刻选择比的方法去除所述扩散阻挡层，并不局限于某一种，例如选用反应离子蚀刻方法，所述反应离子刻蚀选用CxFy气体，例如CF4、CHF3、C4F8或C5F8，在本发明的一具体实施方式中，所述蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400 sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤五，执行常规CMOS工艺形成器件和后段金属互连。
具体地，如图2E所示，在所述硅通孔顶部区域上方形成互连结构，同时在所述外延层上方形成CMOS器件及其互连结构。
可选地，在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。
在所述第一表面上，在所述器件区域中形成各种CMOS器件，例如在所述器件区域形成栅极结构。
然后沉积第一介电层以覆盖所述CMOS器件和所述外延层。
接着图案化所述第一介电层，以在所述第一介电层中形成导电通孔或者插塞等，以分别与所述硅通孔顶部区域和所述CMOS器件形成电连接。
接着沉积第二介电层，并图案化所述第二介电层，以在所述第二介电层中形成与所述导电通孔或者插塞电连接的金属层，如图2E所示。
其具体地的形成方法不再赘述，除了形成上述结构之外还可以进一步形成其他器件。
执行步骤五，在所述硅通孔顶部区域和所述硅通孔顶部区域下方的所述半导体衬底的周围形成隔离结构，以形成硅通孔。
具体地，如图2E所示，从所述半导体衬底的第二表面一侧形成所述隔离结构。
在形成所述隔离结构之前还进一步包括对所述第二表面进行晶背研磨。
具体地，在该实施例中掩膜所述半导体衬底的第二表面至去除所述保护层201。
去除所述保护层之后图案化所述半导体衬底的第二表面，在所述硅通孔顶部区域和所述硅通孔顶部区域下方的所述半导体衬底的周围形成沟槽，如图2E所示。
在本发明的一具体实施方式中蚀刻所述半导体衬底和所述外延层至第一表面上的第一介电层，以在所述硅通孔顶部区域的周围形成隔离。
可选地，在该步骤中可以蚀刻去除部分所述硅通孔顶部区域，以便在所述硅通孔顶部区域周围形成所述隔离结构。
至此，完成了本发明实施例的制备所述半导体气器件的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
本发明为了解决目前工艺制备硅通孔的过程中产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题，提供了一种半导体器件的制备方法，在所述方法中首先执行TSV光刻和离子注入，以在所述外延层中进行高掺杂离子注入；通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平；在形成隔离结构之后，结合所述掺杂区域以及下方的半导体衬底形成Si-TSV。在本发明中基于外延硅晶圆(Epi wafer)，利用目前外延硅晶圆(Epi wafer)硅衬底的低阻值特性(电阻率～15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例二
本发明实施例提供一种半导体器件，其采用前述实施例一中的制造方法制备获得。
下面，参照图2E来描述本发明实施例提出的半导体器件的一种结构。其中，图2E为本发明实施例的半导体器件的结构的一种剖视图。
如图2E所示，本实施例的半导体器件包括：
半导体衬底202；
外延层203，位于所述衬底的上方；
硅通孔顶部区域，位于所述外延层中，所述硅通孔顶部区域为掺杂区域；
隔离结构，位于所述硅通孔顶部区域以及所述硅通孔顶部区域下方的所述半导体衬底形成的硅通孔的周围。
所述半导体衬底202可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底202具有第一表面和与之相对的第二表面，在所述第一表面上堆叠形成有所述外延层203和所述扩散阻挡层。
其中，所述半导体衬底202为掺杂离子的衬底，并且由下向上浓度依次减小，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。例如在所述衬底层的重掺杂离子会从下至上的扩散，保留非扩散区域>2um，以需要保证其扩散距离不影响到CMOS器件。
其中，所述半导体衬底202为硅衬底，具有较小的电阻值，例如20mohm.cm。
在本发明中在预期形成硅通孔顶部区域的外延层中进行重掺杂离子注入并退火，进而形成硅通孔顶部区域(TSV区域)，其中所述离子注入浓度至少为1E+16原子/cm3以上。
其中，在本发明中所述热退火的温度高于1100℃，退火时间大于100分钟，以使所述掺杂离子扩散，均匀的分布于所述硅通孔顶部区域。
其中，所述掺杂离子的类型基于外延层(外延晶圆)的掺杂类型，例如P型外延层可采用硼B；例如在预期形成硅通孔顶部区域的外延层中注入1E+16原子/cm3的B离子。
进一步，所述热退火为高温热退火，通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平。
例如在1150摄氏度高温退火150分钟以上的条件下执行所述高温热退火。
其中，所述高温退火过程中离子扩散包括横向扩散和纵向扩散，所述横向扩散是指在同一深度上沿中心向外扩散，纵向扩散是指在纵向上由下向上或者由上向下的扩散。
其中，在执行完高温扩散之后，在纵向扩散上具有以下特点：
通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平，例如在外延层的掺杂浓度从上至下浓度在1E+17原子/cm3-1E+20原子/cm3的范围内，浓度均一性良好，通过所述掺杂所述硅通孔顶部区域的平均电阻率可达到～20mohm.cm。
可选地，在所述器件区域中在所述半导体衬底表面以下至少2um的深度内为非扩散区域。
例如在所述衬底层的重掺杂离子会从下至上的扩散，保留非扩散区域>2um，以需要保证其扩散距离不影响到CMOS器件。
其中，所述Si-TSV在横向扩散上具有以下特点：
在本发明的一具体实施方式中所述硅通孔的横向扩散距离以掺杂直径15um为例，硅通孔顶部区域的横向掺杂直径28um，因此在硅通孔顶部区域(所述外延层)横向扩散单侧为6.5um；整体的硅通孔阻值以掺杂直径15um、TSV长度100um为例，阻值为92ohm，平均电阻率为15.2mohm.cm。
在本发明中利用所述外延层具有较小阻值的特点，对其进行重离子掺杂，形成硅通孔顶部区域，以进一步降低所述外延层的电阻，使其接近衬底的阻值，通过图案化，在所述硅通孔顶部区域以及下方的衬底中形成隔离结构，从而在硅通孔顶部区域以及下方形成硅通孔，所述方法避免了需要形成沟槽进而填充沟槽的步骤，克服了填充形成孔洞和过度抛光的问题。
在所述硅通孔顶部区域上方形成有互连结构，同时在所述外延层上方形成CMOS器件和互连结构。
在所述第一表面上，在所述器件区域中形成有各种CMOS器件，例如在所述器件区域形成栅极结构。
在所述硅通孔顶部区域和所述硅通孔顶部区域下方的所述半导体衬底的周围形成有隔离结构，以形成硅通孔。
本发明为了解决目前工艺中制备硅通孔的过程中产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题，提供了一种半导体器件及其制备方法，在所述方法中首先执行TSV光刻和离子注入，以在所述外延层中进行高掺杂离子注入；通过高温热退火，使掺杂离子均匀扩散，将外延层阻值降低至接近衬底水平；在形成隔离结构之后，结合所述掺杂区域以及下方的半导体衬底形成Si-TSV。
在本发明中基于外延硅晶圆(Epi wafer)，利用目前外延硅晶圆(Epi wafer)硅衬底的低阻值特性(电阻率～15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例一所述的半导体器件的制造方法制造的半导体器件，或包括实施例二所述的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制造方法所制得的半导体器件，所述半导体器件包括半导体衬底；外延层，位于所述衬底的上方；硅通孔顶部区域，位于所述外延层中，所述硅通孔顶部区域为掺杂区域；隔离结构，位于所述硅通孔顶部区域以及所述硅通孔顶部区域下方的所述半导体衬底形成的硅通孔的周围。在本发明中基于外延硅晶圆(Epi wafer)，利用目前外延硅晶圆(Epi wafer)硅衬底的低阻值特性(电阻率～15mohm.cm)，来形成“Si-TSV”，不需要额外的金属填充，避免了产生的孔洞(void)、研磨时的过度抛光(over polish)，以及金属与硅衬底(或氧化物绝缘层)之间的应力匹配等问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上堆叠形成有外延层和扩散阻挡层；
在所述扩散阻挡层上形成图案化的掩膜层；
以所述掩膜层为掩膜对所述外延层进行离子注入并进行热退火，以形成硅通孔顶部区域；
去除所述扩散阻挡层，以露出所述硅通孔顶部区域；
在所述硅通孔顶部区域以及所述硅通孔顶部区域下方的所述半导体衬底部分的侧部周围形成隔离结构，且使得硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分共同形成硅通孔。
2.根据权利要求1所述的方法，其特征在于，所述热退火的温度高于1100℃，退火时间大于100分钟。
3.根据权利要求1所述的方法，其特征在于，所述半导体衬底具有第一表面和与之相对的第二表面，在所述第一表面上堆叠形成有所述外延层和所述扩散阻挡层；
从所述第二表面一侧形成所述隔离结构，以形成硅通孔。
4.根据权利要求3所述的方法，其特征在于，在所述半导体衬底的所述第二表面上形成有保护层，在形成所述隔离结构之前还进一步包括去除所述保护层的步骤。
5.根据权利要求1或3所述的方法，其特征在于，在形成所述隔离结构之前还进一步包括在所述硅通孔上方形成互连结构的步骤，和/或包括在所述外延层上方形成CMOS器件及其互连结构的步骤。
6.根据权利要求1或3所述的方法，其特征在于，进行离子注入之后还进一步包括去除所述图案化的掩膜层的步骤，以露出所述扩散阻挡层。
7.根据权利要求1或3所述的方法，其特征在于，所述半导体衬底为掺杂的半导体衬底，在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧，在所述器件区域中的所述半导体衬底表面以下至少2um的深度内为非扩散区域。
8.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底；
外延层，位于所述半导体衬底的上方；
硅通孔，包括硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分，其中，所述硅通孔顶部区域位于所述外延层中，所述硅通孔顶部区域为掺杂区域；
隔离结构，位于所述硅通孔的侧部周围，使得硅通孔顶部区域以及位于所述硅通孔顶部区域下方的所述半导体衬底部分共同形成硅通孔。
9.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还进一步包括：
互连结构，位于所述硅通孔的上方与所述硅通孔电连接；
CMOS器件及其互连结构，位于所述硅通孔外侧的所述外延层上。
10.根据权利要求8所述的半导体器件，其特征在于，所述半导体衬底为掺杂的半导体衬底，在所述半导体衬底中形成有器件区域，所述器件区域位于所述硅通孔顶部区域的外侧，在所述器件区域中的所述半导体衬底表面以下至少2um的深度内为非扩散区域。
11.一种电子装置，其特征在于，包括权利要求8至10之一所述的半导体器件。
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