CN102693936A - 封装件互连结构 - Google Patents

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Abstract

一种封装件互连结构。是提供支撑基板，其具有第一主要表面及第二主要表面。互连结构是形成穿过于该支撑基板中的该第一主要表面及该第二主要表面。互连结构具有第一部分及第二部分。该第一部分自该第一主要表面或第二主要表面中的一者延伸，该第二部分自该第一主要表面及第二主要表面中的另一者延伸。互连结构包括部分的穿孔栓塞，穿孔栓塞具有于该互连结构的第一部分中的导电材料。穿孔栓塞具有底部，底部是位于该第一部分及该第二部分的接口的附近。以第一极性类型的掺杂物重掺杂该互连结构的第二部分。

Description

封装件互连结构
技术领域
本发明是关于一种封装结构，特别是，关于一种封装件互连结构。
背景技术
已提供晶圆级封装来将晶圆堆栈在一起以制造极度紧密的电子封装件。硅穿孔信道(TSV，through silicon via)工艺是为使用晶圆级封装的一种技术。其可实现小型装置的生产以及晶圆的堆栈以提供整合。虽然TSV可提供较高的可靠度以及较少的寄生效应，然而，其需要长的工艺时间以蚀刻深孔，例如，大约150μm的深度。此外，TSV是为相当昂贵的技术，且亦产生可能影响良率的高应力。此减少生产量以及导致装置的制造成本增加。
发明内容
本发明是揭露一种用以形成装置的方法。该方法包括提供支撑基板，其具有第一主要表面及第二主要表面。该方法还包括形成穿过于该支撑基板中的该第一主要表面及该第二主要表面的互连结构。该互连结构具有第一部分及第二部分。该第一部分自该第一主要表面或该第二主要表面中的一者延伸，该第二部分自该第一主要表面或第二主要表面中的另一者延伸。该互连结构包括部分的穿孔栓塞，该穿孔栓塞包含于该互连结构的第一部分中的导电材料。该穿孔栓塞具有底部，底部是位于该第一部分及该第二部分的接口的附近。以第一极性类型的掺杂物重掺杂该互连结构的该第二部分。
在一实施例中，是揭露一种形成半导体封装件的方法。该方法包含提供支撑基板，其具有第一及第二主要表面。该方法亦包括形成互连结构，其穿过该支撑基板中的该第一及第二主要表面。该互连结构具有第一及第二部分。该第一部分自该第一或第二主要表面中的一者延伸，该第二部分自该第一或第二主要表面中的另一者延伸。该互连结构包括部分的穿孔栓塞，该穿孔栓塞具有于该互连结构的第一部分中的导电材料。该穿孔栓塞具有底部，底部是位于该第一部分及该第二部分的接口的附近。以第一极性类型的掺杂物重掺杂该互连结构的第二部分。该方法还包括在该支撑基板上设置半导体装置。
在另一实施例中，是揭露一种装置。该装置包括支撑基板，其具有第一及第二主要表面。该装置亦包括互连结构，其穿过该支撑基板中的该第一及第二主要表面。该互连结构具有第一及第二部分。该第一部分自该第一或第二主要表面中的一者延伸，该第二部分自该第一或第二主要表面中的另一者延伸。该互连结构包括部分的穿孔栓塞，该穿孔栓塞包含于该互连结构的第一部分中的导电材料。该穿孔栓塞具有底部，底部是位于该第一部分及该第二部分的接口的附近且以第一极性类型的掺杂物重掺杂该互连结构的第二部分。
在此处所揭露的该些实施例与其它优点及特征，将经由参照下列叙述以及附加图标而变得显而易见。此外，应了解到，在此处所述的各种实施例的特征并不会互相排斥，且可以存在于各种组合及排列中。
附图说明
图式中，类似引用符号于不同图式中是参照为相同组件。再者，图式并非为实际比例，其强调本发明的原理并非放在图式上。在下列叙述中，本发明的各种实施例是伴随下列图式叙述，其中：
图1a至1d显示装置各种实施例的剖面图；
图2a及2b显示互连结构实施例的剖面图及俯视图；
图3显示互连结构实施例的电路模型；以及
图4a至4k显示形成装置的工艺实施例的剖面图。
具体实施方式
实施例大体上是关于装置。举例而言，装置可为半导体装置。在其它实施例中，装置可为包括微机电系统(micro-electromechanical system，MEMS)以及半导体或集成电路装置的混合型装置。MEMS装置可为各种类型的MEMS装置，例如射频MEMS、惯性MEMS或生物MEMS。亦可使用其它类型的MEMS装置。特别是，实施例是关于有助于装置封装的互连结构。举例而言，可在晶圆级封装技术中运用实施例。举例而言，可将装置整合至例如加速度计、陀螺仪或共鸣器的产品内。亦可使用其它类型的产品。
图1a至1d显示装置100的各种实施例的部分的剖面图。举例而言，此部分可为装置的一半。参阅图1a，是提供支撑基板120。支撑基板可作为处理基板(handler substrate)或处理晶圆。例如，处理基板可为装置的封装件或部分封装件。至于处理晶圆，其可用作晶圆级封装。在一些实施例中，支撑基板可为MEMS装置。支撑基板包括第一主要基板表面122以及第二主要基板表面124。举例而言，第一主要表面是为顶面，而第二主要表面是为底面。例如，顶面可提供半导体或集成电路装置安装于其上的表面。
在一实施例中，支撑基板包含半导体材料，例如结晶材料。例如，支撑基板包含硅。其它类型的半导体材料，例如锗化硅、锗、砷化镓或任何其它适当的半导体材料，包括后来发展出的材料，亦可使用作为支撑基板。举例而言，对于200mm的晶圆，处理基板的厚度可在大约150至725μm的范围。提供具有其它厚度的处理基板亦是有用的。
支撑基板可掺杂具有极性的掺杂物。例如，基板可掺杂p型或n型掺杂物。p型掺杂物可包括硼、铝、铟或其组合，而n型掺杂物可包括磷、砷、锑或其组合。在其它实施例中，基板可为本质基板。
在一实施例中，处理基板可为重掺杂基板。在一实施例中，基板包含重掺杂n型(n+)基板。亦可使用提供的重掺杂p型(p+)基板。基板的掺杂物浓度应足以提供低薄膜电阻(sheet resistance)。在一实施例中，掺杂物浓度应足以提供大约0.05Ωcm或更低的薄膜电阻。亦可使用提供具有其它薄膜电阻值的基板。
第一主要基板表面及第二主要基板表面是具有第一表面介电层132以及第二表面介电层134。举例而言，介电层可为硅氧化物。亦可使用例如氮化硅的其它形式介电材料作为介电层。应了解到第一介电层以及第二介电层不需要以相同材料形成。
第一基板表面包括形成于第一导电轨迹140(conductive traces)上的第一接触衬垫146。举例而言，第一接触衬垫的排列及布局有助于电性耦合接触安装于第一基板表面上的半导体装置。例如，第一接触衬垫布局有助于连接接触覆晶芯片(flip chip)。亦可使用第一接触衬垫布局透过打线连接技术以有助于连接其它形式的芯片。第二基板表面包括形成于第二导电轨迹150上的第二接触衬垫156。封装接触160，例如传导接触球，是形成于第二接触衬垫上。举例而言，封装接触可包含焊锡球。亦可使用其它形式的封装接触。第二接触衬垫的排列或布局可形成球格数组(ball grid array，BGA)格式。亦可使用提供的第二接触衬垫布局的其它形式以提供其它封装接触组态。接触衬垫以及导电轨迹可由导电材料形成，例如铜或铜合金。使用其它形式的导电材料形成的导电轨迹以及接触衬垫亦可使用。导电轨迹以及接触衬垫亦通过表面介电层与支撑基板隔离。
互连结构170是设置于基板上，以提供第一主要表面及第二主要表面上第一及第二导电轨迹之间的电性连接。此允许第一接触衬垫电性耦合至第二接触衬垫以及封装接触。电性轨迹可作为重新分配层(redistribution layers)以有助于第一及第二表面上所需的第一及第二接触衬垫布局。
互连结构通常在各自的第一及第二接触衬垫之间提供电性连接。举例而言，互连结构提供电性连接至基板的二个表面。在一些例子中，互连结构可提供互相连接至表面上超过一个的接触衬垫。例如，一些接触衬垫可为表面上共同的接触。
在一实施例中，互连结构是通过互连结构介电层166而与支撑基板的其它组件隔离。举例而言，互连结构介电层可为硅氧化物。亦可使用其它形式的介电材料作为互连结构介电层。在一实施例中，互连结构介电层围绕互连结构以及从基板的第一主要表面延伸至第二主要表面。
互连结构可具有矩形剖面形状。举例而言，剖面的直径可为大约40μm。亦可使用提供具有其它剖面形状或尺寸的互连结构。
在一实施例中，互连结构包含基板的掺杂区域。在一实施例中，互连结构是为重掺杂的互连结构区域。例如，互连结构是为具有第一极性掺杂物的重掺杂互连结构区域。第一极性可为n型，形成重掺杂n型(n+)互连结构区域。亦可使用提供的重掺杂p型(p+)互连结构区域。重掺杂区域的掺杂物浓度应足以提供低薄膜电阻。在一实施例中，掺杂物浓度应足以提供大约0.05Ωcm或更低的薄膜电阻。亦可使用提供具有其它薄膜电阻值的基板。
在一实施例中，互连结构可具有与支撑基板相同的掺杂物形式以及浓度。例如，基板包含具有第一极性类型掺杂物的重掺杂基板。在一实施例中，基板可为用于n-互连结构的n-掺杂基板。在其它实施例中，支撑基板可具有相较于互连结构区域，不同掺杂物浓度的不同极性类型掺杂物。例如，基板相较于互连结构可为本质或具有不同掺杂物或不同掺杂浓度的掺杂。此例中，互连结构可通过例如使用植入物掩模(implant mask)的离子布值分别地掺杂。
互连结构包括第一部分171及第二部分172。第一部分是来自于基板的主要表面中的一者，第二部分是来自于基板的主要表面中的另一者。互连结构的第一及第二部分的接口173是设置于基板内。
互连结构的第一部分包括至少一个部分导电穿孔栓塞176。部分导电穿孔栓塞具有自基板的主要表面中的一者延伸的表面末端。部分导电穿孔栓塞具有表面末端以及内部末端。举例而言，部分穿孔的表面末端是大约与支撑基板的表面共平面。在一实施例中，表面末端是耦合至基板表面上的导电轨迹。部分导电穿孔栓塞的内部末端是大约设置于互连结构的第一及第二部分的接口173附近。就其本身而论，部分导电穿孔栓塞并未自一个主要表面延伸至其它主要表面。
如图所示，第一部分是为互连结构的上面部分。例如，第一部分是由基板的上(或第一)表面形成。在其它实施例中，第一部分可为互连结构的下面部分。例如，第一部分是由基板的下(或第二)表面形成。
在一实施例中，导电穿孔栓塞或多个栓塞包含掺杂有与互连结构区域相同的极性类型掺杂物的多晶硅。例如，多晶硅栓塞是掺杂第一极性类型掺杂物。第一极性类型可为n型(n)或p型(p)。在一实施例中，导电穿孔栓塞包含重掺杂有第一极性类型掺杂物的多晶硅。例如，导电穿孔栓塞可重掺杂有n型(n+)或p型(p+)多晶硅穿孔栓塞。使用的多晶硅可实现穿孔第一方法以及在高温工艺中使用。在其它实施例中，导电穿孔栓塞可包含导电材料，例如，铜、钨或铝。亦可使用提供的其它形式导电材料。材料可根据使用于工艺中的温度选择。
互连结构的第二部分包含重掺杂有第一极性类型掺杂物的基板材料。互连结构的重掺杂部分在部分导电穿孔栓塞以及互连结构区域的基板材料之间形成电性连接。此在第一及第二基板表面上第一及第二电性轨迹之间建立电性连接，而不需通过自支撑基板的一个主要表面延伸至另一个主要表面的接触栓塞。
图1b显示装置100的另一实施例。装置是类似于图1a所述的装置。类似的参考编号是标示为类似组件。类似组件不需详细讨论。如图所示，是提供支撑基板120。例如，支撑基板包含半导体材料且作为处理基板。在一实施例中，支撑基板包含具有空腔128的空腔基板。空腔基板可例如用于形成例如射频MEMS或Inertial MEMS的MEMS装置。亦可使用形成MEMS装置的其它形式。例如，MEMS装置是整合至例如麦克风、压力传感器或能量采集器的产品内。MEMS装置亦可使用于其它型式的产品。
在一实施例中，空腔基板包括主要或主体基板121，其具有空腔128以及表面基板123。主体基板可选择地通过埋藏介电层126分离。例如此种组态，建立例如绝缘体上硅(silicon on insulator，SOI)基板的绝缘体上结晶(crystalline oninsulator，COI)基板。亦可使用其它形式的COI基板。COI基板可包括形成MEMS装置的特征及装置层。支撑基板包括如图1a所示的第一主要表面122上的第一接触衬垫146以及第一导电轨迹140、第二主要表面124上具封装接触160的第二接触衬垫156及第二导电轨迹150以及互连结构170。
图1c至1d显示装置100的其它实施例。如图所示，装置包括支撑基板，类似于图1a-1b所示。类似的参考编号是标示为类似组件。类似组件不需详细讨论。参阅图1c-1d，是提供支撑基板120。支撑基板包含例如半导体材料且作为处理基板。在一实施例中，支撑基板包含具有空腔128的空腔基板，如图1d所示。支撑基板可为MEMS装置。支撑基板包括第一主要表面122上的第一接触衬垫146以及第一导电轨迹140、第二主要表面124上具有封装接触160的第二接触衬垫156及第二导电轨迹150以及互连结构170。
在一实施例中，半导体装置110是安装于支撑基板的第一表面上。在一实施例中，半导体装置可固定至使用共晶结合182的支撑基板上。共晶结合可包含例如铝、铜、金、银、铟、锡、锗、焊锡、硅或其中组合的材料。在一些实施例中，共晶结合可包含铝锗或硅镍。共晶结合可作为支撑基板以及半导体装置之间的互连结构。此外，共晶结合可形成支撑基板以及半导体装置之间的密封，作为密封连结。在其它实施例中，半导体装置可固定至使用例如BCB、SU8或具有硅奈米粒子的SU8的粘着结合的支撑基板上。亦可根据工艺需求使用提供的其它粘着剂或结合方法，例如玻璃粉末。
举例而言，半导体装置是为覆晶。覆晶包括接触表面上的芯片接触。芯片接触可以例如列的方式排列，例如单一或一对排成一直线的覆晶。在其它实施例中，芯片接触可以BGA格式的方式排列。亦可使用其它组态排列芯片接触。芯片接触是与支撑基板上的第一接触衬垫紧密配合。
在其它实施例中，半导体装置可为其它形式的半导体装置。例如，半导体装置可包括结合衬垫。结合衬垫可通过例如打线结合耦合至支撑基板的第一接触衬垫。亦可使用耦合半导体装置至支撑基板的其它技术。
图2a至2b显示互连结构细节的实施例的剖面图及俯视图。互连结构自基板120的第一及第二主要表面122，124延伸。互连结构提供例如组件之间的电性连接，例如第一及第二主要表面上的电性轨迹。互连结构介电层166围绕互连结构以绝缘互连结构与支撑基板的其它组件。
如图所示，互连结构包含矩形剖面形状。亦可使用其它剖面形状的的互连结构。互连结构剖面的直径可为大约40μm。亦可使用其它尺寸的互连结构。
互连结构是重掺杂有掺杂物。在一实施例中，互连结构是重掺杂有第一极性类型掺杂物。互连结构包括第一部分171及第二部分172。如图所示，第一部分是由基板的第一主要表面形成，第二部分是由基板的第二主要表面形成。互连结构的第一及第二部分的接口173是设置于基板内。
互连结构的第一部分至少包括一部分导电穿孔栓塞176。在一实施例中，第一部分包括多个部分导电穿孔栓塞1761-176i。部分导电穿孔栓塞具有自主要表面延伸的表面末端以及大约于互连结构第一及第二部分的接口附近的内部末端。穿孔栓塞可具有例如图2a图所示的矩形剖面形状。亦可使用提供的其它形状或不同剖面形状的组合。选择的剖面形状应有助于形成无空隙穿孔栓塞(void free viaplugs)。例如，剖面形状有助于形成多晶硅穿孔栓塞或其它导电材料的穿孔栓塞。穿孔栓塞的剖面可具有例如大约1μm的尺寸。亦可使用其它尺寸的剖面。
穿孔栓塞可以数组组态排列。例如，穿孔栓塞可以M×N矩阵排列。如图2b所示，穿孔栓塞是以5×5(M＝5，N＝5)矩阵排列。应了解到N不需要等于M。亦可使用穿孔栓塞的其它组态。例如，列不需要具有如其它列相同数量的穿孔栓塞，或者行不需要具有如其它列相同数量的穿孔栓塞。
在一实施例中，部分穿孔栓塞包含多晶硅。多晶硅是重掺杂有第一极性类型掺杂物。第一极性类型的掺杂物浓度是根据例如设备能力。使用的多晶硅有助于兼容于前端工艺。例如，通过兼容前端工艺，亦可实施高温工艺。
在一实施例中，部分穿孔栓塞包含其它型式的导电材料，例如铜、铜合金、铝、钨及/或其中的组合。亦可根据工艺以及温度需求使用其它形式的导电材料。
应了解到不同互连结构的穿孔栓塞不需要包含相同材料。例如，一些互连结构可由掺杂多晶硅形成，而其它的互连结构可由其它型式的导电材料形成。类似地，在一些例子中，互连结构的穿孔栓塞不需全部包含相同材料。
举例而言，第一及第二部分的接口的位置是决定部分穿孔栓塞的深度。举例而言，穿孔栓塞的深度可为大约2μm至200μm的范围。例如，穿孔栓塞的深度可为大约80μm。亦可使用穿孔栓塞的其它深度。穿孔栓塞的尺寸，例如剖面、尺寸以及深度可取决于设计需求，例如穿孔栓塞的阻抗。阻抗可取决于例如材料、掺杂物的浓度(若合适)、穿孔栓塞的剖面尺寸及深度。此外，互连结构的整体阻抗是考虑到有关互连结构的设计。包括例如穿孔栓塞的阻抗、穿孔栓塞的数量以及基板材料及掺杂浓度。
如图所示，包含穿孔栓塞或多个穿孔栓塞的第一部分是设置于互连结构的上面部分。例如，第一部分是由基板的上(或第一)表面形成。在其它实施例中，第一部分可为互连结构的下面部分。例如，第一部分是由基板的下(或第二)表面形成。此外，应了解到支撑基板的所有互连结构不需具有相同的穿孔栓塞布局。例如，不同的互连结构可以根据例如设计需求提供不同的穿孔栓塞布局。
图3显示互连结构170实施例的电路模型。描绘介于互连结构的第一末端141以及第二末端151之间的各种阻抗组件。第一末端是为互连结构的部分第一部分171，第二末端是为互连结构的部分第二部分172。
在一实施例中，互连结构的第一部分包括并联耦合的多个第一阻抗组件R1-Ri。第一阻抗组件是对应于穿孔栓塞1761-176i。包括单一栓塞的第一部分的例子中，第一部分包括单一第一阻抗组件。第一阻抗组件或组件是与互连结构第二部分的第二阻抗组件串联耦合。第二阻抗组件对应于基板材料Rsub的阻抗。例如，第二阻抗组件对应于整个互连结构第二或下面部分的阻抗。互连结构第一及第二末端之间的总阻抗可通过如下的方程式1定义：
R total = R plug N + R sub (方程式1)
方程式1的变量：
Rtotal是为互连结构的总电阻；
Rplug是为穿孔栓塞的阻抗；
N是为第一部分中穿孔栓塞的数量；以及
Rsub是为互连结构第二部分的阻抗。
方程式1假设穿孔栓塞的阻抗是为全部相同的阻抗。此例中，穿孔栓塞并非为全部相同的阻抗，总阻抗可根据修改的方程式1决定。例如，穿孔布局的一个或更多个穿孔栓塞可具有不同于其它穿孔栓塞的剖面。
此外，阻抗由如下方程序2定义：
r = ρL A (方程式2)
方程式2的变量：
ρ是为材料的电阻率；
L是为电阻的长度；以及
A是为电阻的剖面积。
基于方程式1及2，可根据下表1所示的例示性分析计算获得具有大约1Ω总阻抗的互连结构。
表1：
 N  ρ(Ω.cm)   L(μm)  Φ(μm)   R(Ω)
  基板  0.001   100  40   ≈0.8
  穿孔栓塞  100  0.001   8  1   ≈0.2
因此，可通过修改方程式1及2的变量获得互连结构所需总阻抗。
如上所述，可以所需阻抗需求形成互连结构而不需形成通孔。在结晶材料中形成的深通孔，例如硅，需要长蚀刻时间。此负面地影响生产量时间，导致增加的制造成本。如此，提供使用部分通孔的互连结构增加了制造效率以及减少成本同时满足效能或设计需求。
图4a至4k显示形成装置400的工艺实施例的剖面图。参阅图4a，是提供支撑基板120。基板包括第一及第二主要表面122，424。支撑基板可做为处理基板或处理晶圆。例如，处理基板可为装置的封装件或部分封装件。至于处理晶圆，其可用作晶圆级封装。
在一实施例中，支撑基板包含半导体材料，例如结晶材料。例如，支撑基板包含硅。其它形式的半导体材料，例如硅锗、锗、砷化镓或其它适当的半导体材料，包括之后发展的材料亦可使用作为支撑基板。
在一实施例中，支撑基板的初始厚度是大于支撑基板的最终厚度。例如，支撑基板的初始厚度可为大约400至725μm，支撑基板的最终厚度可为大约50至200μm。亦可使用其它的厚度或厚度范围。通过提供厚度大于所需厚度的支撑基板有助于工艺。举例而言，可通过研磨将基板变薄以提供具有最终以及所需厚度的支撑基板。
在一实施例中，支撑基板是重掺杂有第一极性类型的掺杂物。在一实施例中，处理基板可为重掺杂p型(p+)或重掺杂n型(n+)基板。p型掺杂物可包括硼、铝、铟或其中的组合，而n型掺杂物可包括磷、砷、锑或其中的组合。在一实施例中，基板是为n+基板。基板的掺杂物浓度应足以提供低薄膜电阻。在一实施例中，掺杂物浓度应足以提供大约0.05Ωcm或更低的薄膜电阻。亦可使用提供具有其它薄膜电阻值的基板。在一实施例中，基板可为本质基板。
在一实施例中，支撑基板包含空腔基板。空腔基板包括空腔128。可使用例如空腔基板形成MEMS装置。亦可使用提供形成MEMS装置的非空腔基板。其它实施例中，支撑基板可作为装置的封装件或封装件结构。
在一实施例中，空腔基板包括主要或主体基板121，其具有空腔128。无空腔的主体基板表面作为例如支撑基板的第二表面。表面基板123是设置于具有空腔的主体基板上。表面基板的顶面作为例如支撑基板的第一表面。基板可包含硅。亦可使用其它型式的结晶材料。应了解到主体及表面基板不需形成相同型式的材料。
埋藏介电层126可选择地提供于主体及表面基板之间。埋藏介电层可为例如硅氧化物。亦可使用其它形式的介电材料形成埋藏介电层。主体基板的初始厚度可为大约500至725μm，主体基板的最终厚度可为大约50至200μm，埋藏介电层的厚度可为大约0.5至4μm，表面基板的厚度可为大约2至50μm的范围。例如表面基板的厚度可为大约2至38μm。亦可于支撑基板的不同层使用其它厚度。此种组态，建立例如像是SOI基板的COI基板。COI基板可包括形成MEMS装置的特征及装置层。
图4b中，图案化支撑基板以形成互连隔离沟槽465。在一实施例中，互连隔离沟槽是由支撑基板的第一表面图案化。可使用掩模以及蚀刻技术达成图案化基板。例如，可实施为像是硅氧化物的硬掩模。亦可使用其它形式的硬掩模。可图案化硬掩模以形成对应于互连结构介电质的开口。为了图案化硬掩模，可使用例如光阻的软掩模。光阻是选择性地暴露及显影以形成暴露对应于互连隔离沟槽的硬掩模的开口。为改善微影分辨率，可于光阻下方提供防反射涂层(anti-reflective coating，ARC)。例如，软掩模通过反应离子蚀刻(reactive ionetch，RIE)将软掩模的图案转换至硬掩模以暴露支撑基板的表面。
实施深度反应离子蚀刻(deep reactive ion etch，DRIE)以形成互连隔离沟槽。深度反应离子蚀刻蚀刻穿过例如表面基板、埋藏介电层以及一部分主体基板。用以图案化支撑基板以形成互连结构的其它技术亦可使用。在图案化支撑基板之后，可移除各种掩模层以暴露支撑基板的表面。
在一实施例中，DRIE形成互连隔离沟槽。DRIE可形成具有侧壁轮廓或大约90°角度的隔离沟槽。例如，DRIE可形成具有大约89°±0.5°侧壁角度的隔离沟槽。隔离沟槽的其它侧壁角度亦可使用。对于沟槽而言，应避免再次进入的轮廓，因为此将造成沟槽填充材料中的空隙。
隔离沟槽例如围绕互连结构。沟槽厚度可为大约2μm。亦可使用其它厚度。厚度可取决于不同因素，例如，DRIE的长宽比性能及/或电子隔离设备。例如，最小宽度可通过沟槽所需深度以及DRIE的长宽比能力决定。隔离沟槽的深度应至少如支撑基板的最终厚度或深于支撑基板的最终厚度。较佳地，隔离沟槽是深于最终厚度增加工艺窗口。例如，沟槽深度可稍微地深于具有大约80μm最终厚度的支撑基板的80μm。虽然仅形成用于互连结构的互连隔离沟槽，但应可了解额外的互连沟槽可由于额外的互连结构形成。
参阅图4c，互连隔离沟槽是以介电材料填充。隔离沟槽是以例如硅氧化物填充。硅氧化物可通过低压化学气相沉积(LPCVD)或湿式氧化沉积。此沉积技术是为共形的(conformal)。亦可使用填充介电材料的其它技术。移除基板上额外的的介电材料以形成互连结构介电层166。在一实施例中，移除额外的材料包含平坦化工艺，例如化学机械研磨(chemical mechanical polishing，CMP)。亦可使用其它形式的平坦化工艺。平坦化工艺形成介于介电层以及支撑基板表面之间的平坦顶面。在平坦化工艺之后，基板表面可涂布第一及第二表面介电层432，434。表面介电层可包含硅氧化物。亦可使用其它形式的介电材料。
在图4d中，图案化基板以形成部分通孔4751-475i。可使用掩模以及蚀刻技术达成图案化基板。例如，可实施像是硅氧化物的硬掩模。亦可使用其它形式的硬掩模。可图案化硬掩模以形成对应于部分通孔的开口。为了图案化硬掩模，可使用例如光阻的软掩模。选择性地暴露及显影光阻来形成开口以暴露对应于部分通孔的硬掩模。为改善微影分辨率，可于光阻下方提供防反射涂层(anti-reflectivecoating，ARC)。举例而言，通过反应离子蚀刻(reactive ion etch，RIE)将软掩模的图案转换至硬掩模以暴露支撑基板的表面。
实施深度反应离子蚀刻(deep reactive ion etch，DRIE)以形成部分通孔。在一实施例中，DRIE形成具有侧壁轮廓或大约90°角度的通孔。例如，DRIE可形成具有大约89°±0.5°侧壁角度的通孔。通孔的其它侧壁角度亦可使用。对于沟槽而言，应避免再次进入的轮廓，因为此将造成通孔填充材料中的空隙。
通孔深度是大约位于互连结构第一及第二部分的接口附近。此例中，埋藏介电层分离表面基板以及底部或主体基板，第一及第二部分的接口是设置于主体基板内的埋藏介电层下。例如，通孔的接口或深度可为朝向底部基板大约3至10μm。亦可使用其它深度。通孔的深度可取决于例如埋藏介电层的深度、互连结构所需的总阻抗及/或支撑基板的最终厚度等因素。
在一些实施例中，单一部分通孔可形成互连结构。在一实施例中，部分通孔的剖面可为矩形形状。亦可使用其它剖面形状。剖面的直径可为大约1μm。亦可使用部分通孔剖面的的其它尺寸。应了解到并非布局的所有部分通孔具有相同的剖面形状及/或尺寸。
如图4e所示，导电材料476是沉积于基板上，填充部分通孔。在填充部分通孔之前，应避免或移除可通过蚀刻形成部分通孔产生的原生氧化层以及后蚀刻层。此层的移除可通过例如清洗或湿蚀刻工艺达成。
在一实施例中，部分通孔是填充有多晶硅以形成穿孔栓塞1761-176i。可通过例如化学气相沉积(CVD)来达成以多晶硅填充部分通孔。亦可使用填充部分通孔的其它技术。在一实施例中，部分通孔是填充有重掺杂多晶硅。在一实施例中，部分通孔是填充有具有第一极性类型掺杂物的重掺杂多晶硅。重掺杂多晶硅可为同时掺杂。多晶硅的掺杂浓度可为大约2e20atm/cm3。如图所示，多晶硅亦涂布于支撑基板底部。例如，多晶硅涂布于支撑基板底部上的介电层，形成底部多晶硅层477。
在其它实施例中，部分通孔是以其它形式的导电材料填充。例如，部分通孔可以金属材料或合金填充。此种材料包括例如铜、铜合金、钨、铝或其中的组合。根据工艺需求，导电材料亦可涂布于支撑基板底部。
在图4f中，是移除支撑基板的表面上额外的的导电材料，留下耦合穿孔栓塞的穿孔衬垫179。可通过使用例如蚀刻掩模的蚀刻工艺达成移除额外的导电材料。蚀刻掩模保护形成穿孔衬垫的导电材料，允许移除未保护的导电材料。蚀回工艺可选择性地对介电层432的表面移除导电材料。
如图4g所示，介电层433是形成于第一表面介电层上。介电层增加第一表面介电层432的厚度，且通常隔离穿孔。在一实施例中，介电层包含硅氧化物。硅氧化物可通过例如电浆化学气相沉积(PECVD)形成。亦可实施其它形式的介电材料或沉积技术。在一实施例中，介电层433可与第一表面介电层为相同材料。亦可使用提供不同介电材料的介电层。
参阅图4h，接触开口478是形成于介电层433中以暴露穿孔衬垫。可使用掩模以及蚀刻技术形成接触开口。举例而言，可通过透过光标(reticle)暴露至暴露源来图案化软掩模且可显影软掩模来移除不需要的掩模材料以建立开口。将软掩模的图案转换至介电层RIE来建立开口以暴露出穿孔衬垫。
如图4i所示，导电轨迹140是形成于支撑基板第一表面上方的介电层上。导电轨迹可为例如通过沉积导电材料于介电层上以及填充接触开口形成。导电材料可为例如铜或铜合金。导电材料可通过PVD沉积。例如，导电材料可通过溅镀或蒸发沉积。亦可使用其它形式的导电材料或沉积技术。可使用例如掩模及蚀刻技术图案化导电层以形成导电轨迹，包括第一接触衬垫146以及第二接触衬垫148。图案化的导电层作为例如电阻二极管逻辑(RDL)，以提供接触衬垫以及互连结构之间的连接。
参阅图4j，是固定例如CMOS装置的半导体装置220至支撑基板上。亦使用提供其它形式的装置。在一实施例中，半导体装置是固定至使用共晶结合的支撑基板第一表面上。共晶结合可包含例如铝、铜、金、银、铟、锡、锗、焊锡或硅材料。在一些实施例中，半导体装置可固定至使用例如BCB、SU8或具有硅奈米粒子的SU8的粘着结合的支撑基板上。亦可根据工艺需求使用提供的其它粘着剂或结合方法，例如玻璃粉末。
半导体装置包括具有第一及第二主要表面的基板。第一主要表面222形成半导体装置的顶面，然而，第二主要表面224形成半导体装置的底面。介电层234是形成于半导体装置的第二主要表面之下。导电层是形成于介电层之下。可使用例如掩模或蚀刻技术图案化导电层，以形成导电轨迹，包括第一接触衬垫246及第二接触衬垫248。半导体装置的图案化的导电轨迹提供例如接触衬垫以及支撑基板的互连结构之间的电性连接。
如图4j所示，通过从第二表面移除材料以将支撑基板变薄至所需厚度。支撑基板上顶部固定的半导体装置因此作为变薄的支撑基板的支撑。支撑基板第二基板表面上的导电层以及表面介电层是通过例如蚀刻移除。例如，可实施干蚀刻或湿蚀刻以移除支撑基板第二基板表面上的导电层以及表面介电层。支撑基板接着通过研磨变薄。在支撑基板变薄为所需厚度之后，是暴露被互连结构介电质围绕的互连结构。
表面介电层134是形成于支撑基板的第二表面124上，如图4k所示。接触开口578是形成于介电层134中以暴露互连结构。接触开口可使用掩模及蚀刻技术形成。举例而言，可通过透过光标(reticle)暴露至暴露源来图案化软掩模且可显影软掩模来移除不需要的掩模材料以建立开口。将软掩模的图案转换至介电层RIE来建立开口以暴露出基板。
导电轨迹540是形成于支撑基板的第二表面上方的介电层134上。外部接触，例如接触球，可形成于接触开口。
举例而言，工艺持续以形成互连结构的开口、第二导电轨迹以及第二支撑表面上的第二接触衬垫。封装接触球可形成于第二接触衬垫上。工艺接着将其上具有半导体装置的支撑基板切割至单一封装件。
本发明可实施为其它特定形式而不悖离其精神或实质特征。因此，在各层面所考虑的先前实施例仅为说明而非用于限制此处所述的本发明。本发明的范围是由附加的权利要求指示，而非先前所述内容及包含于此处权利要求的等效范围意义的所有改变。

Claims (20)

1.一种用以形成装置的方法，包括：
提供具有第一及第二主要表面的支撑基板；以及
形成穿过该支撑基板中的该第一及第二主要表面的互连结构，该互连结构具有第一及第二部分，该第一部分自该第一或第二主要表面中的一者延伸，且该第二部分自该第一及第二主要表面中的另一者延伸，其中，形成该互连结构包含：
于该互连结构的第一部分中形成包括导电材料的部分穿孔栓塞，该穿孔栓塞具有大约位于该第一及第二部分的接口的底部；以及
于该互连结构的第二部分设置具有第一极性类型的掺杂物的重掺杂第二部分。
2.根据权利要求1所述的方法，其中，该导电材料包括多晶硅。
3.根据权利要求2所述的方法，其中，该多晶硅掺杂有该第一极性类型的掺杂物。
4.根据权利要求1所述的方法，其中，该第一极性类型为n型。
5.根据权利要求1所述的方法，还包括形成围绕该互连结构的隔离沟槽，以将该互连结构与该支撑基板的部分隔离。
6.根据权利要求5所述的方法，包括以介电材料填充该隔离沟槽，其中，该介电材料填充该隔离沟槽且位于该支撑基板的该第一主要表面上。
7.根据权利要求6所述的方法，包括移除在该支撑基板上的过量介电材料，以形成在该支撑基板的该第一主要表面上的平坦的第一表面介电层。
8.根据权利要求1所述的方法，其中，该部分穿孔栓塞是通过深度反应离子蚀刻所形成。
9.根据权利要求1所述的方法，其中，形成部分穿孔栓塞包括：
图案化该支撑基板以形成部分通孔；
将导电材料沉积于该支撑基板上并填充该部分通孔；以及
移除该支撑基板上的过量导电材料，以留下耦合至该部分穿孔栓塞的穿孔衬垫。
10.根据权利要求9所述的方法，包括在该第一表面介电层上形成介电层。
11.根据权利要求10所述的方法，包括在该介电层中形成接触开口，以暴露该穿孔衬垫。
12.根据权利要求11所述的方法，包括在该介电层上形成耦合至该穿孔衬垫的导电轨迹。
13.根据权利要求1所述的方法，包括于该支撑基板上附接半导体装置。
14.一种形成半导体封装件的方法，包括：
提供具有第一及第二主要表面的支撑基板；
形成穿过该支撑基板中的该第一及第二主要表面的互连结构，该互连结构具有第一及第二部分，该第一部分自该第一或第二主要表面中的一者延伸，且该第二部分自该第一及第二主要表面中的另一者延伸，其中，形成该互连结构包含：
于该互连结构的第一部分中形成包括导电材料的部分穿孔栓塞，该穿孔栓塞具有大约位于该第一及第二部分的接口的底部；以及
于该互连结构的第二部分设置具有第一极性类型的掺杂物的重掺杂第二部分；以及
在该支撑基板上设置半导体装置。
15.一种装置，包括：
支撑基板，具有第一及第二主要表面；
互连结构，穿过该支撑基板中的该第一及第二主要表面，该互连结构具有第一及第二部分，该第一部分自该第一或第二主要表面中的一者延伸，且该第二部分自该第一及第二主要表面中的另一者延伸，其中，该互连结构包含：
部分穿孔栓塞，包括位于该互连结构的第一部分中的导电材料，该穿孔栓塞具有大约位于该第一及第二部分的接口的底部，且
该互连结构的第二部分重掺杂有第一极性类型的掺杂物。
16.根据权利要求15所述的装置，其中，该导电材料包括多晶硅。
17.根据权利要求16所述的装置，其中，该多晶硅掺杂有该第一极性类型的掺杂物。
18.根据权利要求15所述的装置，其中，该第一极性类型为n型。
19.根据权利要求15所述的装置，包括隔离沟槽，该隔离沟槽围绕该互连结构，以将该互连结构与该支撑基板的部分隔离。
20.根据权利要求19所述的装置，其中，该隔离沟槽包含介电材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023909A (zh) * 2014-04-25 2015-11-04 台湾积体电路制造股份有限公司 提供再分布层（rdl）和硅通孔（tsv）的结构和方法
CN107424953A (zh) * 2016-05-23 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
WO2020168456A1 (en) * 2019-02-18 2020-08-27 Yangtze Memory Technologies Co., Ltd. Novel through silicon contact structure and method of forming the same
CN113013132A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 电性连接结构及包含其的电子装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8895211B2 (en) 2012-12-11 2014-11-25 GlobalFoundries, Inc. Semiconductor device resolution enhancement by etching multiple sides of a mask
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
US9776856B2 (en) * 2013-12-20 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum sealed MEMS and CMOS package
US10315915B2 (en) 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
US10163690B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. 2-D interconnections for integrated circuits
US9935079B1 (en) 2016-12-08 2018-04-03 Nxp Usa, Inc. Laser sintered interconnections between die
JP6981040B2 (ja) * 2017-05-17 2021-12-15 セイコーエプソン株式会社 封止構造、電子デバイス、電子機器、および移動体
US10163758B1 (en) * 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
EP3855483A1 (en) * 2020-01-21 2021-07-28 Murata Manufacturing Co., Ltd. Through-interposer connections using blind vias
US11557565B2 (en) 2020-10-06 2023-01-17 Nxp Usa, Inc. Semiconductor device assembly and method therefor
US11502054B2 (en) 2020-11-11 2022-11-15 Nxp Usa, Inc. Semiconductor device assembly and method therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US20100230789A1 (en) * 2009-03-16 2010-09-16 Renesas Technology Corp. Semiconductor device and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3850855T2 (de) 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
EP2560199B1 (en) 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
WO2005088699A1 (en) 2004-03-10 2005-09-22 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device and a resulting device
US7354809B2 (en) * 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
US8330239B2 (en) * 2009-04-29 2012-12-11 Freescale Semiconductor, Inc. Shielding for a micro electro-mechanical device and method therefor
US8536031B2 (en) * 2010-02-19 2013-09-17 International Business Machines Corporation Method of fabricating dual damascene structures using a multilevel multiple exposure patterning scheme

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US20100230789A1 (en) * 2009-03-16 2010-09-16 Renesas Technology Corp. Semiconductor device and manufacturing method thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023909A (zh) * 2014-04-25 2015-11-04 台湾积体电路制造股份有限公司 提供再分布层（rdl）和硅通孔（tsv）的结构和方法
CN105023909B (zh) * 2014-04-25 2018-01-26 台湾积体电路制造股份有限公司 提供再分布层（rdl）和硅通孔（tsv）的结构和方法
CN107424953A (zh) * 2016-05-23 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107424953B (zh) * 2016-05-23 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
WO2020168456A1 (en) * 2019-02-18 2020-08-27 Yangtze Memory Technologies Co., Ltd. Novel through silicon contact structure and method of forming the same
US11069596B2 (en) 2019-02-18 2021-07-20 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
US11710679B2 (en) 2019-02-18 2023-07-25 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
US11721609B2 (en) 2019-02-18 2023-08-08 Yangtze Memory Technologies Co., Ltd. Through silicon contact structure and method of forming the same
CN113013132A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 电性连接结构及包含其的电子装置

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Application publication date: 20120926

Assignee: Singapore business world advanced integrated circuit Co.,Ltd.

Assignor: GlobalFoundries Semiconductor Pte. Ltd.

Contract record no.: X2021990000566

Denomination of invention: Package interconnection structure

Granted publication date: 20160601

License type: Exclusive License

Record date: 20210910