KR20120107414A - 패키지 상호연결들 - Google Patents

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KR20120107414A
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라마 크리쉬나 코트란카
라케쉬 쿠마르
산카라 프레마찬드란 치라야리카츄비두
라마찬드라무르티 프라딥 에레한카
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

디바이스를 형성하기 위한 방법이 개시된다. 제1 및 제2 주표면을 갖는 지지 기판이 제공된다. 상호연결은 상기 지지 기판에서 상기 제1 및 제2 주표면을 통해 형성된다. 상기 상호연결은 제1 및 제2 부분을 갖는다. 상기 제1 부분은 상기 제1 또는 제2 주표면 중 어느 하나에서 뻗어나가고, 상기 제2 부분은 상기 제1 및 제2 주표면 중 다른 하나에서 뻗어나간다. 상기 상호연결은 상기 상호연결의 제1 부분에서 도전성 물질을 갖는 부분적인 비아 플러그를 포함한다. 상기 비아 플러그는 상기 제1 및 제2 부분의 인터페이스 주위에 하부를 갖는다. 상기 상호연결의 제2 부분은 제1 극성 타입의 도펀트들로 고농도로 도핑된다.

Description

패키지 상호연결들{PACKAGE INTERCONNECTS}
본 발명은 반도체 디바이스 및 이를 제조하는 방법에 관한 것이다.
웨이퍼 레벨 패키징은 매우 고밀도인 전자 패키지들(extremely dense electronic packages)을 제조하기 위해 웨이퍼들을 함께 적층(stack)하도록 제안되어 왔다. 관통 실리콘 비아(through silicon via : TSV) 공정은 웨이퍼 레벨 패키징에서 사용되는 기술들 중 하나이다. 이는 작은 폼 팩터(small form factor)를 갖는 디바이스의 생산을 가능케하며 그리고 웨이퍼들을 적층하여 집적도를 제공할 수 있게 한다. 비록, TSV가 높은 신뢰성과 낮은 기생 효과(parasitic effect)를 제공하고는 있지만, 이 기술은 예컨대, 약 150㎛의 깊이를 갖는, 깊은 비아들(deep vias)를 에칭하기 위해 긴 공정 시간을 요구한다. 더욱이, TSV는 상대적으로 고가의 기술이며 또한, 높은 스트레스를 만들어낼 수도 있는데 이는 생산량에 영향을 미칠 수도 있다. 이러한 점은 처리량을 감소시키고, 디바이스 제조 비용의 상승을 야기한다.
따라서, 증가된 밀도, 높은 신뢰도 및 낮은 제조 비용으로 패키지들을 제공하는 것이 바람직하다.
디바이스를 형성하기 위한 방법이 제시된다. 상기 방법은 제1 및 제2 주표면을 갖는 지지 기판을 제공하는 단계를 포함한다. 상기 방법은 지지 기판에서 제1 및 제2 주표면을 통해 상호 연결을 형성하는 단계를 더 포함한다. 상호연결은 제1 및 제2 부분을 갖는다. 제1 부분은 상기 제1 또는 제2 주표면 중 어느 하나로부터 연장되며, 제2 부분은 제1 및 제2 주표면 중 다른 하나로부터 연장된다. 상호연결은 상호연결의 제1 부분에서 도전성 물질을 갖는 부분적인 비아 플러그(partial via plug)를 포함한다. 비아 플러그는 제1 및 제2 부분의 인터페이스 주위에서 하부(bottom)를 갖는다. 상호연결의 제2 부분은 제1 극성 타입의 도펀트들로 고농도로 도핑된다.
일 실시예에서, 반도체 패키지를 형성하기 위한 방법이 개시된다. 상기 방법은 제1 및 제2 주표면을 갖는 지지 기판을 제공하는 단계를 포함한다. 상기 방법은 또한 지지 기판에서 제1 및 제2 주표면을 통해 상호연결을 형성하는 단계를 포함한다. 상호연결은 제1 및 제2 부분을 갖는다. 제1 부분은 제1 또는 제2 주표면 중 어느 하나로부터 연장되며, 제2 부분은 제1 및 제2 주표면 중 다른 하나로부터 연장된다. 상호연결은 상호연결의 제1 부분에서 도전성 물질을 갖는 부분적인 비아 플러그를 포함한다. 비아 플러그는 제1 및 제2 부분의 인터페이스 주위에서 하부를 갖는다. 상호연결의 제2 부분은 제1 극성 타입의 도펀트들로 고농도로 도핑된다. 상기 방법은 지지 기판 위에 반도체 디바이스를 제공하는 단계를 더 포함한다.
다른 실시예에서, 디바이스가 개시된다. 상기 디바이스는 제1 및 제2 주표면을 갖는 지지 기판을 포함한다. 상기 디바이스는 또한 지지 기판에서 제1 및 제2 주표면을 통한 상호연결을 포함한다. 상호연결은 제1 및 제2 부분을 갖는다. 제1 부분은 제1 또는 제2 주표면 중 어느 하나로부터 연장되며, 제2 부분은 제1 및 제2 주표면 중 다른 하나로부터 연장된다. 상호연결은 상호연결의 제1 부분에서 도전성 물질을 갖는 부분적인 비아 플러그를 포함한다. 비아 플러그는 제1 및 제2 부분의 인터페이스 주위에서 하부를 갖고, 상호연결의 제2 부분은 제1 극성 타입의 도펀트들로 고농도로 도핑된다.
본 명세서에서 개시된 다른 이점들 및 특징들과 더불어, 이러한 실시예들은 하기의 상세한 설명과 첨부된 도면들을 참고하여 명확해질 것이다. 더욱이, 본 명세서에 설명된 다양한 실시예들의 특징들은 서로 배타적이지 않으며 다양한 결합들과 변경들이 존재할 수 있음을 유의해야 한다.
도면들에서, 일반적으로 유사한 참조 번호들은 다른 도면들에서 동일한 부분들을 나타낸다. 또한, 도면들은 반드시 축적화(scale)될 필요는 없으며 대신에, 본 발명의 원리들을 설명하는데 중점을 둘 수 있다. 다음의 설명에서, 본 발명의 다양한 실시예들은 아래의 도면들을 참조하여 설명된다.
도 1a 내지 도 1d는 디바이스의 다양한 실시예들의 단면도들을 도시한다.
도 2a 내지 도 2b는 상호연결의 실시예의 단면도 및 평면도를 도시한다.
도 3은 상호연결의 실시예의 회로 모델을 도시한다.
도 4a 내지 도 4k는 디바이스를 형성하기 위한 공정의 실시예를 도시한다.
일반적으로 실시예들은 디바이스들에 관한 것이다. 상기 디바이스들은 예를 들어, 반도체 디바이스들일 수 있다. 다른 실시예들에서, 디바이스들은 하이브리드 타입들의 디바이스가 될 수도 있는바, 이는 MEMS 및 반도체 또는 IC 디바이스들을 포함한다. MEMS 디바이스들은 RF MEMS, 관성(inertial) MEMS 또는 BioMEMS와 같은, 다양한 타입들의 MEMS 디바이스들일 수 있다. 다른 타입들의 MEMS 디바이스들이 또한 사용될 수 있다. 특히, 실시예들은 상호연결들과 관련되는바, 이는 디바이스들의 패키징을 용이하게 한다. 실시예들은 예를 들어, 웨이퍼 레벨 패키징 기술에 적용될 수 있다. 디바이스들은 예를 들어, 가속도계들(accelerometers), 자이로스코프 또는 공명기들(resonators)과 같은, 제품들 내에 통합될 수 있다. 다른 타입들의 제품들이 또한 유용할 수 있다.
도 1a 내지 도 1d는 디바이스(100)의 다양한 실시예들의 일부분의 단면들을 도시한다. 상기 일부분은 예컨대, 디바이스의 절반이 될 수 있다. 도 1a를 참조하면, 지지 기판(support substrate)(120)이 제공된다. 지지 기판은 핸들러 기판(handler substrate) 또는 핸들러 웨이퍼(handler wafer)의 역할을 할 수 있다. 예를 들어, 핸들러 기판은 디바이스의 패키지 또는 패키지의 일부가 될 수 있다. 핸들러 웨이퍼의 경우, 이는 웨이퍼 레벨 패키징을 위해 사용될 수 있다. 일부 실시예들에서, 상기 지지 기판은 마이크로-전자기계 시스템(micro-electromechanical system : MEMS) 디바이스일 수 있다. 지지 기판은 제1 및 제2 주 기판 표면(major substrate surface)(122 및 124)을 포함한다. 제1 주표면은, 예를 들어, 상부 표면(top surface)인 반면에, 제2 주표면은 하부 표면(bottom surface)이다. 예를 들어, 상부 표면은, 반도체 디바이스 또는 IC 디바이스가 마운트되는 표면을 제공할 수 있다.
일 실시예에서, 지지 기판은 결정 물질(crystalline material)과 같은, 반도체 물질을 포함한다. 예를 들어, 지지 기판은 실리콘을 포함한다. 실리콘-게르마늄(silicon-germanium : SiGe), 게르마늄(germanium : Ge), 갈륨-비소(gallium-arsenic : GaAs)와 같은 다른 유형의 반도체 물질들 또는 그 이후에 개발된 물질들을 포함하는 임의의 다른 적당한 반도체 물질들이 지지 기판으로 사용될 수 있다. 핸들러 기판의 두께는 예를 들어, 200 mm 웨이퍼의 경우 약 150 내지 725 ㎛의 범위일 수 있다. 또한, 다른 두께들을 갖는 핸들러 기판들도 이용될 수 있다.
지지 기판은 소정의 극성 유형을 갖는 도펀트들로 도핑될 수 있다. 예를 들어, 기판은 p-타입 또는 n-타입 도펀트들로 도핑될 수 있다. P-타입 도펀트들은 붕소(boron : B), 알루미늄(aluminum : Al), 인듐(indium : In) 또는 이들간의 결합을 포함할 수 있는 반면에, n-타입 도펀트들은 인(phosphorus ; P), 비소(arsenic : As), 안티몬(antimony : Sb) 또는 이들간의 결합을 포함할 수 있다. 다른 실시예들에서, 기판은 진성 기판(intrinsic substrate)일 수 있다.
일 실시예에서, 핸들러 기판은 고농도로 도핑된 기판일 수 있다. 일 실시예에서, 기판은 고농도로 도핑된 n-타입(n+) 기판을 포함한다. 고농도로 도핑된 p-타입(p+) 기판을 제공하는 것이 또한 유용할 수 있다. 기판의 도펀트 농도는 낮은 면저항(sheet resistance)을 제공하기에 충분해야 한다. 도펀트 농도는, 일 실시예에서, 약 0.05 Ωcm 또는 그보다 작은 면저항을 제공하기에 충분해야 한다. 다른 면저항 값들을 갖는 기판을 제공하는 것이 또한 유용할 수 있다.
제1 및 제2 표면 유전체층(132 및 134)이 제1 및 제2 주 기판 표면에 제공된다. 유전체층들은 예를 들어, 실리콘 산화막(silicon oxide)일 수 있다. 실리콘 질화막(silicon nitride)과 같은, 다른 타입들의 유전체 물질들이 유전체층으로 동작하기 위해 또한 사용될 수 있다. 제1 및 제2 유전체층은 동일한 물질로 형성될 필요는 없음을 유의해야 한다.
제1 기판 표면은 제1 도전성 트레이스들(first conductive traces)(140) 상에 형성된 제1 콘택 패드들(first contact padds)(146)을 포함한다. 제1 콘택 패드들의 배열 또는 레이아웃은 예를 들어, 제1 기판 표면 상에 마운트되는 반도체 디바이스의 콘택들과의 전기적인 커플링을 용이한다. 예를 들어, 제1 콘택 패드 레이아웃은 플립 칩의 콘택들로의 연결들을 용이하게 한다. 또한, 제1 콘택 패드 레이아웃은, 와이어 본딩 기법들을 통해 다른 유형들의 칩들에 대한 연결들을 용이하게 하는데 이용될 수 있다. 제2 기판 표면은 제2 도전성 트레이스들(150) 상에 형성된 제2 콘택 패드들(156)을 포함한다. 도전성 콘택 볼들과 같은, 패키지 콘택들(160)이 제2 콘택 패드들 상에 형성된다. 패키지 콘택들은 예를 들어, 솔더 볼들(solder balls)을 포함할 수 있다. 다른 타입들의 패키지 콘택들이 또한 유용할 수 있다. 제2 콘택 패드들의 배열 또는 레이아웃은 볼 그리드 어레이(ball grid array : BGA) 포맷을 형성할 수 있다. 다른 패키지 콘택들 구성들을 제공하기 위해 다른 타입들의 제2 콘택 패드 레이아웃들을 제공하는 것이 또한 유용할 수 있다. 콘택 패드들과 도전성 트레이스들은 구리 또는 구리 합금과 같은, 도전성 물질로부터 형성될 수 있다. 다른 타입들의 도전성 물질들을 이용하여 도전성 트레이스들과 콘택 패드들을 형성하는 것이 또한 유용할 수 있다. 도전성 트레이스들과 콘택 패드들은 표면 유전체층들에 의해 지지 기판으로부터 분리된다.
상호연결들(170)은 제1 및 제2 주표면 상에서 제1 및 제2 도전성 트레이스들 사이의 전기적인 연결들을 제공하도록 기판에 배치된다. 이것은 제1 콘택 패드들이 제2 콘택 패드들 및 패키지 콘택들에 전기적으로 연결되게 한다. 전기적인 트레이스들은 제1 및 제2 표면 상에서 원하는 제1 및 제2 콘택 패드 레이아웃들을 용이하게 하도록 재배선층들(redistribution layers)로 동작될 수 있다.
상호연결은 일반적으로 각각의 제1 및 제2 콘택 패드들 사이에 전기적인 연결을 제공한다. 상호연결은 예를 들어, 기판의 두 개의 표면들에 대한 전기적인 연결들을 제공한다. 일부 경우들에서, 상호연결은 표면 상에서 두개 이상의 콘택 패드들에게 상호연결을 제공할 수 있다. 예를 들어, 일부 콘택 패드들은 표면 상에서 공통 콘택들일 수 있다.
일 실시예에서, 상호연결은 상호연결 유전체층(166)에 의해 지지 기판의 다른 부분들과 분리된다. 상호연결 유전체층은 예를 들어, 실리콘 산화막일 수 있다. 다른 타입들의 유전체 물질이 상호연결 유전체층으로 동작하기에 또한 유용할 수 있다. 일 실시예에서, 상호연결 유전체층은 상호연결을 둘러싸고, 기판의 제1 주표면으로부터 기판의 제2 주표면까지 연장된다.
상호연결은 사각형의 단면 형상을 가질 수 있다. 단면의 직경은 예를 들어, 약 40 ㎛일 수 있다. 다른 단면 형상들 또는 크기들을 갖는 상호연결을 제공하는 것이 또한 유용할 수 있다.
상호연결은 일 실시예에서, 기판의 도핑된 영역을 포함한다. 일 실시예에서, 상호연결은 고농도로 도핑된 상호연결 영역이다. 예를 들어, 상호연결은 제1 극성 타입의 도펀트들을 갖는 고농도로 도핑된 상호연결 영역이다. 제1 극성 타입은 n-타입일 수 있는데, 이는 고농도로 도핑된 n-타입(n+) 상호연결 영역을 형성한다. 또한, 고농도로 도핑된 p-타입(p+) 상호연결 영역을 제공하는 것이 유용할 수 있다. 고농도로 도핑된 영역의 도펀트 농도는 낮은 면저항을 제공하기에 충분해야 한다. 도펀트 농도는 일 실시예에서, 약 0.05 Ω cm 또는 그보다 작은 면저항을 제공하기에 충분해야 한다. 다른 면저항 값들을 갖는 도핑된 영역을 제공하는 것이 또한 유용할 수 있다.
상호연결은 일 실시예에서, 지지 기판과 동일한 도펀트 타입 및 농도를 가질 수 있다. 예를 들어, 기판은 제1 극성 타입의 도펀트들을 갖는 고농도로 도핑된 기판을 포함한다. 일 실시예에서, 기판은 n- 상호연결에 대해 n- 도핑된 기판일 수 있다. 다른 실시예들에서, 지지 기판은 상호연결 영역과는 서로 다른 도펀트 농도 및 서로 다른 극성 타입의 도펀트들을 가질 수 있다. 예를 들어, 상기 기판은 상호연결과 서로 다른 도펀트들 또는 다른 도핑 농도를 갖는 진성의(intrinsic) 또는 도핑된 것일 수 있다. 이러한 경우들에서, 상호연결은 예를 들어, 주입 마스크(implant mask)를 사용하는 이온 주입(ion implantation)에 의해 개별적으로 도핑될 수 있다.
상호연결은 제1 및 제2 부분(171 및 172)을 포함한다. 제1 부분은 주표면들 중 하나로부터 있고, 제2 부분은 기판의 주표면들 중 다른 하나로부터 있다. 상호연결의 제1 및 제2 부분의 인터페이스(173)는 기판 내에 배치된다.
상호연결의 제1 부분(171)은 적어도 하나의 부분적인 도전성 비아 플러그(partial conductive via plug)(176)를 포함한다. 부분적인 도전성 비아 플러그는 기판의 주표면들 중 하나로부터 연장되는 표면 단부(surface end)를 갖는다. 부분적인 도전성 비아 플러그는 표면 단부와 내측 단부(inner end)를 갖는다. 부분적인 비아의 표면 단부는 예컨대, 지지 기판의 표면과 대략 동일-평면(co-planar)이다. 표면 단부는, 일 실시예에서, 기판의 표면 상에서 도전성 트레이스에 연결된다. 부분적인 도전성 비아 플러그의 내측 단부는 상호연결의 제1 및 제2 부분의 인터페이스(173) 부근에 배치된다. 이와 같이, 부분적인 도전성 비아 플러그는 하나의 주표면으로부터 다른 하나의 주표면까지 연장되지 않는다.
도시된 바와 같이, 제1 부분은 상호연결의 위쪽 부분(upper portion) 이다. 예를 들어, 제1 부분은 기판의 위쪽 표면(또는 제1 표면)으로부터 형성된다. 다른 실시예들에서, 제1 부분은 상호연결의 아래쪽 부분(lower portion)일 수 있다. 예를 들어, 제1 부분은 기판의 아래쪽 표면(또는 제2 표면)으로부터 형성된다.
도전성 비아 플러그 또는 플러그들은 일 실시예에서, 상호연결 영역과 동일한 극성 타입의 도펀트들로 도핑된 폴리실리콘을 포함한다. 예를 들어, 폴리실리콘 플러그는 제1 극성 타입의 도펀트들로 도핑된다. 제1 극성 타입은 n-형(n) 또는 p-형(p)일 수 있다. 일 실시예에서, 도전성 비아 플러그는 제1 극성 타입의 도펀트들로 고농도로 도핑된 폴리실리콘을 포함한다. 예를 들어, 도전성 비아 플러그는 고농도로 도핑된 n-타입(n+) 또는 p-타입(p+) 폴리실리콘 비아 플러그일 수 있다. 폴리실리콘의 사용은, 비아 우선 기법(a via first approcach)을 가능하게 하고, 고온 프로세싱에 유용하다. 다른 실시예들에서, 도전성 비아 플러그는 구리(Cu), 텅스텐(W) 또는 알루미늄(Al)과 같은, 도전성 물질들을 포함할 수 있다. 다른 타입들의 도전성 물질들을 제공하는 것이 또한 유용할 수 있다. 물질들은 공정에서 사용되는 온도에 의존하여 선택될 수 있다.
상호연결의 제2 부분은 제1 극성 타입의 도펀트들로 고농도로 도핑된 기판 물질을 포함한다. 상호연결의 고농도로 도핑된 부분은 부분적인 도전성 비아 플러그들과 상호연결 영역의 기판 물질 사이에서 전기적인 연결을 형성한다. 이것은 관통 콘택 플러그들(through contact plugs)의 필요없이 제1 및 제2 기판 표면 상에서 제1 및 제2 전기적인 트레이스 사이에 전기적인 연결들을 생성하는바, 이는 지지 기판의 하나의 주표면으로부터 지지 기판의 다른 주표면까지 연장된다.
도 1b는 디바이스(100)의 다른 실시예를 도시한다. 디바이스는 도 1a에 설명된 것과 유사하다. 유사한 참조 번호들은 유사한 구성 요소들을 나타낸다. 유사한 구성 요소들은 상세하게 논의되지 않을 수도 있다. 도시된 바와 같이, 지지 기판(120)이 제공된다. 지지 기판은 예를 들어, 반도체 물질을 포함하고, 핸들러 기판으로서 작용할 수 있다. 일 실시예에서, 지지 기판은 캐비티(128)를 갖는 캐비티 기판을 포함한다. 캐비티 기판은 예를 들어, RF MEMS 또는 관성 MEMS와 같은 MEMS 디바이스들을 형성하기 위해 사용될 수 있다. 다른 타입들의 MEMS 디바이스들을 형성하는 것이 또한 유용할 수 있다. MEMS 디바이스들은 예를 들어, 마이크로폰들, 압력 센서 또는 에너지 하비스터들(energy harvesters)과 같은 제품들 내에 통합된다. MEMS 디바이스들은 다른 타입들의 제품들에서 또한 사용될 수 있다.
일 실시예에서, 캐비티 기판은 캐비티(128)를 갖는 메인 혹은 벌크 기판(121)과 표면 기판(123)을 포함한다. 벌크 기판은 매립형 유전체 층(buried dielectric layer)(126) 의해 선택적으로 분리될 수 있다. 이러한 구성은 예를 들어, SOI(silicon on insulator) 기판과 같은, COI(crystalline on insulator) 기판을 생성한다. 다른 타입들의 COI 기판들이 또한 유용할 수 있다. COI 기판은 MEMS 디바이스를 형성하는 피처들 및 디바이스 층들을 포함할 수 있다. 지지 기판은 도 1a에서 설명된 바와 같이, 제1 주표면(122) 상에서 제1 콘택 패드들(146)과 제1 도전성 트레이스들(140), 제2 주표면(124) 상에서 패키지 콘택들(160)을 갖는 제2 콘택 패드들(156)과 제2 도전성 트레이스들(150) 및 상호연결들(170)을 포함한다.
도 1c와 도 1d는 디바이스들(100)의 다른 실시예들을 도시한다. 도시된 바와 같이, 상기 디바이스들은 도 1a와 도 1b에 도시된 바와 유사한 지지 기판들을 포함한다. 유사한 참조 번호들은 유사한 구성 요소들을 나타낸다. 동일한 구성 요소들은 상세하게 논의되지 않을 수도 있다. 도 1c와 도 1d를 참조하면, 지지 기판(120)이 제공된다. 지지 기판은 예를 들어, 반도체 물질을 포함하고, 핸들러 기판으로 동작한다. 일부 실시예들에서, 핸들러 기판은 도 1d에 도시된 바와 같은, 캐비티(128)를 갖는 캐비티 기판을 포함할 수 있다. 지지 기판은 MEMS 디바이스일 수 있다. 지지 기판은 제1 주표면(122) 상에서 제1 콘택 패드들(146)과 제1 도전성 트레이스들(140), 제2 주표면(124) 상에서 패키지 콘택들(160)을 갖는 제2 콘택 패드들(156)과 제2 도전성 트레이스들(150) 및 상호연결들(170)을 포함한다.
일 실시예에서, 반도체 디바이스(110)는 지지 기판의 제1 표면 상에 마운트된다. 일 실시예에서, 반도체 디바이스는 공융성 본드(eutectic bond)(182)를 사용하여 지지 기판에 부착될 수 있다. 공융성 본드는 Al, Cu, Au, Ag, In, Sn, Ge, 솔더(solder), Si 또는 그들간의 결합과 같은, 물질들을 포함할 수 있다. 일부 실시예들에서, 공융성 본드는 Al-Ge 또는 Si-Ni를 포함할 수 있다. 공융성 본딩은 지지 기판과 반도체 디바이스 사이에 상호연결로 동작할 수 있다. 추가적으로, 공융성 본딩은 기밀 본드(hermetic bond)로 동작하는, 지지 기판과 반도체 디바이스 사이에 기밀 밀봉(hermetic seal)을 형성할 수 있다. 다른 실시예들에서, 반도체 디바이스는 BCB, SU8 또는 Si 나노 입자들을 갖는 SU8과 같은 접착 본드들(adhesive bonds)을 사용하여 지지 기판에 부착될 수 있다. 다른 접착들 또는 유리 플릿(glass frit)과 같은 본딩 방법들을 제공하는 것이 공정 요구 사항들에 의존하여, 또한 유용할 수 있다.
반도체 디바이스는 예를 들어, 플립 칩(flip chip)이다. 플립 칩은 콘택 표면 상에서 칩 콘택들(116)을 포함한다. 칩 콘택들은 예를 들어, 라인 플립 칩에서 단일 또는 듀얼과 같은 행들(rows)로 배열될 수 있다. 다른 실시예들에서, 칩 콘택들은 BGA 포맷으로 배열될 수 있다. 다른 구성들에서 칩 콘택들을 배열하는 것이 또한 유용할 수 있다. 칩 콘택들은 지지 기판 상에서 제1 콘택 패드들에 일치된다.
다른 실시예들에서, 반도체 디바이스는 다른 타입들의 반도체 디바이스들일 수 있다. 예를 들어, 반도체 디바이스는 본드 패드들을 포함할 수 있다. 본드 패드들은 예를 들어, 와이어 본드들에 의해 지지 기판의 제1 콘택 패드들에 연결될 수 있다. 반도체 디바이스를 지지 기판에 연결하기 위한 다른 기술들이 또한 유용할 수 있다.
도 2a 및 도 2b는 보다 상세하게 상호연결(170)의 실시예의 단면도 및 평면도를 도시한다. 상호연결은 기판(120)의 제1 및 제2 주표면(122 및 124)으로부터 연장된다. 상호연결은 예를 들어, 제1 및 제2 주표면 상에서, 구성 요소들(예컨대, 전기적인 트레이스들) 간의 전기적인 연결을 제공한다. 상호연결 유전체(interconnect dielectric)(166)는 상호연결을 둘러싸서, 지지 기판의 다른 부분들로부터 상호연결을 분리시킨다. 상호연결은 도시된 바와 같이, 사각형의 단면 형상을 포함한다. 상호연결에 대한 다른 단면 형상들이 또한 유용할 수 있다. 상호연결의 단면의 직경은 약 40 ㎛일 수 있다. 상호연결에 대한 다른 크기들이 또한 유용할 수 있다.
상호연결은 도펀트들로 고농도로 도핑된다. 일 실시예에서, 상호연결은 제1 극성 타입의 도펀트들로 고농도로 도핑된다. 상호연결은 제1 및 제2 부분(171 및 172)을 포함한다. 도시된 바와 같이, 제1 부분은 제1 주표면으로부터 있고, 제2 부분은 기판의 제2 주표면으로부터 있다. 상호연결의 제1 및 제2 부분의 인터페이스(173)는 기판 내에 배치된다.
상호연결의 제1 부분은 적어도 하나의 부분적인 도전성 비아 플러그(176)를 포함한다. 일 실시예에서, 제1 부분은 복수개의 부분적인 도전성 비아 플러그들(1761-176i)을 포함한다. 부분적인 비아 플러그들은 주표면으로부터 연장하는 표면 단부들(surface ends)과 상호연결의 제1 및 제2 부분의 인터페이스 인근에 있는 내측 단부들(inner ends)을 갖는다. 비아 플러그들은 예를 들어, 도 2a에 도시된 바와 같이 사각형의 단면 형상을 가질 수 있다. 다른 형상들 또는 다른 단면 형상들의 결합을 제공하는 것이 또한 유용할 수 있다. 선택된 단면 형상은 보이드 없는 비아 플러그들(void free via plugs)을 형성하는 것을 용이하게 해야한다. 예를 들어, 단면 형상은 폴리실리콘 비아 플러그들 또는 다른 도전성 물질들의 비아 플러그들을 형성하는 것을 용이하게 한다. 비아 플러그의 단면은 예를 들어, 약 1 ㎛의 치수를 갖는다. 단면들에 대한 다른 치수들이 또한 유용할 수 있다.
비아 플러그들은 어레이 구성으로 배열될 수 있다. 예를 들어, 비아 플러그들은 M×N 행렬로 배열될 수 있다. 도 2b에 도시된 바와 같이, 비아 플러그들은 5×5 (M=5 및 N=5) 행렬로 배열된다. 이는 N과 M은 동일할 필요가 없음을 유의하라. 비아 플러그들의 다른 구성들이 또한 유용할 수 있다. 예를 들어, 소정 로우(row)가 다른 로우들(rows)과 동일한 개수의 비아 플러그들을 가질 필요는 없으며 혹은 소정 컬럼(column)이 다른 로우들(rows)과 동일한 개수의 비아 플러그들을 가질 필요는 없다.
일 실시예에서, 부분적인 비아 플러그들은 폴리실리콘을 포함한다. 폴리실리콘은 제1 극성 타입의 도펀트들로 고농도로 도핑된다. 제1 극성 타입의 도펀트 농도는 예를 들어, 장비 성능에 의존한다. 폴리실리콘의 사용은 프론트 엔드 공정들(front end processes)과의 호환성을 용이하게 한다. 예를 들어, 프론트 엔드 공정들과 호환가능하게 함으로써, 고온 공정들이 사용될 수 있다.
다른 실시예들에서, 부분적인 비아 플러그들은 구리, 구리 합금, 알루미늄, 텅스텐 및/또는 이들의 조합과 같은, 다른 타입들의 도전성 물질들을 포함한다. 다른 타입들의 도전성 물질들은 공정 및 온도 요구 사항들에 의존하여, 또한 사용될 수 있다.
서로 다른 상호연결들의 비아 플러그들이 동일한 물질로 구성될 필요가 없음을 유의해야 한다. 예를 들면, 몇몇 상호연결들은 도핑된 폴리실리콘으로부터 형성될 수 있는 반면에, 다른 상호연결들은 다른 타입들의 도전성 물질들로부터 형성될 수 있다. 이와 유사하게, 일부 경우들에서, 상호연결의 비아 플러그들은 동일한 물질을 모두 포함할 필요는 없다.
제1 및 제2 부분의 인터페이스의 위치는 예를 들어, 부분적인 비아 플러그들의 깊이를 결정한다. 비아 플러그들의 깊이는 예를 들어, 약 2 ㎛ 에서 200 ㎛ 까지의 범위일 수 있다. 예를 들어, 비아 플러그들의 깊이는 약 80 ㎛일 수 있다. 비아 플러그들에 대한 다른 깊이들이 또한 유용할 수 있다. 단면 치수, 크기 및 깊이와 같은 비아 플러그들의 치수들은 가령, 비아 플러그의 저항과 같은 설계 요구 사항들에 의존할 수 있다. 저항은 예를 들어, 비아 플러그의 물질, 도펀트들(적용할 수 있는 경우)의 농도, 단면 크기 및 깊이에 의존할 수 있다. 추가로, 상호연결의 전체 저항은 상호연결의 설계에 관해서 고려된다. 이것은 예를 들어, 비아 플러그들의 저항, 비아 플러그들의 수 뿐만 아니라 기판 물질 및 도핑 농도를 포함한다.
도시된 바와 같이, 비아 플러그 또는 비아 플러그들을 포함하는 제1 부분은 상호연결의 상부 부분에 배치된다. 예를 들어, 제1 부분은 기판의 상부 (또는 제1) 표면으로부터 있다. 다른 실시예들에서, 제1 부분은 상호연결의 하부 부분일 수 있다. 예를 들어, 제1 부분은 기판의 하부 표면 (또는 제2) 표면으로부터 형성된다. 또한, 지지 기판의 모든 상호연결들은 동일한 비아 플러그 레이아웃을 가질 필요가 없음을 유의해야 한다. 예를 들면, 예컨대, 설계 요건에 따라, 여러가지 비아 플러그 레이아웃들이 여러 가지 상호연결들에 제공될 수 있다.
도 3은 상호연결(170)의 실시예의 회로 모델을 도시한다. 상호연결의 제1 단부(141)와 제2 단부(151) 사이의 다양한 저항 성분들이 도시된다. 제1 단부는 상호연결의 제1 부분(171)의 일부이고, 제2 단부는 상호연결의 제2 부분(172)의 일부이다.
일 실시예에서, 상호연결의 제1 부분은 병렬로 연결된 복수의 제 1 저항 성분들(R1-Ri)을 포함한다. 상기 제 1 저항 성분들은 비아 플러그들(1761-176i)에 대응한다. 제 1 부분이 하나의 플러그를 포함하는 경우, 제1 부분은 하나의 제1 저항 성분을 포함한다. 제1 저항 성분 또는 성분들은 상호연결의 제2 부분에서 제2 저항 성분들과 직렬로 연결된다. 제2 저항 성분은 기판 물질의 저항(Rsub)에 대응한다. 예를 들어, 제2 저항 성분은 제2 또는 전체 상호연결의 하부 부분의 저항에 대응한다. 상호연결의 제1 및 제2 단부 사이의 전체 저항은 다음의 수학식 1에 의해 정의될 수 있다:
Figure pat00001
수학식 1의 변수들:
R total 은 상호연결의 전체 저항이고,
R plug 는 비아 플러그의 저항이고,
N은 제1 부분에서 비아 플러그들의 수이고, 그리고
R sub 는 상호연결의 제2 부분의 저항이다.
수학식 1은 비아 플러그들의 저항이 모두 동일한 저항인 것으로 가정한다. 비아 플러그들이 모두 동일한 저항이 아닌 경우, 전체 저항은 수학식 1을 적절히 수정함으로써 결정될 수 있다. 예를 들어, 비아 레이아웃의 하나 이상의 비아 플러그들은 다른 비아 플러그들과 서로 다른 여러 단면들을 가질 수 있다.
추가로, 저항은 다음의 수학식 2에 의해 정의된다:
Figure pat00002
수학식 2의 변수들:
ρ는 물질의 저항률(resistivity)이고,
L은 저항의 길이이고, 그리고
A는 저항의 단면 면적이다.
수학식 1 및 2를 근거로, 약 1Ω의 전체 저항을 갖는 상호연결은 다음의 표 1에 도시된 바와 같이 대표적인 분석적인 계산에 따라 획득될 수 있다.
N ρ(Ω.cm) L(㎛) Ø(㎛) R(Ω)
기판 0.001 100 40
Figure pat00003
0.8
비아 플러그 100 0.001 8 1
Figure pat00004
0.2
따라서, 상호연결의 바람직한 전체 저항은 수학식 1 및 2의 변수들을 수정함으로써 획득될 수 있다.
설명된 바와 같이, 관통 비아들을 형성할 필요없이, 원하는 저항 요건들을 갖는 상호연결들이 형성될 수 있다. 실리콘과 같은 결정성 물질에 깊은(deep) 비아들을 형성하는 것은 긴 에칭 시간을 요구한다. 이것은 증가된 제조 비용을 초래하여, 처리 시간(throughput time)에 부정적으로 영향을 끼친다. 따라서, 부분적인 비아들을 사용하여 상호연결들을 제공하는 것이 제조 효율을 증가시키고 비용을 감소시킬 수 있으며, 한편 성능 또는 설계 요구 사항들을 만족시킨다.
도 4a 내지 도 4k는 디바이스를 형성하기 위한 공정(400)의 실시예의 단면도들을 도시한다. 도 4a를 참조하면, 지지 기판(120)이 제공된다. 기판은 제1 및 제2 주표면(122 및 424)을 포함한다. 지지 기판은 핸들러 기판 또는 핸들러 웨이퍼로 동작할 수 있다. 예를 들어, 핸들러 기판은 패키지 또는 디바이스의 패키지의 일부일 수 있다. 핸들러 웨이퍼의 경우에, 그것은 웨이퍼 레벨 패키징을 위해 이용될 수 있다.
지지 기판은 일 실시예에서, 결정성 물질과 같은, 반도체 물질을 포함한다. 예를 들어, 지지 기판은 실리콘을 포함한다. 실리콘-게르마늄(SiGe), 게르마늄(Ge), 갈륨-비소(GaAs)와 같은 다른 타입들의 반도체 물질들 또는, 그 이후에 개발된 물질들을 포함하는 임의의 다른 적당한 반도체 물질들이 지지 기판으로 동작하도록 또한 사용될 수 있다.
지지 기판의 초기 두께는 일 실시예에서, 지지 기판의 최종 두께보다 더 크다. 예를 들어, 지지 기판의 초기 두께는 약 400 - 725 ㎛가 될 수 있고, 지지 기판의 최종 두께는 약 50 - 200㎛에서 있을 수 있다. 다른 두께들 또는 두께 범위들이 또한 유용할 수 있다. 원하는 두께보다 더 두꺼운 지지 기판을 제공함으로써 공정을 용이하게 할 수 있다. 기판은 예를 들어, 최종 및 원하는 두께를 지지 기판에 제공하기 위해 연마(grind)됨으로써 얇아질 수 있다.
일 실시예에서, 지지 기판은 제1 극성 타입의 도펀트들로 고농도로 도핑된다. 일 실시예에서, 핸들러 기판은 고농도로 도핑된 p-타입(p+) 또는 고농도로 도핑된 n-타입(n+) 기판일 수 있다. P-타입 도펀트들은 붕소(B), 알루미늄(Al), 인듐(In) 또는 그들간의 결합을 포함할 수 있는 반면에, n-타입 도펀트들은 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판은 n+ 기판이다. 기판의 도펀트 농도는 낮은 면저항을 제공하기에 충분해야 한다. 도펀트 농도는 일 실시예에서, 약 0.05Ω cm 또는 그보다 작은 면저항을 제공하기에 충분해야 한다. 다른 면저항 값들을 갖는 기판을 제공하는 것이 또한 유용할 수 있다. 다른 실시예들에서, 기판은 진성 기판일 수 있다.
지지 기판은 일 실시예에서, 캐비티 기판을 포함한다. 캐비티 기판은 캐비티(128)를 포함한다. 캐비티 기판은 예를 들어, MEMS 디바이스들을 형성하기 위해 사용될 수 있다. MEMS 디바이스를 형성하는 비-캐비티 기판을 제공하는 것이 또한 유용할 수 있다. 다른 실시예들에서, 지지 기판은 패키지 또는 디바이스의 패키지 구조로 동작할 수 있다.
일 실시예에서, 캐피비 기판은 캐비티(128)를 갖는 메인 또는 벌크 기판(121)을 포함한다. 캐피비 없는 벌크 기판의 표면은 예를 들어, 지지 기판의 제2 표면으로 동작한다. 표면 기판(123)은 캐비티를 갖는 벌크 기판 상에 배치된다. 표면 기판의 상부 표면은 예를 들어, 지지 기판의 제1 표면으로 동작한다. 기판들은 실리콘을 포함할 수 있다. 다른 타입들의 결정성 물질이 또한 유용할 수 있다. 벌크 기판 및 표면 기판들은 동일한 타입의 물질들로부터 형성될 필요가 없음을 유의해야 한다.
매립형 유전체층(126)은 벌크 기판과 표면 기판 사이에 선택적으로 제공될 수 있다. 매립형 유전체층은 예를 들어, 실리콘 산화막일 수 있다. 다른 타입들의 유전체 물질들이 매립형 유전체층을 형성하기 위해 또한 사용될 수 있다. 벌크 기판의 초기 두께는 약 500 - 725㎛에서 있을 수 있고, 벌크 기판의 최종 두께는 약 50 - 200㎛에서 있을 수 있고, 매립형 유전체층의 두께는 약 0.5에서 4 ㎛까지 일 수 있고, 표면 기판의 두께는 약 2 - 50㎛ 범위일 수 있다. 예를 들어, 표면 기판의 두께는 약 2 - 38㎛에 있을 수 있다. 지지 기판의 다른 층들에 대해 다른 두께들이 또한 유용할 수 있다. 그러한 구성은 예를 들어, SOI 기판과 같은, COI 기판을 생성한다. COI 기판은 MEMS 디바이스를 형성하는 피처들 및 디바이스 층들을 포함할 수 있다.
도 4b에서, 지지 기판은 상호연결 분리 트렌치(interconnect isolation trench)(465)를 형성하기 위해 패터닝된다. 일 실시예에서, 상호연결 분리 트렌치는 지지 기판의 제1 표면으로부터 패터닝된다. 기판의 패터닝은 마스크 및 에칭 기술들을 사용하여 달성될 수 있다. 예를 들어, 실리콘 산화막과 같은 하드 마스크가 사용될 수 있다. 다른 타입들의 하드 마스크들이 또한 유용할 수 있다. 하드 마스크는 상호연결 유전체에 대응하는 개구를 형성하기 위해 패터닝될 수 있다. 하드 마스크를 패터닝하기 위해서, 포토레지스트와 같은 소프트 마스크가 사용될 수 있다. 포토레지스트는 상호연결 분리 트렌치에 대응하는 하드 마스크를 노광하기 위한 개구를 형성하도록 선택적으로 노광되고 현상(develop)된다. 리소그래픽 분해능(lithographic resolution)을 개선하기 위해, 반사-방지막(anti-reflective coating : ARC)이 포토레지스트의 바로 밑에 제공될 수 있다. 소프트 마스크의 패턴은 예를 들어, 지지 기판의 표면을 노광시키기 위한 반응성 이온 에칭(reactive ion etch ; RIE)에 의해 하드 마스크에 전달된다.
DRIE(deep reactive ion etch)이 상호연결 분리 트렌치를 형성하기 위해 사용된다. DRIE는 예를 들어, 표면 기판, 매립형 유전체층 및 벌크 기판의 일부분을 통해 에칭한다. 상호연결 분리 트렌치를 형성하도록 지지 기판을 패터닝하기 위한 다른 기술들이 또한 유용하다. 지지 기판을 패터닝한 이후, 다양한 마스크 층들이 지지 기판의 표면을 노광시키기 위해 제거될 수 있다.
일 실시예에서, DRIE는 상호연결 분리 트렌치를 형성한다. DRIE는 약 90°의 각도 혹은 측벽 프로파일(sidewall profile)을 갖는 분리 트렌치들을 형성할 수 있다. 예를 들어, DRIE는 약 89°± 0.5°의 측벽 각도를 갖는 분리 트렌치들을 형성할 수 있다. 다른 측벽 각도들이 분리 트렌치들에 대해 또한 유용할 수 있다. 재진입 프로파일들(re-entering profiles)은 트렌치를 피해야하며, 이는 이것이 트렌치 필 물질에서 보이드들(voids)의 원인이 될 수 있기 때문이다.
분리 트렌치는 예를 들어, 상호연결을 둘러싼다. 트렌치의 두께는 약 2 ㎛일 수 있다. 다른 두께들이 또한 유용할 수 있다. 두께는 예를 들어, DRIE의 종횡비 특성(aspect ratio capability) 및/또는 전기적인 분리 요구 사항들과 같은, 여러 가지 팩터들에 의존할 수 있다. 예를 들어, 최소 폭은 트렌치의 원하는 깊이와 DRIE의 종횡비 특성에 의해 결정될 수 있다. 분리 트렌치의 깊이는 적어도 지지 기판의 최종 두께이거나 그 보다 더 깊어야 한다. 바람직하게, 분리 트렌치는 공정 윈도우를 증가시키는 최종 두께보다 더 깊다. 예를 들어, 트렌치의 깊이는 약 80 ㎛의 최종 두께를 갖는 지지 기판에 대해 80 ㎛보다 약간 깊을 수 있다. 비록 하나의 상호연결 분리 트렌치만이 하나의 상호연결을 위해 형성될지라도, 그것은 추가적인 상호연결 트렌치들이 추가적인 상호연결들을 위해 형성될 수 있는 것으로 이해된다.
도 4c를 참조하면, 상호연결 분리 트렌치는 유전체 물질로 채워진다. 분리 트렌치는 예를 들어, 실리콘 산화막으로 채워진다. 실리콘 산화막은 LPCVD 또는 습식 열 산화(wet thermal oxidation)에 의해 증착된다. 이러한 증착 기술들은 컨퍼멀(conformal)하다. 유전체 물질을 채우기 위한 다른 기술들이 또한 유용할 수 있다. 기판 위의 초과 유전체 물질은 상호연결 유전체(166)를 형성하기 위해 제거된다. 초과 물질을 제거하는 것은 일 실시예에서, 화학적 기계적 연마(chemical mechanical polishing : CMP)와 같은, 평탄화 공정들을 포함한다. 다른 타입들의 평탄화 공정들이 또한 유용할 수 있다. 평탄화 공정은 유전체 층과 지지 기판 표면 사이에 평탄한 상부 표면(planar top surface)을 형성한다. 평탄화 공정 이후에, 기판 표면들은 제1 및 제2 표면 유전체층(432 및 434)으로 코팅(coat)될 수 있다. 표면 유전체층들은 실리콘 산화막을 포함할 수 있다. 다른 타입들의 유전체 물질들이 또한 유용할 수 있다.
도 4d에서, 기판은 부분적인 비아들(4751-475i)을 형성하기 위해 패터닝된다. 기판의 패터닝은 마스크 및 에칭 기술들을 사용하여 달성될 수 있다. 예를 들어, 실리콘 산화막과 같은 하드 마스크가 사용될 수 있다. 다른 타입들의 하드 마스크들이 또한 유용할 수 있다. 하드 마스크는 부분적인 비아들에 대응하는 개구들을 형성하기 위해 패터닝된다. 하드 마스크를 패터닝하기 위해서, 포토레지스트와 같은 소프트 마스크가 사용될 수 있다. 포토레지스트는 부분적인 비아들에 대응하는 하드 마스크를 노광하기 위한 개구들을 형성하도록 선택적으로 노광되고 현상된다. 리소그래픽 분해능을 개선하기 위해, 반사-방지막(ARC)이 포토레지스트의 바로 밑에 제공될 수 있다. 소프트 마스크의 패턴은 예를 들어, 지지 기판의 표면을 노광시키기 위한 반응성 이온 에칭(RIE)에 의해 하드 마스크에 전달된다.
DRIE는 예를 들어, 부분적인 비아들을 형성하기 위해 사용된다. 일 실시예에서, DRIE는 측벽 프로파일 또는 약 90°의 측벽 각도를 갖는 비아들을 형성한다. 예를 들어, DRIE는 약 89°± 0.5°의 측벽 각도를 갖는 비아들을 형성할 수 있다. 다른 측벽 각도들이 비아들에 대해 또한 유용할 수 있다. 비아들에 대해서 재진입 프로파일들이 회피되어야만 하며, 이는 이것이 비아 충진 물질(via fill material)에서 보이드들의 원인이 될 수 있기 때문이다.
비아들의 깊이는 상호연결의 제1 및 제2 부분의 인터페이스 인근에 있다. 이 경우에, 매립형 유전체층이 표면 기판과 하부 기판(혹은 벌크 기판)을 분리하는 경우, 제1 및 제2 부분의 인터페이스는 벌크 기판에서 매립형 유전체층 아래에 배치된다. 예를 들어, 인터페이스 또는 비아들의 깊이는 하부 기판 내의 약 3 - 10 ㎛일 수 있다. 다른 깊이들이 또한 유용할 수 있다. 비아들의 깊이는 예를 들어, 매립형 유전체층의 깊이, 상호연결의 원하는 전체 저항, 및/또는 지지 기판의 최종 두께와 같은, 팩터들에 의존할 수 있다.
일부 실시예에서는, 하나의 부분적인 비아가 상호연결을 위해 형성될 수 있다. 일 실시예에서, 부분적인 비아의 단면은 사각형일 수 있다. 다른 단면 형상들이 또한 유용할 수 있다. 단면의 직경은 약 1 ㎛일 수 있다. 부분적인 비아들의 단면들에 대한 다른 크기들이 또한 유용할 수 있다. 레이아웃의 모든 부분적인 비아들이 동일한 단면 형상 및/또는 크기를 갖지 않음을 유의해야 한다.
도 4e에 도시된 바와 같이, 도전성 물질(476)이 기판 상에 증착되어 부분적인 비아들을 충진한다. 부분적인 비아들을 채우기 이전에, 부분적인 비아들을 형성하기 위한 식각에 의해 생성될 수 있는, 자연 산화막(native oxide)과 후식각층들(post etch layers)이 회피되거나 제거되어야 한다. 이러한 층들의 제거는 예를 들어, 클린 또는 습식 에칭 공정에 의해 달성될 수 있다.
일 실시예에서, 부분적인 비아들은 비아 플러그들(1761 - 176i)을 형성하기 위해 폴리실리콘으로 채워진다. 폴리실리콘으로 부분적인 비아들을 채우는 것은 예를 들어, 화학적 기상 증착(chemical vapor deposition : CVD)에 의해 달성될 수 있다. 부분적인 비아들을 채우기 위한 다른 기술들이 또한 유용할 수 있다. 일 실시예에서, 부분적인 비아들은 고농도로 도핑된 폴리실리콘으로 채워진다. 일 실시예에서, 부분적인 비아들은 제1 극성 타입 도펀트들을 갖는 고농도로 도핑된 폴리실리콘으로 채워진다. 고농도로 도핑된 폴리실리콘은 인-시튜 도핑(in-situ doped)될 수 있다. 폴리실리콘의 도핑 농도는 약 2e20 atm/cm3일 수 있다. 도시된 바와 같이, 폴리실리콘은 지지 기판의 하부를 또한 덮는다. 예를 들어, 폴리실리콘은 하부 폴리실리콘층(477)을 형성하는, 지지 기판의 하부 상에서 유전체층을 덮는다.
다른 실시예들에서, 부분적인 비아들은 다른 타입들의 도전성 물질로 채워진다. 예를 들어, 부분적인 비아들은 금속 물질(metallic material) 또는 합금으로 채워질 수 있다. 이러한 물질들은 예를 들어, 구리, 구리 합금, 텅스텐, 알루미늄 또는 그들간의 결합을 포함할 수 있다. 공정 요구 사항에 따라, 도전성 물질은 지지 기판의 하부를 또한 덮을 수 있다.
도 4f에서, 지지 기판의 표면 위의 초과 도전성 물질은 비아 플러그들에 연결된 비아 패드(179)를 남기고, 제거된다. 초과 도전성 물질의 제거는 예를 들어, 에칭 마스크를 사용하여 에치 백 공정으로 달성될 수 있다. 에칭 마스크는 도전성 물질을 보호하는 반면, 비아 패드는 보호되지 않는 도전성 물질이 제거되는 것을 허용하도록 형성된다. 에칭 백 공정은 도전성 물질을 선택적으로 표면 유전체층(432)에서 제거할 수 있다.
도 4g에 도시된 바와 같이, 유전체층(433)은 제1 표면 유전체층 상에 형성된다. 유전체층은 제1 표면 유전체층(432)의 두께를 증가시키고, 비아를 분리하기 위해 사용된다. 일 실시예에서, 유전체층은 실리콘 산화막을 포함한다. 실리콘 산화막은 예를 들어, PECVD에 의해 형성될 수 있다. 다른 타입들의 유전체 물질들 또는 증착 기술들이 또한 사용될 수 있다. 일 실시예에서, 유전체층(433)은 제1 표면 유전체층과 같은 동일 물질일 수 있다. 다른 유전체 물질들의 유전체층들을 제공하는 것이 또한 유용할 수 있다.
도 4h를 참조하면, 비아 패드를 노출시키도록 콘택 개구(478)가 유전체층(433)에 형성된다. 콘택 개구는 마스크 및 에칭 기술들을 사용하여 형성될 수 있다. 예를 들어, 레티클(reticle)을 통해 노광 소스(exposure source)에 노광됨에 의해서 소프트 마스크가 패터닝될 수 있고, 개구를 생성하기 위해 불필요한 마스크 물질을 제거하도록 현상될 수 있다. 소프트 마스크의 패턴은 비아 패드를 노출하기 위한 개구를 생성하도록 유전체층 RIE에 전사된다.
도 4i에 도시된 바와 같이, 지지 기판의 제1 표면 위의 유전체층 상에 도전성 트레이스(140)가 형성된다. 도전성 트레이스는 예를 들어, 유전체층 상에서 도전성 물질을 증착시키고 콘택 개구를 채움으로써 형성될 수 있다. 도전성 물질은 예를 들어, 구리 또는 구리 합금일 수 있다. 도전성 물질은 PVD에 의해 증착될 수 있다. 예를 들어, 도전성 물질은 스퍼터링 또는 증발(evaporation)에 의해 증착될 수 있다. 다른 타입들의 도전성 물질들 또는 증착 기술들이 또한 유용할 수 있다. 도전층은 제1 콘택 패드(146) 및 제2 콘택 패드(148)를 포함하는, 도전성 트레이스들을 형성하기 위해, 예를 들어 마스크 및 에칭 기술들을 사용하여, 패터닝될 수 있다. 패터닝된 도전층은 예를 들어, 콘택 패드와 상호연결 사이에 연결을 제공하는 RDL로 동작한다.
도 4j를 참조하면, CMOS 디바이스와 같은 반도체 디바이스(220)가 지지 기판에 부착된다. 다른 타입들의 디바이스를 제공하는 것이 또한 유용하다. 일 실시예에서, 반도체 디바이스는 공융성 본드를 사용하여 지지 기판의 제1 표면에 부착될 수 있다. 공융성 본드는 Al, Cu, Au, Ag, In, Sn, Ge, 솔더 또는 Si와 같은 물질들을 포함할 수 있다. 다른 실시예들에서, 반도체 디바이스는 BCB, SU8 또는 Si 나노 입자들을 갖는 SU8과 같은 접착 본드들을 사용하여 지지 기판에 부착될 수 있다. 다른 접착들 또는 유리 플릿과 같은 본딩 방법들을 제공하는 것이 공정 요구 사항들에 의존하여, 또한 유용할 수 있다.
반도체 디바이스는 제1 및 제2 주표면을 갖는 기판을 포함한다. 제1 주표면(222)은 반도체 디바이스의 상부 표면을 형성하는데 반하여, 제2 주표면(224)은 반도체 디바이스의 하부 표면을 형성한다. 유전체층(234)은 반도체 디바이스의 제2 주표면 아래에 형성된다. 도전성 층은 유전체층 아래에 형성된다. 도전성 층은 제1(246) 및 제2 콘택 패드(248)를 포함하는, 도전성 트레이스들을 형성하기 위해, 예를 들어 마스크 및 에칭 기술들을 사용하여, 패터닝될 수 있다. 반도체 디바이스의 패터닝된 도전성 트레이스들은 예를 들어, 콘택 패드들과 지지 기판의 상호연결 사이에 전기적인 연결을 제공한다.
도 4j에 도시된 바와 같이, 지지 기판은 제2 표면으로부터 물질들을 제거함으로써 원하는 두께로 얇아진다. 따라서, 지지 기판의 상부 상에서 부착된 반도체 디바이스는 지지 기판을 가늘게하기 위한 지지물로서 동작한다. 지지 기판의 제2 기판 표면 상에서 도전성 층 및 표면 유전체층은 예를 들어, 에칭에 의해 제거된다. 예를 들어, 건식 또는 습식 에칭이 지지 기판의 제2 기판 표면 상에서 도전성 층 및 표면 유전체층을 제거하기 위해 사용될 수 있다. 그 다음에 지지 기판은 연마됨으로써 가늘게 된다. 지지 기판이 원하는 두께로 가늘게 된 이후에, 상호연결 유전체에 의해 둘러싸인 상호연결이 노출된다.
도 4k에 도시된 바와 같이, 지지 기판의 제2 표면(124) 상에 표면 유전체층(134)이 형성된다. 콘택 개구(578)는 상호연결을 노출시키기 위해 유전체층(134)에서 형성된다. 콘택 개구는 마스크 및 에칭 기술들을 사용하여 형성될 수 있다. 예를 들어, 레티클을 통해 노광 소스에 노광함에 의해서 소프트 마스크가 패터닝될 수 있으며 그리고 개구를 생성하기 위해 불필요한 마스크 물질을 제거하도록 현상될 수 있다. 소프트 마스크의 패턴은 기판을 노광하기 위한 개구를 생성하도록 유전체층 RIE에 전사된다.
지지 기판의 제2 표면 위의 유전체층(134) 상에 도전성 트레이스(540)가 형성된다. 콘택 볼들(contact balls)들과 같은 외부 콘택들이 콘택 개구들에 형성될 수 있다.
공정이 계속되어 예를 들어, 상호연결에 대한 콘택 개구, 제2 도전성 트레이스 및, 제2 지지 기판 상에서 제2 콘택 패드를 계속 형성한다. 패키지 콘택 볼은 제2 콘택 패드 상에서 형성될 수 있다. 이어서, 그 위에 반도체 디바이스를 갖는 지지 기판을 개별 패키지로 다이싱(dicing)하는 공정이 수행될 수 있다.
본 발명은 본 발명의 사상 혹은 본질적인 특징들을 벗어남이 없이, 다른 특정 형태들로 구체화될 수도 있다. 따라서, 전술한 실시예들은 본 명세서에서 설명된 본 발명을 제한하기보다는 예시적인 모든 내용들에서 고려되어져야 한다. 따라서, 본 발명의 범위는 전술한 설명들에 의해서가 아니라 첨부된 청구항들에 의해 정의되며, 청구항들의 등가물의 의미 및 범위에 속하는 모든 변경예들은 본 명세서에서 포함되어지는 것으로 의도된다.

Claims (20)

  1. 디바이스를 형성하는 방법으로서,
    제 1 및 제 2 주표면(major surface)을 갖는 지지 기판을 제공하는 단계와; 그리고
    상기 제 1 및 제 2 주표면을 통해 상기 지지 기판 내에 상호연결부(interconnect)를 형성하는 단계
    를 포함하며,
    상기 상호연결부는 제 1 부분 및 제 2 부분을 갖고, 상기 제 1 부분은 상기 제 1 주표면 또는 제 2 주표면 중 어느 하나로부터 연장되며, 상기 제 2 부분은 상기 제 1 주표면 또는 제 2 주표면 중 다른 하나로부터 연장되며,
    상기 상호연결부를 형성하는 단계는,
    도전성 물질을 포함하는 부분적인 비아 플러그(partial via plug)를 상기 상호연결부의 제 1 부분에 형성하는 단계 -상기 비아 플러그는 상기 제 1 부분과 상기 제 2 부분의 인터페이스 부근에서 바닥(bottom)을 가지며- ;와 그리고
    제 1 극성 타입의 도펀트들로 고농도로 도핑된 제 2 부분을 상기 상호연결부의 제 2 부분에 제공하는 단계
    를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 도전성 물질은, 폴리실리콘을 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 폴리실리콘은, 상기 제 1 극성 타입의 도펀트들로 도핑되는 것을 특징으로 하는 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 제1 극성 타입은, n 타입인 것을 특징으로 하는 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 지지 기판의 일부분들로부터 상기 상호연결부를 분리시키기 위해 상기 상호연결부를 둘러싸는 분리 트렌치(isolation trench)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  6. 제5항에 있어서,
    상기 분리 트렌치를 유전체 물질로 채우는 단계를 포함하며,
    상기 유전체 물질은, 상기 분리 트렌치를 채우고 상기 지지 기판의 상기 제 1 주표면 위에 놓이는 것을 특징으로 하는 디바이스 형성 방법.
  7. 제6항에 있어서,
    상기 지지 기판의 상기 제 1 주표면 위에 평탄한 제 1 표면 유전체층을 형성하기 위해 상기 지지 기판 위의 여분의 유전체 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 부분적인 비아 플러그는, 딥 리액티브 이온 에칭(deep reactive ion etch : DRIE)에 의해 형성되는 것을 특징으로 하는 디바이스 형성 방법.
  9. 제1항에 있어서,
    부분적인 비아 플러그를 형성하는 단계는,
    부분적인 비아를 형성하기 위해 상기 지지 기판을 패터닝하는 단계;
    상기 지지 기판 상에 도전성 물질을 증착시키고, 상기 부분적인 비아를 채우는 단계; 및
    상기 부분적인 비아 플러그에 연결되는 비아 패드를 남겨두도록 상기 지지 기판 위에 있는 여분의 도전성 물질을 제거하는 단계
    를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  10. 제9항에 있어서,
    상기 제 1 표면 유전체층 위에 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 비아 패드를 노출시키도록 상기 유전체층 내에 콘택 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  12. 제11항에 있어서,
    상기 비아 패드에 연결되는 도전성 트레이스를 상기 유전체층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  13. 제1항에 있어서,
    상기 지지 기판 위에 반도체 디바이스를 부착하는 단계를 포함하는 것을 특징으로 하는 디바이스 형성 방법.
  14. 반도체 패키지를 형성하기 위한 방법으로서,
    제 1 주표면 및 제 2 주표면을 갖는 지지 기판을 제공하는 단계와;
    상기 제 1 및 제 2 주표면을 통해 상기 지지 기판 내에 상호연결부를 형성하는 단계와; 그리고
    상기 지지 기판 위에 반도체 디바이스를 제공하는 단계
    를 포함하며,
    상기 상호연결부는 제 1 부분 및 제 2 부분을 갖고, 상기 제 1 부분은 상기 제 1 주표면 또는 제 2 주표면 중 어느 하나로부터 연장되고, 상기 제 2 부분은 상기 제 1 주표면 또는 제 2 주표면 중 다른 하나로부터 연장되며,
    상기 상호연결부를 형성하는 단계는,
    도전성 물질을 포함하는 부분적인 비아 플러그를 상기 상호연결부의 제 1 부분에 형성하는 단계 -상기 비아 플러그는 상기 제 1 부분과 상기 제 2 부분의 인터페이스 부근에서 바닥을 가지며- ;와
    제 1 극성 타입의 도펀트들로 고농도로 도핑된 제 2 부분을 상기 상호연결부의 제 2 부분에 제공하는 단계
    를 포함하는 것을 특징으로 하는 반도체 패키지를 형성하는 방법.
  15. 디바이스로서,
    제 1 주표면 및 제 2 주표면을 갖는 지지 기판;
    상기 제 1 주표면과 상기 제 2 주표면을 통한 상기 지지 기판 내의 상호연결부
    를 포함하며,
    상기 상호연결부는 제 1 부분 및 제 2 부분을 갖고, 상기 제 1 부분은 상기 제 1 주표면 또는 제 2 주표면 중 어느 하나로부터 연장되고, 상기 제 2 부분은 상기 제 1 주표면 또는 제 2 주표면 중 다른 하나로부터 연장되며,
    상기 상호연결부는,
    상기 상호연결부의 제 1 부분에 있는, 도전성 물질을 포함하는 부분적인 비아 플러그 -상기 비아 플러그는 상기 제 1 부분과 상기 제 2 부분의 인터페이스 부근에서 바닥을 가지며- ;와 그리고
    제 1 극성 타입의 도펀트들로 고농도로 도핑된 상기 상호연결부의 제2 부분을 포함하는 것을 특징으로 하는 디바이스.
  16. 제15항에 있어서,
    상기 도전성 물질은, 폴리실리콘인 것을 특징으로 하는 디바이스.
  17. 제16항에 있어서,
    상기 폴리실리콘은, 상기 제 1 극성 타입의 도펀트들로 도핑되는 것을 특징으로 하는 디바이스.
  18. 제15항에 있어서,
    상기 제 1 극성 타입은, n 타입인 것을 특징으로 하는 디바이스.
  19. 제15항에 있어서,
    상기 상호연결부를 상기 지지 기판의 일부분들로부터 분리시키기 위해 상기 상호연결부를 둘러싸는 분리 트렌치를 포함하는 것을 특징으로 하는 디바이스.
  20. 제19항에 있어서,
    상기 분리 트렌치는, 유전체 물질을 포함하는 것을 특징으로 하는 디바이스.
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