KR101730736B1 - 웨이퍼-웨이퍼 접합 공정 및 구조 - Google Patents

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밍파 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05149—Manganese [Mn] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11912—Methods of manufacturing bump connectors involving a specific sequence of method steps the bump being used as a mask for patterning other parts
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29149—Manganese [Mn] as principal constituent
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29164—Palladium [Pd] as principal constituent
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29166—Titanium [Ti] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
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Abstract

접합형 구조 및 접합형 구조를 형성하는 방법이 제공된다. 접합형 구조의 제1 표면 상에 전도성 층이 형성되고, 상기 접합형 구조는 제2 기판에 접합된 제1 기판을 포함하며, 상기 접합형 구조의 상기 제1 표면은 상기 제1 기판의 노출면이다. 제1 개구부와 제2 개구부를 갖는 패터닝된 마스크가 상기 전도성 층 상에 형성되고, 상기 제1 개구부와 상기 제2 개구부는 상기 전도성 층의 부분을 노출시킨다. 상기 제1 접합용 커넥터의 제1 부분이 상기 제1 개구부 내에 형성되고, 상기 제2 접합용 커넥터의 제1 부분이 상기 제2 개구부 내에 형성된다. 제1 접합용 커넥터의 제2 부분과 제2 접합용 커넥터의 제2 부분을 형성하기 위해 전도성 층이 패터닝된다. 상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 접합형 구조가 제3 기판에 접합된다.

Description

웨이퍼-웨이퍼 접합 공정 및 구조{WAFER TO WAFER BONDING PROCESS AND STRUCTURES}
<우선권 주장 및 교차 참조>
본 출원은 다음의 가출원 미국 특허 출원: 2014년 12월 26일에 출원한 출원 일련 번호 62/096,972[발명의 명칭: Wafer to Wafer Bonding Process and Structures]에 대해 우선권을 주장하며, 이 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
<배경>
반도제 제조자들은 무어의 법칙(Moore's Law)을 따르기 위해 부단한 도전에 직면하고 있다. 이들은 능동형 및 수동형 디바이스의 사이즈 등의 피쳐 사이즈, 배선용 와이어의 폭과 두께, 및 전력 소비는 줄이고, 디바이스 밀도, 와이어 밀도, 및 동작 주파수를 높이려고 계속해서 애쓰고 있다. 또한, 이들 전자 구성요소가 더 작아짐에 따라, 일부 애플리케이션에서는 과거의 패키지보다 소면적을 이용하는 더 작은 패키지를 필요로 하고 있다.
다수의 반도체 다이를 서로에 대해 적층하는 반도체 패키징에 있어서 패키지 온 패키지(package-on-package, PoP) 및 시스템 인 패키지(system-in-package, SiP) 패키징 기술 등의 3차원 집적 회로(3DIC)가 최근 개발되고 있다. 3DIC를 형성하는 일부 방법은 2개 이상의 반도체 웨이퍼와, 상이한 반도체 웨이퍼 상에 배치된 로직, 메모리, 프로세서 회로 등의 능동 회로들을 함께 접합하는 것을 수반한다. 주로 사용되는 접합 기술은 직접 접합, 화학적 활성 접합, 플라즈마 활성 접합, 양극 접합(anodic bonding), 공정 접합(eutectic bonding), 글래스 프릿 접합(glass frit bonding), 흡착 접합(adhesive bonding), 열압착 접합, 반응 접합, 및/또는 동류를 포함한다. 2개의 반도체 웨이퍼가 함께 접합되면, 2개의 반도체 웨이퍼 사이의 인터페이스가 그 적층된 반도체 웨이퍼들 사이에 전도성 경로를 제공할 수 있다.
적층형 반도체 디바이스의 한가지 유리한 특징은 적층형 반도체 디바이스를 채택함으로써 훨씬 더 높은 밀도가 달성될 수 있다는 점이다. 또한, 적층형 반도체 디바이스는 보다 소형의 폼팩터, 비용 효율성, 성능 상승 및 소비 전력 감소를 달성할 수 있다.
본 발명의 배경이 되는 기술은 미국 특허공개공보 US2008/0188059에 개시되어 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피쳐들을 실척으로 도시하지는 않는다. 사실상, 다양한 피쳐들의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 1e, 도 2a 내지 도 2c, 도 3a 및 도 3b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다.
도 4는 일부 실시형태에 따른 접합형 구조를 형성하는 방법을 나타내는 흐름도이다.
도 5a 내지 도 5g, 도 6a 및 도 6b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다.
도 7은 일부 실시형태에 따른 접합형 구조를 형성하는 방법을 나타내는 흐름도이다.
도 8a 내지 도 8e, 도 9a 및 도 9b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다.
도 10은 일부 실시형태에 따른 접합형 구조를 형성하는 방법을 나타내는 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
특정 상황, 즉 2개 이상의 웨이퍼를 접합하여 형성되는 접합형 구조에 대한 실시형태들에 대해 설명할 것이다. 일부 실시형태에 있어서, 웨이퍼는 미세 전자 기계 시스템(microelectromechanical, MEMS) 웨이퍼, 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 웨이퍼, 및/또는 동류일 수 있다.
도 1a 내지 도 1e, 도 2a 내지 도 2c, 도 3a 및 도 3b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다. 구체적으로, 도 1a 내지 도 1e는 후속 접합 공정을 위해, 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(100)를 준비하는 중간 스테이지의 단면도를 나타내고 있다. 도 2a 내지 도 2c는 후속 접합 공정을 위해 제3 웨이퍼(200)를 준비하는 중간 스테이지의 단면도를 나타내고 있다. 도 3a와 도 3b는 일부 실시형태에 따른, 제3 웨이퍼(200)에 접합된 제1 접합형 구조(100)를 각각 포함하는 제2 접합형 구조(301 및 303)의 단면도를 나타내고 있다.
먼저 도 1a를 참조하면, 일부 실시형태에 따라 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(100)가 도시되고 있다. 도시하는 실시형태에 있어서, 제1 웨이퍼(101)는 MEMS 공정을 이용하여 형성될 수 있으며, MEMS 웨이퍼(101)라고도 칭해질 수 있다. 제2 웨이퍼(103)는 MEMS 웨이퍼(101)에 대한 캡(cap)으로서 기능할 수 있으며, 캡 웨이퍼(103)라고도 칭해질 수 있다.
일부 실시형태에 있어서, MEMS 웨이퍼(101)는 기판과, 그 기판 상의 다양한 디바이스를 포함할 수 있으며, 이들 디바이스는 후술하는 다양한 실시형태에 대한 이해를 위해 이들을 포함시키는 것이 반드시 필요하지 않기 때문에 도 1a에는 명시적으로 도시되지 않는다. 기판은 실리콘으로 형성될 수 있지만, 기판은 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합 등의 다른 III족, IV족, 및/또는 V족 원소로 형성될 수도 있다. 기판은 또한 실리콘 온 절연체(silicon-on-insulator, SOI)의 형태일 수도 있다. SOI 기판은 실리콘 기판 상에 형성되어 있는 절연체층(예컨대, 매립 산화물 및/또는 동류) 위에 형성된 반도체 재료(예컨대, 실리콘, 게르마늄 및/또는 동류)로 층을 포함할 수 있다. 또한, 이용될 수 있는 다른 기판은 다층 기판(multi-layered substrate), 경사 기판(gradient substrate), 하이브리드 배향 기판(hybrid orientation substrate), 이들의 임의의 조합 및/또는 동류를 포함한다.
다양한 디바이스는 캐비티(cavity), 멤브레인(membrane), 공진기, 캔틸레버형 소자(cantilevered element), 압력 센서, 가속도계, 모션 센서, 자이로스코프, 및/또는 동류를 비롯한 MEMS 디바이스를 포함할 수 있고, 통상의 MEMS 기술을 이용해 형성될 수 있다. 다양한 디바이스는 트랜지스터, 커패시터, 레지스터, 다이오드, 포토다이오드, 퓨즈 및/또는 동류를 비롯한 다양한 능동형 및 수동형 CMOS 디바이스를 더 포함할 수 있다.
일부 실시형태에 있어서, 캡 웨이퍼(103)는 전기 회로(도시 생략)를 구비할 수도 또는 구비하지 않을 수도 있는 CMOS 웨이퍼일 수도 또는 아닐 수도 있다. 구체적으로, 캡 웨이퍼(103)는 기판과, 트랜지스터, 커패시터, 레지스터, 다이오드, 포토다이오드, 퓨즈 및/또는 동류를 비롯한 다양한 능동형 및 수동형 CMOS 디바이스를 포함할 수 있다. 일부 실시형태에 있어서, 캡 웨이퍼(103)는 전기적 라우팅을 위해 비아, 전도성 층 및 유전체층도 포함할 수 있다. 캡 웨이퍼(103)의 기판은 MEMS 웨이퍼(101)의 기판과 유사할 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 한편, 캡 웨이퍼(103)는 세라믹 재료, 석영 또는 동류를 포함하는 기타 적절한 재료로 형성될 수 있다.
일부 실시형태에 있어서, 캐비티(cavity)(105) 등의 캐비티가 캡 웨이퍼(103) 내에 형성된다. 캐비티(105)는 캡 웨이퍼(103)가 MEMS 웨이퍼(101)에 접합된 후에 다양한 MEMS 디바이스에 대한 시일형 캐비티로서 기능할 수 있다. 일부 실시형태에 있어서, 캐비티(105)는 적절한 리소그래피 및 에칭 방법을 이용해서 형성될 수 있다. 도 1a에는 예시적인 용도로만 단일 캐비티(105)가 도시되어 있다. 캐비티의 수는 MEMS 웨이퍼(101)의 설계 요건에 따라 달라질 수 있다.
계속 도 1a를 참조하면, 일부 실시형태에 있어서, 캡 웨이퍼(103)의 제1 표면(103A)이 MEMS 웨이퍼(101)의 제1 표면(101A)에 접합되어 제1 접합형 구조(100)를 형성한다. 캡 웨이퍼(103)의 캐비티(105)는 MEME 웨이퍼(101)의 MEMS 디바이스와 얼라인(align)될 수 있다. MEMS 웨이퍼(101)는 퓨전 접합(fusion bonding)(예컨대, 산화물 대 산화물 접합, 금속 대 금속 접합, 하이브리드 접합 등), 양극 접합(anodic bonding), 공정 접합(eutectic bonding), 동류, 또는 이들의 조합 등의 임의의 적절한 기술을 이용하여 캡 웨이퍼(103)에 접합될 수 있다. 일부 실시형태에 있어서, MEMS 웨이퍼(101)는 접합 계면으로서 폴리실리콘 또는 기타 적절한 재료로 형성된 얇은 층(도시 생략)을 이용하여 캡 웨이퍼(103)에 퓨전 접합될 수 있다. 일부 실시형태에 있어서, 제1 접합형 구조(101)가 형성된 후에, 시일형 캐비티(105)는 접합 공정이 저압 환경 내에서 행해질 수 있기 때문에 저압(고진공)을 가질 수 있다. 다른 실시형태에 있어서, 시일형 캐비티(105)는 MEMS 웨이퍼(101)의 설계 요건에 따라 임의의 적절한 압력을 가질 수도 있다.
일부 실시형태에 있어서, 하나 이상의 전도성 피쳐(도시 생략)가 MEMS 웨이퍼(101)의 제2 표면(101B) 상에 노출될 수 있도록, 제1 접합형 구조(100)의 형성 이전에 또는 이후에 MEMS 웨이퍼(101)가 박막화될 수 있다. 일부 실시형태에 있어서, 박막화 공정(thinning process)은 연삭 공정(grinding process), 화학적 기계 연마(CMP, chemical mechanical polishing) 공정, 또는 동류를 포함할 수 있다. 이후에 자세하게 설명하겠지만, 접합용 커넥터가 MEMS 웨이퍼(101)의 제2 표면(101B) 상에 형성될 것이다. 일부 실시형태에 있어서, 접합용 커넥터는 MEMS 웨이퍼(101)의 제2 표면(101B) 상의 하나 이상의 전도성 피쳐에는 연결되지 않으며, 접합형 구조(100)를 또 다른 웨이퍼에 기계적으로 접합하는데 이용될 수 있다. 다른 실시형태에 있어서, 접합용 커넥터는 MEMS 웨이퍼(101)의 제2 표면(101B) 상의 하나 이상의 전도성 피쳐에 연결될 수 있고, 접합형 구조(100)를 또 다른 웨이퍼에 기계적으로 접합하고 전기적으로 연결하는데 이용될 수 있다.
도 1b를 참조하면, 전도성 층(107)이 MEMS 웨이퍼(101)의 제2 표면(101B) 상에 형성된다. 이후에 자세하게 설명하겠지만, 전도성 층(101)은 후속의 접합 공정을 위해 MEMS 웨이퍼(101)를 준비하기 위해 MEMS 웨이퍼(101)의 제2 표면(101B)(제1 표면(101A)의 반대쪽) 상에 접합용 커넥터(이를테면, 예컨대 도 1e에 도시하는 제1 접합용 커넥터(115A/115B) 및 제2 접합용 커넥터(117A/1157))를 형성하도록 이어서 패터닝된다. 일부 실시형태에 있어서, 접합용 커넥터는 MEMS 웨이퍼(101)를 제3 웨이퍼(200)(예컨대 도 3a와 도 3b를 참조)에 접합하는데 이용될 것이다. 전도성 층(107)은 구리, 티탄, 니켈, 금, 마그네슘, 동류, 또는 이들의 조합으로 된 하나 이상의 층을 포함할 수 있고, ALD, PVD, 증착(evaporation), 스퍼터링(sputtering), 동류, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시형태에 있어서, 전도성 층(107)은 약 2 ㎛와 약 4 ㎛ 사이의 두께(T1)를 가질 수 있다. 일부 실시형태에 있어서, 전도성 층(107)은 약 500 Å과 약 1000 Å 사이의 두께를 가진 티탄으로 된 층 위에 형성된 약 1.95 ㎛와 약 3.9 ㎛ 사이의 두께를 가진 구리로 된 층을 포함한다.
도 1c를 참조하면, 패터닝된 마스크(109)가 전도성 층(107)의 노출면 상에 형성된다. 일부 실시형태에 있어서, 패터닝된 마스크(109)는 포토레지스트 재료, 또는 임의의 광패터닝 가능(photo-patternable) 재료를 포함한다. 일부 실시형태에 있어서, 패터닝된 마스크(109)의 재료가 성막되고 조사(노광)된 다음, 재료의 일부를 제거하기 위해 현상되며, 제1 개구부(111)와 제2 개구부(113)를 형성함으로써 패터닝 매스크(109)를 형성한다. 도시하는 실시형태에 있어서, 제1 개구부(111)와 제2 개구부(113)는 전도성 층(107)의 부분을 노출시키고, 후속해서 형성되는 접합용 커넥터(이를테면, 도 1e에 도시하는 제1 접합용 커넥터(115A/115B) 및 제2 접합용 커넥터(117A/1157))를 위한 패턴을 규정한다. 이후에 자세하게 설명하겠지만, 접합 링의 제1 부분이 제1 개구부(111) 내에 형성될 것이며, 접합 패드의 제1 부분이 제2 개구부(113) 내에 형성될 것이다. 도시하는 실시형태에서는, 2개의 제1 개구부(111)가 예시된다. 그러나, 일부 실시형태에 있어서, 2개의 제1 개구부(111)는 평면에서 봤을 때에 단일의 연속 개구부의 일부일 수 있으며, 환형의 원형, 환형의 직사각형 또는 동류의 형상을 가질 수 있다. 일부 실시형태에 있어서, 제2 개구부(113)의 평면 형상은 원형, 타원형, 다각형, 이를테면 삼각형, 직사각형, 육각형, 또는 동류일 수 있다. 도시하는 실시형태에서는 제1 개구부(111) 및 제2 개구부(113)의 수가 예시 용도로만 제공된 것이다. 다른 실시형태에 있어서, 제1 개구부(111) 및 제2 개구부(113)의 수는 MEMS 웨이퍼(101) 및 제3 웨이퍼(200)의 설계 요건에 따라 달라질 수 있다.
도 1d를 참조하면, 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)은 각각 제1 개구부(111)와 제2 개구부(113) 내에 형성된다. 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)은 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 동류, 또는 이들의 조합과 같은 적절한 전도성 재료를 포함하고, 전기 화학 도금 공정, 무전해 도금 공정, 또는 동류를 이용해서 형성될 수 있다. 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)은 약 0.5 ㎛와 약 1 ㎛ 사이의 높이(H1)를 가질 수 있다. 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)은 약 30 ㎛와 약 70 ㎛ 사이의 폭(W1)을 가질 수 있고, 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)은 약 10 ㎛와 약 50 ㎛ 사이의 폭(W2)을 가질 수 있다. 후속해서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)의 측벽을 노출시키기 위해 패터닝된 마스크(109)가 제거된다. 패터닝된 마스크(109)가 포토레지스트 재료로 형성되는 일부 실시형태에 있어서, 패터닝된 마스크(109)는 예컨대 애싱 공정에 이은 습식 세정 공정을 이용해서 제거될 수 있다.
도 1e를 참조하면, 제1 접합용 커넥터(115A/115B)의 제2 부분(115B)과 제2 접합용 커넥터(117A/117B)의 제2 부분(117B)을 형성하기 위해 전도성 층(107)이 패터닝된다. 일부 실시형태에 있어서, 전도성 층(107)은 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)을 에칭 마스크로서 이용하면서 하나 이상의 에칭 공정을 이용해서 패터닝될 수 있다. 따라서, 도시하는 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제2 부분(115B)은 폭(W1)을 갖고, 제2 접합용 커넥터(117A/117B)의 제2 부분(117B)은 폭(W2)을 갖는다. 또한, 제1 접합용 커넥터(115A/115B)의 제2 부분(115B)과 제2 접합용 커넥터(117A/117B)의 제2 부분(117B)은 전도성 층(107)의 두께(T1)와 같은 높이(H2)를 갖는다. 전도성 층(107)이 티탄층 위에 형성된 구리층을 포함하는 일부 실시형태에 있어서, 전도성 층(107)은 예컨대 FeCl3, HCl, 및 H2O의 혼합물(구리 에칭용)과 H2O2, HF, 및 H2O의 혼합물(티탄 에칭용)을 이용해서 에칭될 수 있다.
계속 도 1e를 참조하면, 제1 접합용 커넥터(115A/115B) 및 제2 접합용 커넥터(117A/117B)의 평면 형상은 제1 개구부(111) 및 제2 개구부(113)의 평면 형성과 각각 유사하며, 그에 대한 설명은 여기에서 반복하지 않는다. 이하에서는, 제1 접합용 커넥터(115A/115B)는 접합 링(115A/115B)이라고도 칭할 수 있고, 제2 접합용 커넥터(117A/117B)는 접합 패드(117A/117B)라고도 칭할 수 있다. 이하에서 더욱 자세하게 설명하겠지만, 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)는 제1 접합형 구조(100)를 제3 웨이퍼(200)(예컨대 도 3a와 도 3b를 참조)에 접합하고 전기적으로 연결하는데 이용될 것이다. 도 1a 내지 도 1e를 참조하여 전술한 바와 같이, 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)는 MEMS 웨이퍼(101)의 제2 표면(101B)을 패터닝하는 일 없이 형성되므로, 저감된 비용으로 높은 두께 균일성을 갖는 접합용 케넉터를 효과적으로 형성하는 것이 가능하다.
도 2a 내지 도 2c는 후속 접합 공정을 위해 제3 웨이퍼(200)를 준비하는 중간 스테이지의 단면도를 나타내고 있다. 먼저 도 2a를 참조하면, 제3 웨이퍼(200)의 일부가 도시되고 있다. 일부 실시형태에 있어서, 제3 웨이퍼(200)는 CMOS 공정을 이용하여 형성될 수 있으며, CMOS 웨이퍼(200)라고도 칭해질 수 있다. 일부 실시형태에 있어서, CMOS 웨이퍼(200)는 기판과, 기판 상의 다양한 능동형 및 수동형 디바이스와, 기판 위의 다양한 금속화층(metallization layer)을 포함하여, 이들은 총괄적으로 도 2a에 층(201)으로 표시되어 있다. 일부 실시형태에 있어서, CMOS 웨이퍼(200)의 기판은 MEMS 웨이퍼(101)의 기판과 유사할 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
일부 실시형태에 있어서, 다양한 능동형 및 수동형 디바이스는 트랜지스터, 커패시터, 레지스터, 다이오드, 포토다이오드, 퓨즈 및/또는 동류 등의 다양한 n타입 금속 산화물 반도체(NMOS, n-type metal-oxide semiconductor) 및/또는 p타입 금속 산화물 반도체(PMOS, p-type metal-oxide semiconductor) 디바이스를 포함할 수 있다.
금속화층은 기판 위에 형성된 층간 유전체(inter-layer dielectric, ILD)/금속간 유전체층(inter-metal dielectric layer, IMD)을 포함할 수 있다. ILD/IMD는 예컨대 포스포실리케이트 글래스(phosphosilicate glass, PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), FSG, SiOxCy, 스핀 온 글래스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물(compound), 이들의 복합물(composite), 이들의 조합물(combination), 또는 동류 등의 로우K(low-K) 유전체 재료로, 스핀온 코팅, 화학적 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 동류 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해 형성될 수 있다.
일부 실시형태에 있어서, 예컨대 다마신 공정, 이중 다마신 공정, 또는 동류를 이용하여 ILD/IMD 내에 배선 구조가 형성될 수 있다. ILD/IMD는 트렌치 및 비아를 형성하기 위한 포토리소그래피 기술을 이용해서 패터닝될 수 있다. 배선 구조는 다양한 성막 및 도금 방법, 또는 동류를 이용해서 ILD/IMD의 트렌치 및 비아 내에 적절한 전도성 금속을 성막함으로써 형성될 수 있다. 또한, 배선 구조는 ILD/IMD를 확산 및 금속 중독(metallic poisoning)으로부터 보호하기 위해 하나 이상의 배리어/흡착층을 포함할 수 있다. 하나 이상의 배리어/흡착층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 또는 기타 대체물을 포함할 수 있다. 배리어층은 물리적 기상 증착(PVD, physical vapor deposition), ALD, 스퍼터링 또는 동류를 이용하여 형성될 수 있다. 배선 구조의 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 탄탈, 알루미늄, 및 동류를 포함할 수 있다. 일 실시형태에 있어서, 배선 구조를 형성하기 위한 단계는, 하나 이상의 배리어/흡착청을 형성하고, 전도성 재료로 된 얇은 시드층을 성막하며, ILD/IMD 내의 트렌치 및 비아를 예컨대 도금에 의해 전도성 재료로 충전하는 블랭킷을 포함할 수 있다. 그런 다음 배선 구조의 과잉 부분을 제거하기 위해 화학적 기계 연마(CMP, chemical-mechanical polishing)가 행해진다. 일부 실시형태에 있어서, 배선 구조는 기판 상에 형성된 다양한 수동형 및 능동형 디바이스 사이에 전기 접속을 제공할 수 있다.
일부 실시형태에 이어서, 컨택 패드(도시 생략)가 금속화층 위에 형성될 수 있다. 컨택 패드의 형성은, 전도성 층을 성막하고 그 전도성 층을 패터닝하여 컨택 패드를 형성하는 블랭킷을 포함할 수 있다. 컨택 패드는 구리, 텅스텐, 알루미늄, 은, 금, 동류, 이들의 합금 또는 이들의 조합 등의 전도성 재료를 포함할 수 있다. 패시베이션층(도시 생략)이 컨택 패드 위에 형성되어, 그 컨택 패드의 부분을 노출시키도록 패터닝될 수 있다. 일부 실시형태에 있어서, 패시베이션층은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 실리콘 산질화물, 동류, 또는 이들의 조합 등의 유전체 재료를 포함할 수 있고, CVD, PVD, ALD, 동류, 또는 이들의 조합을 이용해 형성될 수 있다. 다른 실시형태에 있어서, 패시베이션층은, 폴리이미드(PI, polyimide), 벤조사이클로부텐(BCB, benzocyclobutene), 폴리벤즈옥사졸(PBO, polybenzoxazole), 동류, 또는 이들의 조합을 포함하나 한정되지 않는 폴리머를 포함할 수 있고, 예컨대 스핀온 코팅 방법, 또는 동류를 이용해 형성될 수 있다. 패시베이션층은 적절한 리소그래피 및 에칭 방법을 이용래서 패터닝될 수 있다.
계속 도 2a를 참조하면, 컨택 패드 위에 하나 이상의 재배선층(Redistribution Line, RDL)(203)이 형성된다. 일부 실시형태에 있어서, RDL(203)은 하나 이상의 유전체층(205)과 그 하나 이상의 유전체층(205) 내에 형성된 하나 이상의 전도성 피쳐(207)(이를테면, 예컨대 전도성 라인 및 비아)를 포함할 수 있다. 일부 실시형태에 있어서, 하나 이상의 유전체층(205)은, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤즈옥사졸(PBO), 동류, 또는 이들의 조합을 포함하나 한정되지 않는 폴리머를 포함할 수 있고, 예컨대 스핀온 코팅 방법, 또는 동류를 이용해 형성될 수 있다. 하나 이상의 전도성 피쳐(207)는 시드층(도시 생략)과 그 시드층 위에 형성된 전도성 재료를 포함할 수 있다. 시드층은 구리, 티탄, 니켈, 금, 망간, 동류, 또는 이들의 조합을 포함할 수 있고, ALD, PVD, 스퍼터링, 동류, 또는 이들의 조합에 의해 형성될 수 있다. 구리, 텅스텐, 알루미늄, 은, 금, 동류, 또는 이들의 조합을 포함하는 전도성 재료는 전기 화학 도금 공정, 무전해 도금 공정, ALD, PVD, 동류, 또는 이들의 조합에 의해 시드층 상에 형성될 수 있다.
일부 실시형태에 있어서, 하나 이상의 유전체층(205)의 최상단 유전체층(개별적으로 도시되지 않음)이 제1 개구부(209)와 제2 개구부(211)를 형성하도록 패터닝된다. 일부 실시형태에 있어서, 하나 이상의 유전체층(205)의 최상단 유전체층은 적절한 포토리소그래피 방법을 이용해서 패터닝될 수 있다. 제1 개구부(209)와 제2 개구부(211)는 하나 이상의 전도성 피쳐(207)의 부분을 노출시킨다. 이후에 더욱 자세하게 설명하겠지만, MEMS 웨이퍼(101)와 CMOS 웨이퍼(200)는 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)를 제1 개구부(209)와 제2 개구부(211)에 각각 삽입하여 하나 이상의 전도성 피쳐(207)의 노출 부분과 접촉시킴으로써 접합된다. 따라서, 제1 개구부(209) 및 제2 개구부(211)의 치수 및 형상은 제1 접합용 커넥터(115A/115B) 및 제2 접합용 커넥터(117A/117B)를 수용하도록 설계된다. 일부 실시형태에 있어서, 제1 개구부(209) 및 제2 개구부(211)의 폭은 제1 접합용 커넥터(115A/115B)의 폭(W1)과 제2 접합용 커넥터(117A/117B)의 폭(W2) 각각보다 크다. 일부 실시형태에 있어서, 제1 개구부(209) 및 제2 개구부(211)의 높이는 제1 접합용 커넥터(115A/115B) 및 제2 접합용 커넥터(117A/117B)의 높이(H1+H2)보다 작다. 다른 실시형태에 있어서, 제1 개구부(209) 및 제2 개구부(211)의 높이는 제1 접합용 커넥터(115A/115B)의 제2 부분(115B) 및 제2 접합용 커넥터(1117A/117B)의 제2 부분(117B)의 높이(H2)보다 작다.
도 2b를 참조하면, 시드층(213)은 RDL(203) 위에 그리고 제1 개구부(209)와 제2 개구부(211) 내에 형성된 블랭킷이다. 일부 실시형태에 있어서, 시드층(213)은 도 1b를 참조하여 앞에서 설명한 전도성 층(107)과 유사한 재료를 포함할 수 있고, 유사한 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층(213)은 약 200 Å과 약 500 Å 사이의 두께를 갖는 티탄으로 된 층 위에 형성된 약 0.5 ㎛와 약 2 ㎛ 사이의 두께를 갖는 구리로 된 층을 포함할 수 있다.
도 2c를 참조하면, RLD(203)의 최상단면 상에 배치된 시드층(213)의 부분은, 시드층(213)이 제1 개구부(209)와 제2 개구부(211) 내에만 남아 있고 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)를 위한 UBM(under-bump metallization)(213)을 형성하도록, 제거된다. 일부 실시형태에 있어서, RLD(203)의 최상단면 상에 배치된 시드층(213)의 부분은 예컨대, 연삭, CMP 공정 또는 동류를 이용해 제거될 수 있다.
도 3a는 일부 실시형태에 따라 도 2a에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(100)를 포함하는 제2 접합형 구조(301)의 단면도를 도시하고 있다. 도시하는 실시형태에 있어서, CMOS 웨이퍼(200)는 제1 개구부(209)와 제2 개구부(211) 내에 UBM(213)을 형성하는 일 없이 제1 접합형 구조(100)에 접합된다. 일부 실시형태에 있어서, 제1 접합형 구조(100)의 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)는 CMOS 웨이퍼(200)의 제1 개구부(209)와 제2 개구부(211)에 각각 대향하게 얼라인된다. 이어서, 제1 접합형 구조(100)와 CMOS 웨이퍼(200)는 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)가 제1 개구부(209)와 제2 개구부(211)로 각각 연장하여 RDL(203)의 각각의 노출된 전도성 피쳐(207)와 접촉하도록, 접촉하게 된다.
제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)이 예컨대 주석(Sn) 등의 땜납으로 형성되는 일부 실시형태에서는, 땜납을 원하는 커넥터 형상으로 성형하도록 리플로우 공정이 행해질 수도 있다. 도시하는 실시형태에 있어서, 리플로우 공정 후에, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)은 제1 개구부(209)를 충전하고 그 제1 접합용 커넥터(115A/115B)의 각각의 제2 부분(115B)의 측벽을 따라 연장된다. 마찬가지로, 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)은 제2 개구부(211)를 충전하고 그 제2 접합용 커넥터(117A/117B)의 각각의 제2 부분(117B)의 측벽을 따라 연장된다. 도시하는 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제2 부분(115B)과 제2 접합용 커넥터(117A/117B)의 제2 부분(117B)은 RDL(203)의 대응하는 전도성 피쳐(207)에 직접 접촉한다. 다른 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)의 재료는 제1 접합용 커넥터(115A/115B)의 각각의 제2 부분(115B)과 RDL(203)의 각각의 전도성 피쳐(207) 사이에 개재될 수도 있다. 마찬가지로, 제2 접합용 커넥터(117A/117B)의 제1 부분(117A)의 재료는 제2 접합용 커넥터(117A/117B)의 각각의 제2 부분(117B)과 RDL(203)의 각각의 전도성 피쳐(207) 사이에 개재될 수도 있다.
계속 도 3a을 참조하면, 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)와 제2 접합용 커넥터(117A/117B)는 제1 접합형 구조(100)를 CMOS 웨이퍼(200)에 기계적 그리고 전기적으로 연결한다. 제1 접합용 커넥터(115A/115B)가 접합 링을 형성하는 일부 실시형태에 있어서, 제1 접합용 커넥터(115A/115B)는 기계적인 접합만 제공할 수 있고 전기적으로 비활성일 수도 있다. 일부 실시형태에 있어서, 접합 링(115A/115B)은 외부 환경으로부터 MEMS 웨이퍼(101)의 MEMS 디바이스를 밀봉 시일(hermetically seal)할 수 있다. 다른 실시형태에 있어서, 접합 링(115A/115B)은 접지에 전기적으로 연결될 수 있다. 또 다른 실시형태에 있어서, 접합 링(115A/115B)은 MEMS 웨이퍼(101)의 MEMS 디바이스에 그리고 CMOS 웨이퍼(200)의 다양한 능동형 및 수동형 디바이스에 전기적으로 연결될 수 있다.
도 3b는 일부 실시형태에 따라 도 2c에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(100)를 포함하는 제1 접합형 구조(303)의 단면도를 도시하고 있다. 도시하는 실시형태에 있어서, CMOS 웨이퍼(200)는 제1 개구부(209)와 제2 개구부(211)[예컨대 도 2b와 도 2c를 참조]를 형성한 후에 제1 접합형 구조(100)에 접합된다. 일부 실시형태에 있어서, 제2 접합형 구조(303)는 제1 접합형 구조(301)와 유사한 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, RDL(203)의 각각의 전도성 피쳐(207)와 제1 접합용 커넥터(115A/115B) 사이에 그리고 RDL(203)의 각각의 전도성 피쳐(207)와 제2 접합용 커넥터(117A/1175B) 사이에 UBM(213)이 개재된다.
도 4는 일부 실시형태에 따른 접합형 구조(이를테면 제2 접합형 구조(301 또는 303))를 형성하는 방법(400)을 나타내는 흐름도이다. 방법(400)은 도 1a를 참조하여 앞에서 설명한 바와 같이, 제1 웨이퍼(이를테면 MEMS 웨이퍼(101))가 제2 웨이퍼(이를테면 캡 웨이퍼(103))에 접합되어 제1 접합형 구조(이를테면 제1 접합형 구조(100))를 형성하는 단계 401에서 시작된다. 단계 403에서, 도 1b를 참조하여 앞에서 설명한 바와 같이, 전도성 층(이를테면 전도성 층(107))이 제1 웨이퍼의 노출면 상에 형성된다. 단계 405에서, 도 1c를 참조하여 앞에서 설명한 바와 같이, 제1 개구부(이를테면 제1 개구부(111))와 제2 개구부(이를테면 제2 개구부(113))를 구비한 패터닝된 마스크(이를테면 패터닝된 마스크(109))가 전도성 층의 노출면 상에 형성된다. 단계 407에서, 도 1d를 참조하여 앞에서 설명한 바와 같이, 제1 접합용 커넥터 및 제2 접합용 커넥터의 제1 부분들(이를테면 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 제2 접합용 커넥터(117A/117B)의 제1 부분(117A))이 제1 개구부 및 제2 개구부 내에 각각 형성된다. 단계 409에서, 도 1e를 참조하여 앞에서 설명한 바와 같이, 제1 접합용 커넥터 및 제2 접합용 커넥터의 제2 부분(이를테면, 제1 접합용 커넥터(115A/115B)의 제2 부분(115B)과 제2 접합용 커넥터(117A/117B)의 제2 부분(117B))을 형성하기 위해 전도성 층이 패터닝된다. 일부 실시형태에 있어서, 제1 접합용 커넥터 및 제2 접합용 커넥터의 제1 부분들은 전도성 층에 대해 에칭 마스크로서 이용될 수 있다. 단계 411에서, 도 3a와 도 3b를 참조하여 앞에서 설명한 바와 같이, 제2 접합형 구조(이를테면, 예컨대 제2 접합형 구조(301 또는 303))를 형성하기 위해 제1 접합용 커넥터와 제2 접합용 커넥터를 이용하여 제1 접합형 구조가 제3 웨이퍼(이를테면 CMOS 웨이퍼(200))에 접합된다.
도 5a 내지 도 5g, 도 6a 및 도 6b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다. 구체적으로, 도 5a 내지 도 5g는 후속 접합 공정을 위해 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(500)를 준비하는 중간 스테이지의 단면도를 나타내고 있다. 도 6a와 도 6b는 일부 실시형태에 따른, CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(500)를 포함하는 제2 접합형 구조(601 및 603)의 단면도를 각각 나타내고 있다.
먼저 도 5a를 참조하면, 일부 실시형태에 따라 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(500)가 도시되고 있다. 일부 실시형태에 있어서, 제1 접합형 구조(500)는 유사한 요소에는 유사한 도면 부호가 표시되는, 도 1a을 참조하여 앞에서 설명한 제1 접합형 구조(100)와 유사하며, 이에 대한 설명은 여기에서는 반복하지 않는다.
도 5b를 참조하면, 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503)를 형성하기 위해 MEMS 웨이퍼(101)의 제2 표면(101B)이 패터닝된다. 일부 실시형태에 있어서, MEMS 웨이퍼(101)의 제2 표면(101B)은 적절한 리소그래피 및 에칭 방법을 이용해서 패터닝될 수 있다. 일부 실시형태에 있어서, 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503)는 약 1.5 ㎛와 약 2.5 ㎛ 사이의 높이(H3)를 가질 수 있다. 도시하는 실시형태에서는, 2개의 제1 돌출형 피쳐(501)가 도시되고 있다. 그러나, 일부 실시형태에 있어서, 2개의 제1 돌출형 피쳐(501)는 평면에서 볼 때에 단일의 연속적 돌출형 피쳐의 일부일 수 있으며, 환형의 원형, 환형의 직사각형 또는 동류의 형상을 가질 수 있다. 일부 실시형태에 있어서, 제2 돌출형 피쳐(503)의 평면 형상은 원형과, 타원형과, 삼각형, 직사각형, 육각형 등의 다각형, 또는 동류일 수 있다. 도시하는 실시형태에 있어서, 제1 돌출형 피쳐(501) 및 제2 돌출형 피쳐(503)의 수는 예시적 용도로만 제공된다. 다른 실시형태에 있어서, 제1 돌출형 피쳐(501) 및 제2 돌출형 피쳐(503)의 수는 MEMS 웨이퍼(101)의 설계 요건에 따라 달라질 수 있다. 이하에서 더욱 상세하게 설명하겠지만, 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503)[예컨대 도 5g를 참조] 상에 각각 형성될 것이며, 제1 접합형 구조(100)를 CMOS 웨이퍼(200)에 접합하는데 이용될 것이다.
도 5c를 참조하면, 시드층(505)이 MEMS 웨이퍼(101)의 패터닝된 제2 표면(101B) 상에 등각으로 형성된다. 일부 실시형태에 있어서, 시드층(505)은 도 1b를 참조하여 앞에서 설명한 전도성 층(107)과 유사한 재료 및 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층(505)은 전기 화학 도금 공정 또는 동류를 이용해 형성될 수 있다. 일부 실시형태에 있어서, 시드층(505)은 약 2200 Å과 약 3500 Å 사이의 두께(T2)를 가질 수 있다. 일부 실시형태에 있어서, 시드층(505)은 약 200 Å과 약 500 Å 사이의 두께를 가진 티탄으로 된 층 위에 형성된 약 2000 Å과 약 3000 Å 사이의 두께를 가진 구리로 된 층을 포함한다.
계속 도 5c를 참조하면, 제1 개구부(509)가 형성되어 있는 제1 패터닝된 마스크(507)가 시드층(505)의 노출면 상에 형성된다. 일부 실시형태에 있어서, 제1 패터닝된 마스크(507)는 도 1c를 참조하여 앞에서 설명한 패터닝된 마스크(109)와 유사한 재료 및 방법을 이용해서 형성 및 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 제1 개구부(509)는 제1 돌출형 피쳐(501) 상에 배치된 시드층(505)의 부분을 노출시킨다. 일부 실시형태에 있어서, 제1 개구부(509)의 평면 형상은 도 5b를 참조하여 앞에서 설명한 제1 돌출형 피쳐(501)의 평면 형상과 유사할 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 5d를 참조하면, 제1 접합용 커넥터(511A/511B)(예컨대, 도 5g를 참조)의 제1 부분(511A)이 제1 개구부(509) 내에 형성된다. 일부 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)은 도 1d를 참조하여 앞에서 설명한 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 유사한 재료 및 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)은 전기 화학 도금 공정 또는 동류를 이용해 형성될 수 있다. 이어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)의 측벽을 노출시키기 위해 제1 패터닝된 마스크(507)가 제거된다. 일부 실시형태에 있어서, 제1 패터닝된 마스크(507)는 도 1d를 참조하여 앞에서 설명한 패터닝된 마스크(109)와 유사한 재료 및 방법을 이용해서 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)은 약 0.2 ㎛와 약 1 ㎛ 사이의 높이(H4) 및 약 30 ㎛와 약 70 ㎛ 사이의 폭(W4)을 가질 수 있다.
도 5e를 참조하면, 제2 개구부(515)를 갖는 제2 패터닝된 마스크(513)가 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)과 시드층(505)의 노출면 상에 형성된다. 일부 실시형태에 있어서, 제2 패터닝된 마스크(513)는 도 1c를 참조하여 앞에서 설명한 패터닝된 마스크(109)와 유사한 재료 및 방법을 이용해서 형성 및 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 제2 개구부(515)는 제2 돌출형 피쳐(503) 상에 배치된 시드층(505)의 부분을 노출시킨다. 일부 실시형태에 있어서, 제2 개구부(515)의 평면 형상은 도 5b를 참조하여 앞에서 설명한 제2 돌출형 피쳐(503)의 평면 형상과 유사할 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 5f를 참조하면, 제2 접합용 커넥터(517A/517B)(예컨대, 도 5g를 참조)의 제1 부분(517A)이 제1 개구부(515) 내에 형성된다. 일부 실시형태에 있어서, 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)은 도 1d를 참조하여 앞에서 설명한 제1 접합용 커넥터(115A/115B)의 제1 부분(115A)과 유사한 재료 및 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)은 전기 화학 도금 또는 동류를 이용해서 형성될 수 있다. 이어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)과 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)을 노출시키기 위해 제2 패터닝된 마스크(513)가 제거된다. 일부 실시형태에 있어서, 제2 패터닝된 마스크(513)는 도 1d를 참조하여 앞에서 설명한 패터닝된 마스크(109)와 유사한 재료 및 방법을 이용해서 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)은 약 0.2 ㎛와 약 1 ㎛ 사이의 높이(H5) 및 약 10 ㎛와 약 50 ㎛ 사이의 폭(W5)을 가질 수 있다. 도시하는 실시형태에 있어서, 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)의 높이(H5)는 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)의 높이(H4)와 실질적으로 동일하다. 다른 실시형태에 있어서, 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)의 높이(H5)는 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)의 높이(H4)와 다르다.
계속 도 5g를 참조하면, 제1 접합용 커넥터(511A/511B)의 제2 부분(511B)과 제2 접합용 커넥터(517A/517B)의 제2 부분(517B)을 형성하기 위해 시드층(505)이 패터닝된다. 일부 실시형태에 있어서, 시드층(505)은 도 1e를 참조하여 앞에서 설명한 전도성 층(107)과 유사한 재료를 이용하여 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 따라서, 도시하는 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)의 제2 부분(511B)은 폭(W4)을 갖고, 제2 접합용 커넥터(517A/517B)의 제2 부분(517B)은 폭(W5)을 갖는다. 또한, 제1 접합용 커넥터(511A/511B)의 제2 부분(511B)과 제2 접합용 커넥터(517A/517B)의 제2 부분(517B)은 시드층(505)의 두께(T2)와 같은 높이(H6)를 갖는다.
계속 도 5g를 참조하면, 제1 접합용 커넥터(511A/511B) 및 제2 접합용 커넥터(517A/517B)의 평면 형상은 제1 개구부(509) 및 제2 개구부(515)의 평면 형성과 각각 유사하며, 그에 대한 설명은 여기에서 반복하지 않는다. 이하에서는, 제1 접합용 커넥터(511A/511B)는 접합 링(511A/511B)이라고도 칭할 수 있고, 제2 접합용 커넥터(517A/517B)는 접합 패드(517A/517B)라고도 칭할 수 있다. 이후에 더욱 자세하게 설명하겠지만, 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 제1 접합형 구조(500)를 제3 웨이퍼(200)(예컨대, 도 6a와 도 6b 참조)에 결합하고 전기적으로 연결하는데 이용될 것이다. 도 5a 내지 도 5g를 참조하여 전술하였지만, 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 제1 패터닝된 마스크(507)와 제2 패터닝된 마스크(513)를 이용하여 각각 별개의 공정 단계 중에 형성된다. 이에, 유사한 형상 및 사이즈의 개구부(이를테면 제1 개구부(509) 또는 제2 개구부(515))가 각각의 공정 단계 중에 충전되기 때문에, 높은 두께 균일성을 갖는 접합용 커넥터를 형성하는 것이 효과적으로 가능하다.
도 6a는 일부 실시형태에 따라 도 2a에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(500)를 포함하는 제2 접합형 구조(601)의 단면도를 도시하고 있다. 도시하는 실시형태에 있어서, CMOS 웨이퍼(200)는 제1 개구부(209) 및 제2 개구부(211) 내에 UBM(213)을 형성하는 일 없이 제1 접합형 구조(500)에 접합된다. 일부 실시형태에 있어서, 제1 접합형 구조(500)의 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 CMOS 웨이퍼(200)의 제1 개구부(209)와 제2 개구부(211)[도 2a 참조]에 각각 대향하게 얼라인된다. 이어서, 제1 접합형 구조(500)와 CMOS 웨이퍼(200)는 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)가 제1 개구부(209)와 제2 개구부(211)로 각각 연장하여 RDL(203)의 각각의 노출된 전도성 피쳐(207)와 접촉하도록, 접촉하게 된다.
제1 접합용 커넥터(511A/511B)의 제1 부분(511A)과 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)이 예컨대 주석(Sn) 등의 땜납으로 형성되는 일부 실시형태에서는, 땜납의 리플로우 온도보다 낮은 온도로 접합 공정이 행해질 수 있다. 이러한 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)과 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)은 형상이 변하지 않으며, 제1 접합용 커넥터(511A/511B)의 제1 부분(511A)과 제2 접합용 커넥터(517A/517B)의 제1 부분(517A)은 예컨대 확산 땜납 방법을 이용하여 RDL(203)의 각각의 전도성 피쳐(207)에 접합된다. 다른 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 도 3a를 참조하여 앞에서 설명한 리플로우 공정을 이용해서 RDL(203)의 각각의 전도성 피쳐(207)에 접합될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)와 제2 접합용 커넥터(517A/517B)는 제1 접합형 구조(500)를 CMOS 웨이퍼(200)에 기계적 그리고 전기적으로 연결한다. 제1 접합용 커넥터(511A/511B)가 접합 링을 형성하는 일부 실시형태에 있어서, 제1 접합용 커넥터(511A/511B)는 기계적인 접합만 제공할 수 있고 전기적으로 비활성일 수도 있다. 일부 실시형태에 있어서, 접합 링(511A/511B)은 외부 환경으로부터 MEMS 웨이퍼(101)의 MEMS 디바이스를 밀봉 시일(hermetically seal)할 수 있다. 다른 실시형태에 있어서, 접합 링(511A/511B)은 접지에 전기적으로 연결될 수 있다. 또 다른 실시형태에 있어서, 접합 링(511A/511B)은 MEMS 웨이퍼(101)의 MEMS 디바이스에 그리고 CMOS 웨이퍼(200)의 다양한 능동형 및 수동형 디바이스에 전기적으로 연결될 수 있다.
도 6b는 일부 실시형태에 따라 도 2c에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(500)를 포함하는 제2 접합형 구조(603)의 단면도를 도시하고 있다. 도시하는 실시형태에 있어서, CMOS 웨이퍼(200)는 제1 개구부(209)와 제2 개구부(211)[도 2c를 참조]를 형성한 후에 제1 접합형 구조(500)에 접합된다. 일부 실시형태에 있어서, 제2 접합형 구조(603)는 도 6a를 참조하여 앞에서 설명한 제2 접합형 구조(601)와 유사한 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, RDL(203)의 각각의 전도성 피쳐(207)와 제1 접합용 커넥터(511A/511B) 사이에 그리고 RDL(203)의 각각의 전도성 피쳐(207)와 제2 접합용 커넥터(517A/1175B) 사이에 UBM(213)이 개재된다.
도 7은 일부 실시형태에 따른 접합형 구조(이를테면 제2 접합형 구조(601 또는 603))를 형성하는 방법(700)을 나타내는 흐름도이다. 방법(700)은 도 5a를 참조하여 앞에서 설명한 바와 같이, 제1 웨이퍼(이를테면 MEMS 웨이퍼(101))가 제2 웨이퍼(이를테면 캡 웨이퍼(103))에 접합되는 제1 접합형 구조(이를테면 제1 접합형 구조(500))를 형성하는 단계 701에서 시작된다. 단계 703에서, 도 5b를 참조하여 앞에서 설명한 바와 같이 제1 돌출형 피쳐와 제2 돌출형 피쳐(이를테면 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503))를 형성하기 위해 제1 웨이퍼의 노출면이 패터닝된다. 단계 705에서, 도 5c를 참조하여 앞에서 설명한 바와 같이, 전도성 층(이를테면 시드층(505))이 제1 웨이퍼의 패터닝된 표면 상에 형성된다. 단계 707에서, 도 5c를 참조하여 앞에서 설명한 바와 같이, 제1 개구부(이를테면 제1 개구부(509))를 구비한 제1 패터닝된 마스크(이를테면 제1 패터닝된 마스크(507))가 전도성 층의 노출면 상에 형성된다. 단계 709에서, 도 5d를 참조하여 앞에서 설명한 바와 같이, 제1 접합용 커넥터의 제1 부분(이를테면 제1 접합용 커넥터(511A/511B)의 제1 부분(511A))이 제1 개구부 내에 형성된다. 단계 711에서, 도 5e를 참조하여 앞에서 설명한 바와 같이, 제2 개구부(이를테면 제2 개구부(515))를 구비한 제2 패터닝된 마스크(이를테면 제2 패터닝된 마스크(513))가 제1 접합용 커넥터의 제1 부분 및 전도성 층의 노출면 상에 형성된다. 단계 713에서, 도 5f를 참조하여 앞에서 설명한 바와 같이, 제2 접합용 커넥터의 제1 부분(이를테면 제2 접합용 커넥터(517A/517B)의 제1 부분(517A))이 제2 개구부 내에 형성된다. 단계 715에서, 도 5g를 참조하여 앞에서 설명한 바와 같이, 제1 접합용 커넥터 및 제2 접합용 커넥터의 제2 부분(이를테면, 제1 접합용 커넥터(511A/511B)의 제2 부분(511B)과 제2 접합용 커넥터(517A/517B)의 제1 부분(517B))을 형성하기 위해 전도성 층이 패터닝된다. 일부 실시형태에 있어서, 제1 접합용 커넥터 및 제2 접합용 커넥터의 제1 부분들은 전도성 층에 대해 에칭 마스크로서 이용될 수 있다. 단계 717에서, 도 6a와 도 6b를 참조하여 앞에서 설명한 바와 같이, 제2 접합형 구조(이를테면, 예컨대 제2 접합형 구조(601 또는 603))를 형성하기 위해 제1 접합용 커넥터와 제2 접합용 커넥터를 이용하여 제1 접합형 구조가 제3 웨이퍼(이를테면 CMOS 웨이퍼(200))에 접합된다.
도 8a 내지 도 8e, 도 9a 및 도 9b는 일부 실시형태에 따른 접합형 구조의 제조에 있어서 중간 스테이지의 단면도를 나타내고 있다. 구체적으로, 도 8a 내지 도 8e는 후속 접합 공정을 위해 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(800)를 준비하는 중간 스테이지의 단면도를 나타내고 있다. 도 9a와 도 9b는 일부 실시형태에 따른, CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(800)를 포함하는 제2 접합형 구조(901 및 903)의 단면도를 각각 나타내고 있다.
먼저 도 8a를 참조하면, 일부 실시형태에 따라 제2 웨이퍼(103)에 접합된 제1 웨이퍼(101)를 포함하는 제1 접합형 구조(800)가 도시되고 있다. 일부 실시형태에 있어서, 제1 접합형 구조(800)는 유사한 요소에는 유사한 도면 부호가 표시되는, 도 1a을 참조하여 앞에서 설명한 제1 접합형 구조(100)와 유사하며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 8b는, 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503)를 형성하기 위해 MEMS 웨이퍼(101)의 제2 표면(101B)이 패터닝된 후의 제1 접합형 구조(800)의 단면도를 도시하고 있다. 일부 실시형태에 있어서, 도 8b에 도시한 제1 접합형 구조(800)는 유사한 요소에는 유사한 도면 부호가 표시되는, 도 5b를 참조하여 앞에서 설명한 제1 접합형 구조(500)와 유사하며, 이에 대한 설명은 여기에서 반복하지 않는다. 이하에서 더욱 상세하게 설명하겠지만, 제1 접합용 커넥터(805A/805B)와 제2 접합용 커넥터(807A/807B)[예컨대, 도 8e를 참조]는 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503) 상에 각각 형성될 것이며, 제1 접합형 구조(800)를 CMOS 웨이퍼(200)에 접합하는데 이용될 것이다.
도 8c를 참조하면, 전도성 재료(예를 들어, 시드층(801))가 MEMS 웨이퍼(101)의 패터닝된 제2 표면(101B) 상에 등각으로 형성된다. 도시하는 실시형태에 있어서, 시드층(801)은 스퍼터링 또는 동류를 이용해 형성될 수 있다. 다른 실시형태에 있어서, 시드층(801)은 도 1b를 참조하여 앞에서 설명한 전도성 층(107)과 유사한 재료 및 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층(801)은 약 2200 Å과 약 3500 Å 사이의 두께(T3)를 가질 수 있다. 일부 실시형태에 있어서, 시드층(801)은 약 200 Å과 약 500 Å 사이의 두께를 가진 티탄으로 된 층 위에 형성된 약 2000 Å과 약 3000 Å 사이의 두께를 가진 구리로 된 층을 포함한다.
계속 도 8c를 참조하면, 패터닝 마스크(803)가 시드층(801)의 노출면 상에 형성된다. 일부 실시형태에 있어서, 패터닝 마스크(803)는 도 1c를 참조하여 앞에서 설명한 패터닝 마스크(109)와 유사한 재료 및 방법을 이용해서 형성 및 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 패터닝 마스크(803)는 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503) 상에 배치된 시드층(801)의 부분을 보호한다.
도 8d를 참조하면, 제1 돌출형 피쳐(501) 상에 제1 접합용 커넥터(805A/805B)의 제2 부분(805B)을 그리고 제2 돌출형 피쳐(503) 상에 제2 접합용 커넥터(807A/807B)의 제2 부분(807B)을 형성하기 위해 시드층(801)의 노출 부분이 제거된다. 일부 실시형태에 있어서, 시드층(801)은 도 1e를 참조하여 앞에서 설명한 전도성 층(107)과 유사한 재료를 이용하여 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 따라서, 도시하는 실시형태에 있어서, 제2 부분들(805B 및 807B)은 시드층(801)의 두께(T3)와 같은 높이(H7)를 갖는다. 일부 실시형태에 있어서, 제2 부분(805B)은 약 30 ㎛와 약 50 ㎛ 사이의 폭(W7)을 가질 수 있고, 제2 부분(807B)은 약 10 ㎛와 약 50 ㎛ 사이의 폭(W8)을 가질 수 있다.
도 8e를 참조하면, 제1 접합용 커넥터(805A/805B)를 형성하기 위해 제2 부분(805B) 상에 제1 부분(805A)이 형성되고, 제2 접합용 커넥터(807A/807B)를 형성하기 위해 제2 부분(807B) 상에 제1 부분(807A)이 형성된다. 도시하는 실시형태에 있어서, 제1 부분들(805A 및 807A)은 무전해 도금 공정 또는 동류를 이용해 형성될 수 있다. 따라서, 제1 부분(805A)은 폭(W7)을 갖고, 제1 부분(807A)은 폭(W8)을 갖는다. 일부 실시형태에 있어서, 제1 부분들(805A 및 807A)은 약 0.2 ㎛와 약 1 ㎛ 사이의 높이(H8)를 갖는다.
계속 도 8e를 참조하면, 제1 접합용 커넥터(805A/805B) 및 제2 접합용 커넥터(807A/807B)의 평면 형상은 도 5b를 참조하여 앞에서 설명한 제1 돌출형 피쳐(501) 및 제2 돌출형 피쳐(503)의 평면 형상과 각각 유사하며, 그에 대한 설명은 여기에서 반복하지 않는다. 이하에서는, 제1 접합용 커넥터(805A/805B)는 접합 링(805A/805B)이라고도 칭할 수 있고, 제2 접합용 커넥터(807A/807B)는 접합 패드(807A/807B)라고도 칭할 수 있다. 이후에 더욱 자세하게 설명하겠지만, 제1 접합용 커넥터(805A/805B)와 제2 접합용 커넥터(807A/807B)는 제1 접합형 구조(800)를 제3 웨이퍼(200)(예컨대, 도 9a와 도 9b 참조)에 결합하고 전기적으로 연결하는데 이용될 것이다. 도 8a 내지 도 8e를 참조하여 앞에서 설명한 바와 같이, 시드층(801)은 스퍼터링을 이용해 형성되는 반면, 제1 부분들(805A 및 807A)은 무전해 도금 공정을 이용해 형성되어, 높은 두께 균일성을 갖는 접합용 커넥터를 효과적으로 형성하는 것이 가능하다.
도 9a는 일부 실시형태에 따라 도 2a에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(800)를 포함하는 제2 접합형 구조(901)의 단면도를 도시하고 있다. 일부 실시형태에 있어서, 제2 접합형 구조(901)는 도 6a를 참조하여 앞에서 설명한 제2 접합형 구조(601)와 유사한 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 9b는 일부 실시형태에 따라 도 2c에 도시된 CMOS 웨이퍼(200)에 접합된 제1 접합형 구조(800)를 포함하는 제2 접합형 구조(903)의 단면도를 도시하고 있다. 도시하는 실시형태에 있어서, CMOS 웨이퍼(200)는 제1 개구부(209)와 제2 개구부(211)[도 2b와 도 2c를 참조]를 형성한 후에 제1 접합형 구조(800)에 접합된다. 일부 실시형태에 있어서, 제2 접합형 구조(903)는 도 6a를 참조하여 전술한 제2 접합형 구조(603)와 유사한 방법을 이용해서 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 10은 일부 실시형태에 따른 접합형 구조(이를테면 제2 접합형 구조(901 또는 903))를 형성하는 방법(1000)을 나타내는 흐름도이다. 방법(1000)은 도 8a를 참조하여 앞에서 설명한 바와 같이, 제1 접합형 구조(이를테면 제1 접합형 구조(800))를 형성하기 위해 제1 웨이퍼(이를테면 MEMS 웨이퍼(101))가 제2 웨이퍼(이를테면 캡 웨이퍼(103))에 접합되는 단계 1001에서 시작된다. 단계 1003에서, 도 8b를 참조하여 앞에서 설명한 바와 같이 제1 돌출형 피쳐와 제2 돌출형 피쳐(이를테면 제1 돌출형 피쳐(501)와 제2 돌출형 피쳐(503))를 형성하기 위해 제1 웨이퍼의 노출면이 패터닝된다. 단계 1005에서, 도 8c를 참조하여 앞에서 설명한 바와 같이, 전도성 층(이를테면 시드층(801))이 제1 웨이퍼의 패터닝된 표면 상에 형성된다. 단계 1007에서, 도 8c와 도 8d를 참조하여 앞에서 설명한 바와 같이 제1 접합용 커넥터 및 제2 접합용 커넥터의 제2 부분들(이를테면, 제1 접합용 커넥터(805A/805B)의 제2 부분(805B) 및 제2 접합용 커넥터(807A/807B)의 제2 부분(807B))을 형성하기 위해 전도성 층이 패터닝된다. 단계 1009에서, 도 8e를 참조하여 앞에서 설명한 바와 같이, 제1 접합용 커넥터의 제1 부분(이를테면, 제1 접합용 커넥터(805A/805B)의 제1 부분(805A))는 제1 접합용 커넥터의 각각의 제2 부분 상에 형성되고, 제2 접합용 커넥터의 제1 부분(이를테면, 제2 접합용 커넥터(807A/807B)의 제1 부분(807A))은 제2 접합용 커넥터의 각각의 제2 부분 상에 형성된다. 단계 1011에서, 도 9a와 도 9b를 참조하여 앞에서 설명한 바와 같이, 제2 접합형 구조(이를테면, 예컨대 제2 접합형 구조(901 또는 903))를 형성하기 위해 제1 접합용 커넥터와 제2 접합용 커넥터를 이용하여 제1 접합형 구조가 제3 웨이퍼(이를테면 CMOS 웨이퍼(200))에 접합된다.
본 명세서에 소개한 실시형태들은 접합용 커넥터에 대한 높은 두께 균일성 및 비용 절감 등의 다양한 효과를 제공한다. 일부 실시형태에서는, 웨이퍼의 접합용 커넥터 패터닝 형성 과정을 피하여, 절감된 비용으로 높은 두께 균일성을 갖는 접합용 커넥터를 형성하는 것이 효과적으로 가능하다. 일부 실시형태에서는, 2개의 마스크 어프로치에 의해 접합 링 스테이지와 접합 패드 스테이지가 분리되어, 높은 두께 균일성을 가진 접합용 커넥터를 형성하는 것이 효과적으로 가능하다. 일부 실시형태에서는, 접합용 커넥터의 형성 중에 스퍼터링과 무전해 도금 등의 성막 공정이 이용되어, 높은 두께 균일성을 가진 접합용 커넥터를 형성하는 것이 효과적으로 가능하다.
일 실시형태에 따르면, 방법은 접합형 구조의 제1 표면 상에 전도성 층을 형성하는 단계를 포함하고, 상기 접합형 구조는 제2 기판에 접합된 제1 기판을 포함하며, 상기 접합형 구조의 상기 제1 표면은 상기 제1 기판의 노출면이다. 패터닝된 마스크가 전도성 층 상에 형성되고, 이 패터닝된 마스크는 제1 개구부와 제2 개구부를 포함하고, 상기 제1 개구부와 상기 제2 개구부는 상기 전도성 층의 부분을 노출시킨다. 상기 제1 접합용 커넥터의 제1 부분이 상기 제1 개구부 내에 형성되고, 상기 제2 접합용 커넥터의 제1 부분이 상기 제2 개구부 내에 형성된다. 상기 제1 접합용 커넥터의 제2 부분과 상기 제2 접합용 커넥터의 제2 부분을 형성하기 위해 상기 전도성 층이 패터닝되며, 상기 제1 접합용 커넥터의 상기 제1 부분과 상기 제2 접합용 커넥터의 상기 제1 부분은 마스크로서 이용된다. 상기 접합형 구조가 상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 제3 기판에 접합되고, 상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터는 상기 제3 기판의 전면 상에 형성된 제3 개구부를 통과해 연장되며, 상기 제3 개구부에 의해 노출된 전도성 피쳐와 접촉한다.
다른 실시형태에 따르면, 방법은 제1 기판의 배면 상에 제1 돌출형 피쳐와 제2 돌출형 피쳐를 형성하는 단계를 포함한다. 상기 제1 돌출형 피쳐와 상기 제2 돌출형 피쳐 상에 제1 전도성 재료가 형성된다. 상기 제1 접합용 커넥터의 제1 부분은 상기 제1 돌출형 피쳐 상에 형성된다. 상기 제2 접합용 커넥터의 제1 부분은 상기 제2 돌출형 피쳐 상에 형성된다. 상기 제1 접합용 커넥터의 제2 부분과 상기 제2 접합용 커넥터의 제2 부분을 형성하기 위해 상기 제1 전도성 재료가 패터닝되며, 상기 제1 접합용 커넥터의 상기 제1 부분과 상기 제2 접합용 커넥터의 상기 제1 부분은 마스크로서 이용된다. 상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 제2 기판이 상기 제1 기판에 접합된다.
또 다른 실시형태에 따르면, 방법은 제1 돌출형 피쳐와 제2 돌출형 피쳐를 형성하기 위해 제1 기판의 배면을 패터닝하는 단계를 포함한다. 상기 제1 접합용 커넥터의 제2 부분이 상기 제1 돌출형 피쳐 상에 형성되고, 상기 제2 접합용 커넥터의 제2 부분이 상기 제2 돌출형 피쳐 상에 형성된다. 상기 제1 접합용 커넥터의 제1 부분이 상기 제1 접합용 커넥터의 제2 부분 상에 형성되고, 상기 제2 접합용 커넥터의 제1 부분이 상기 제2 접합용 커넥터의 제2 부분 상에 형성된다. 상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 제2 기판이 상기 제1 기판에 접합된다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 기판을 접합하기 위한 방법에 있어서,
    접합형 구조의 제1 표면 상에 전도성 층을 형성하는 단계로서, 상기 접합형 구조는 제2 기판에 접합된 제1 기판을 포함하고, 상기 접합형 구조의 상기 제1 표면은 상기 제1 기판의 노출면인 것인, 상기 전도성 층을 형성하는 단계와,
    상기 전도성 층 상에 패터닝된 마스크를 형성하는 단계로서, 상기 패터닝된 마스크는 제1 개구부와 제2 개구부를 포함하고, 상기 제1 개구부와 상기 제2 개구부는 상기 전도성 층의 부분을 노출시키는 것인, 상기 패터닝된 마스크를 형성하는 단계와,
    제1 접합용 커넥터의 제1 부분을 상기 제1 개구부 내에, 그리고 제2 접합용 커넥터의 제1 부분을 상기 제2 개구부 내에 형성하는 단계와,
    상기 제1 접합용 커넥터의 제2 부분과 상기 제2 접합용 커넥터의 제2 부분을 형성하기 위해 상기 전도성 층을 패터닝하는 단계로서, 상기 제1 접합용 커넥터의 상기 제1 부분과 상기 제2 접합용 커넥터의 상기 제1 부분이 마스크로서 이용되는 것인, 상기 전도성 층을 패터닝하는 단계와,
    상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 상기 접합형 구조를 제3 기판에 접합하는 단계
    를 포함하고,
    상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터는, 상기 제3 기판의 전면(front side) 상에 형성된 제3 개구부를 통과해 연장되며 상기 제3 개구부에 의해 노출된 전도성 피쳐와 접촉하는 것인 기판 접합 방법.
  2. 제1항에 있어서, 상기 제1 접합용 커넥터는 접합 링을 형성하는 것인 기판 접합 방법.
  3. 제2항에 있어서, 상기 제2 접합용 커넥터는 상기 접합 링에 의해 둘러싸이는 것인 기판 접합 방법.
  4. 제1항에 있어서, 상기 접합형 구조를 상기 제3 기판에 접합한 후에, 상기 제1 접합용 커넥터의 상기 제1 부분은 상기 제1 접합용 커넥터의 각각의 제2 부분의 측벽을 따라 연장되는 것인 기판 접합 방법.
  5. 제1항에 있어서, 상기 제1 접합용 커넥터의 두께는 상기 제2 접합용 커넥터의 두께와 동일한 것인 기판 접합 방법.
  6. 기판을 접합하기 위한 방법에 있어서,
    제1 기판의 배면(backside) 상에 제1 돌출형 피쳐와 제2 돌출형 피쳐를 형성하는 단계와,
    상기 제1 돌출형 피쳐와 상기 제2 돌출형 피쳐 상에 제1 전도성 재료를 형성하는 단계와,
    상기 제1 돌출형 피쳐 상에 제1 접합용 커넥터의 제1 부분을 형성하는 단계와,
    상기 제2 돌출형 피쳐 상에 제2 접합용 커넥터의 제1 부분을 형성하는 단계와,
    상기 제1 접합용 커넥터의 제2 부분과 상기 제2 접합용 커넥터의 제2 부분을 형성하기 위해 상기 제1 전도성 재료를 패터닝하는 단계로서, 상기 제1 접합용 커넥터의 상기 제1 부분과 상기 제2 접합용 커넥터의 상기 제1 부분이 마스크로서 이용되는 것인, 상기 제1 전도성 재료를 패터닝하는 단계와,
    상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 제2 기판을 상기 제1 기판에 접합하는 단계
    를 포함하는 기판 접합 방법.
  7. 제6항에 있어서, 상기 제1 접합용 커넥터의 상기 제1 부분을 형성하는 단계는,
    상기 제1 전도성 재료 상에 제1 패터닝된 마스크를 형성하는 단계로서, 상기 제1 패터닝된 마스크는 내부에 제1 개구부를 갖고, 상기 제1 개구부는 상기 제1 돌출형 피쳐 상에 배치된 상기 제1 전도성 재료의 부분을 노출시키는 것인, 상기 제1 패터닝된 마스크를 형성하는 단계와,
    상기 제1 개구부 내에 제2 전도성 재료를 형성하는 단계로서, 상기 제2 전도성 재료는 상기 제1 전도성 재료와는 상이한 것인, 상기 제2 전도성 재료를 형성하는 단계와,
    상기 제1 패터닝된 마스크를 제거하는 단계
    를 포함하는 것인 기판 접합 방법.
  8. 제6항에 있어서, 상기 제2 기판을 상기 제1 기판에 접합하기 전에, 상기 제2 기판의 전면(front surface) 상에 제3 개구부와 제4 개구부를 형성하는 단계를 더 포함하고,
    상기 제3 개구부는 제1 전도성 피쳐를 노출시키고, 상기 제4 개구부는 제2 전도성 피쳐를 노출시키는 것인 기판 접합 방법.
  9. 기판을 접합하기 위한 방법에 있어서,
    제1 돌출형 피쳐와 제2 돌출형 피쳐를 형성하기 위해 제1 기판의 배면(back surface)을 패터닝하는 단계와,
    제1 접합용 커넥터의 제2 부분을 상기 제1 돌출형 피쳐 상에, 그리고 제2 접합용 커넥터의 제2 부분을 상기 제2 돌출형 피쳐 상에 형성하는 단계와,
    상기 제1 접합용 커넥터의 제1 부분을 상기 제1 접합용 커넥터의 상기 제2 부분 상에, 그리고 상기 제2 접합용 커넥터의 제1 부분을 상기 제2 접합용 커넥터의 상기 제2 부분 상에 형성하는 단계와,
    상기 제1 접합용 커넥터와 상기 제2 접합용 커넥터를 이용하여 제2 기판을 상기 제1 기판에 접합하는 단계
    를 포함하는 기판 접합 방법.
  10. 제9항에 있어서, 상기 제1 접합용 커넥터의 상기 제2 부분과 상기 제2 접합용 커넥터의 상기 제2 부분을 형성하는 단계는,
    상기 제1 돌출형 피쳐와 상기 제2 돌출형 피쳐 상에 제1 전도성 재료를 스퍼터링하는 단계와,
    상기 제1 전도성 재료를 패터닝하는 단계
    를 포함하는 것인 기판 접합 방법.
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