KR20210107380A - 적층 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법 - Google Patents

적층 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법 Download PDF

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KR20210107380A
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김성수
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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13184—Tungsten [W] as principal constituent
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    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

본 실시예의 반도체 패키지는, 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 제1 반도체 칩과 상기 제2 반도체 칩을 접속시키는 범프 구조물을 포함하고, 상기 범프 구조물은, 코어부, 및 상기 코어부의 측벽을 둘러싸면서 상기 코어부보다 높은 융점을 갖는 쉘부를 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 성능 향상이 가능하고, 공정 제약 및 공정 불량이 감소되는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 제1 반도체 칩과 상기 제2 반도체 칩을 접속시키는 범프 구조물을 포함하고, 상기 범프 구조물은, 코어부, 및 상기 코어부의 측벽을 둘러싸면서 상기 코어부보다 높은 융점을 갖는 쉘부를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상면 상에 제1 범프가 형성된 제1 반도체 칩을 제공하는 단계 - 여기서, 상기 제1 범프는, 제2 코어부와 마주하는 제1 측벽을 갖는 제1 코어부, 및 상기 제1 코어부의 상기 제1 측벽을 제외한 나머지 측벽의 일부 또는 전부를 둘러싸고 상기 제1 코어부보다 높은 융점을 갖는 제1 쉘부를 포함함. - ; 하면 상에 제2 범프가 형성된 제2 반도체 칩을 제공하는 단계 - 여기서, 상기 제2 범프는, 상기 제1 코어부의 상기 제1 측벽과 마주하는 제1 측벽을 갖는 상기 제2 코어부, 및 상기 제2 코어부의 상기 제1 측벽을 제외한 나머지 측벽의 일부 또는 전부를 둘러싸고 상기 제2 코어부보다 높은 융점을 갖는 제2 쉘부를 포함함. - ; 및 상기 제1 코어부의 상기 제1 측벽과 상기 제2 코어부의 상기 제1 측벽을 접합시켜 코어부를 형성하는 단계를 포함하고, 상기 코어부의 전체 측벽은, 상기 제1 쉘부 및 상기 제2 쉘부에 의해 둘러싸일 수 있다.
본 발명의 실시예들에 의하면, 성능 향상이 가능하고, 공정 제약 및 공정 불량이 감소되는 반도체 패키지 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 반도체 칩 및 제2 반도체 칩을 보여주는 단면도이다.
도 2는 도 1의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이다.
도 3은 도 1의 제1 반도체 칩과 제2 반도체 칩이 적층된 상태를 보여주는 단면도이다.
도 4는 도 3의 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이다.
도 6은 도 5의 제1 및 제2 반도체 칩이 적층된 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이다.
도 8은 도 7의 제1 및 제2 반도체 칩이 적층된 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 내지 제4 반도체 칩을 보여주는 단면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면이다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 반도체 칩 및 제2 반도체 칩을 보여주는 단면도로서, 제1 반도체 칩 상에 제2 반도체 칩이 적층되기 전에 제1 반도체 칩과 제2 반도체 칩의 정렬 상태를 보여주는 단면도이다. 도 2는 도 1의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이다. 도 3은 도 1의 제1 반도체 칩과 제2 반도체 칩이 적층된 상태를 보여주는 단면도이다. 도 4는 도 3의 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다. 설명의 편의상, 도 2 및 도 4에서, 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면에서 보이지 않는 관통 전극도 함께 도시하였다. 도 1의 제1 반도체 칩은 도 2의 A1-A1' 선에 따른 단면에 해당하고, 도 1의 제2 반도체 칩은 도 2의 A2-A2' 선에 따른 단면에 해당한다. 도 3의 적층된 제1 및 제2 반도체 칩은 도 4의 A1-A1' 선 및/또는 A2-A2' 선에 따른 단면에 해당한다.
먼저, 제조 방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 아래 위로 적층될 제1 반도체 칩(110) 및 제2 반도체 칩(120)이 제공될 수 있다.
제1 반도체 칩(110)은 제1 바디부(112), 제1 관통 전극(114) 및 제1 범프(116)를 포함할 수 있다.
제1 바디부(112)는 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 도시하지는 않았지만, 제1 바디부(112) 내에는 다양한 배선 및/또는 회로 구조가 형성된 상태일 수 있다. 제1 바디부(112)는 하면(112-1), 상면(112-2) 및 이들을 서로 연결하는 측면에 의해 정의되는 플레이트(plate) 형상을 가질 수 있다. 일례로서, 제1 바디부(112)는 사각 플레이트 형상을 가질 수 있다.
제1 관통 전극(114)은 제1 바디부(112)의 상면(112-2)에서 하면(112-1)까지 연장하여 제1 바디부(112)를 관통하는 기둥 형상을 가질 수 있다. 일례로서, 제1 관통 전극(114)은 TSV(Through Silicon Via)일 수 있다. 제1 관통 전극(114)은 다양한 도전 물질 예컨대, 구리(Cu), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 또는 이들의 조합을 포함할 수 있다. 복수의 제1 관통 전극(114)이 제1 바디부(112)를 관통할 수 있고, 복수의 제1 관통 전극(114) 중 적어도 하나는 제1 바디부(112) 내의 배선 및/또는 회로 구조와 전기적으로 연결될 수 있다. 본 실시예에서, 복수의 제1 관통 전극(114)은 일 방향 예컨대, 평면상 가로 방향을 따라 일렬로 일정한 간격으로 배열되는 것으로 도시되었으나, 복수의 제1 관통 전극(114)의 배열은 다양하게 변형될 수 있다.
복수의 제1 범프(116)는 제1 바디부(112)의 상면(112-2) 상에 복수의 제1 관통 전극(114)의 상단 각각과 전기적으로 접속하도록 형성될 수 있다. 제1 범프(116) 각각은 제1 코어부(core portion, 116A)와 제1 쉘부(shell portion, 116B)를 포함할 수 있다. 제1 코어부(116A)와 제1 쉘부(116B)는 서로 접하는 측벽을 가지면서 제1 바디부(112)의 상면(112-2) 상에 나란히 배치될 수 있다. 여기서, 제1 범프(116) 중 제1 쉘부(116B)가 제1 관통 전극(114)과 중첩하여 제1 관통 전극(114)과 전기적으로 접속하는 부분인 반면, 제1 코어부(116A)는 제1 관통 전극(114)과 중첩하지 않고 제1 관통 전극(114)의 일측 및/또는 제1 쉘부(116B)의 일측에 배치될 수 있다. 그에 따라, 제1 코어부(116A)는 제1 쉘부(116B)를 통하여 제1 관통 전극(114)과 전기적으로 접속할 수 있다. 제1 코어부(116A) 및 제1 쉘부(116B)의 배열 및 형상에 대하여 보다 구체적으로 설명하면 아래와 같다.
우선, 제1 쉘부(116B)는 제1 관통 전극(114)과 중첩함으로써 제1 쉘부(116B)의 하면이 제1 관통 전극(114)의 상단 또는 제1 관통 전극(114)의 상단과 접속하는 패드(미도시됨)와 직접 접촉할 수 있다. 나아가, 제1 쉘부(116B)는 제1 관통 전극(114)과의 중첩/접속 기능뿐만 아니라 제1 코어부(116A) 및/또는 후술하는 제2 코어부(126A)의 측벽 일부를 둘러싸는 기능을 할 수 있다. 이 때문에, 제1 쉘부(116B)는 제1 관통 전극(114)과 중첩하면서 제1 코어부(116A)의 측벽 일부와 접촉하는 부분(이하, 중첩부라 함)과, 이 중첩부로부터 연장하여 제1 코어부(116A)의 측벽의 다른 일부 및/또는 후술하는 제2 코어부(126A)의 측벽 일부를 둘러싸는 부분(이하, 연장부라 함)을 포함할 수 있다. 이하, 제1 쉘부(116B)의 중첩부를 제1 중첩부(116B-1)라 하고, 제1 쉘부(116B)의 연장부를 제1 연장부(116B-2)라 하기로 한다. 제1 쉘부(116B)의 제1 중첩부(116B-1)는 제1 관통 전극(114)과 중첩하므로, 제1 중첩부(116B-1)를 관통하는 수직 축과 제1 관통 전극(114)을 관통하는 수직 축이 일직선상에 위치하여 서로 정렬될 수 있다. 다만, 제1 중첩부(116B-1)의 평면 면적은 제1 관통 전극(114)의 평면 면적보다 클 수 있다. 제1 쉘부(116B)의 제1 연장부(116B-2)는 제1 중첩부(116B-1)로부터 제1 코어부(116A)의 다른 측벽을 둘러싸도록 제1 코어부(116A)를 향하는 방향 예컨대, 우측 방향으로 연장할 수 있다.
제1 코어부(116A)는 제1 중첩부(116B-1)의 일측에 배치될 수 있다. 특히, 제1 코어부(116A)는 후술하는 제2 반도체 칩(120)의 제2 범프(126)의 제2 코어부(126A) 위치를 고려하여 배치될 수 있다. 즉, 제1 코어부(116A)는 제1 중첩부(116B-1)를 기준으로 제2 코어부(126A)를 향하는 쪽에 배치될 수 있다. 본 실시예에서, 제2 코어부(126A)는 제1 코어부(116A)에 비하여 상대적으로 우측에 배치되므로, 제1 코어부(116A)는 제1 중첩부(116B-1)의 우측에 배치될 수 있다. 제1 관통 전극(114)은 제1 코어부(116A)와 중첩 및/또는 접촉하지 않을 수 있다.
제1 코어부(116A)는 기둥 형상을 가질 수 있다. 본 실시예에서, 제1 코어부(116A)는 평면상 사각 형상을 갖는 기둥 형상을 수 있다. 그에 따라, 제1 코어부(116A)는 제1 관통 전극(114)과 가장 인접한 제1 측벽(S11), 그 반대편에 위치하는 제3 측벽(S13), 제1 측벽(S11)과 제3 측벽(S13)을 연결하는 제2 측벽(S12) 및 제2 측벽(S12) 반대편에 위치하는 제4 측벽(S14)을 포함할 수 있다. 본 실시예에서, 평면상 제1 측벽(S11), 제2 측벽(S12), 제3 측벽(S13) 및 제4 측벽(S14)은 각각 좌측벽, 상측벽, 우측벽 및 하측벽을 나타내고 있다. 이러한 경우, 제1 중첩부(116B-1)는 제1 코어부(116A)의 제1 측벽(S11)과 접촉할 수 있고, 제1 연장부(116B-2)는 제1 코어부(116A)를 향하는 방향 예컨대, 우측 방향으로 굽어져 연장함으로써 제1 코어부(116A)의 제2 측벽(S12)과 접촉할 수 있다. 제1 쉘부(116B)는 제1 코어부(116A)의 제1 측벽(S11) 및 제2 측벽(S12)과 접함으로써 제1 코어부(116A)의 측벽 절반을 둘러싸는 ┌ 형태와 유사한 굽은 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 평면상 제1 코어부(116A)의 형상 및 그에 따른 제1 쉘부(116B)의 상대적인 위치나 형상은 다양하게 변형될 수 있다. 예컨대, 제1 연장부(116B-2)는 제1 코어부(116A)의 제2 측벽(S12) 대신 제4 측벽(S14)과 접촉하도록 배치될 수도 있다. 이러한 경우, 제1 쉘부(116B)는 └ 형태와 유사한 굽은 형상을 가질 수도 있다.
한편, 제1 연장부(116B-2)는 제1 코어부(116A)의 제2 측벽(S12)과 접하되 제2 측벽(S12)보다 자신의 연장 방향을 향하여 즉, 우측 방향으로 더 돌출될 수 있다. 이는 후술하는 제2 반도체 칩(120)의 범프(126)의 제2 코어부(126A)의 측벽 일부를 더 둘러싸기 위함이다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
제1 코어부(116A) 및 제1 쉘부(116B)는 도전성 물질 예컨대, 금속 물질을 포함하되, 제1 코어부(116A)는 제1 쉘부(116B)보다 낮은 융점을 갖는 물질로 형성될 수 있다. 예컨대, 제1 코어부(116A)는 주석(Sn), 구리(Cu), 은(Ag), 납(Pb) 또는 이들의 조합 등을 포함할 수 있고, 제1 쉘부(116B)는 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 이들의 조합 등을 포함할 수 있다. 제1 코어부(116A)를 형성하는 물질은, 특정 리플로우(reflow) 온도에서 녹아서 물질간 접합을 형성할 수 있는 반면, 제1 쉘부(116B)를 형성하는 물질은 이 리플로우 온도에서 녹지 않을 수 있다.
이상으로 설명한 제1 반도체 칩(110)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 기타 다양한 능동 소자 또는 수동 소자를 포함할 수 있다.
제2 반도체 칩(120)은 제2 바디부(122), 제2 관통 전극(124) 및 제2 범프(126)를 포함할 수 있다.
제2 바디부(122)는 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 도시하지는 않았지만, 제2 바디부(122) 내에는 다양한 배선 및/또는 회로 구조가 형성된 상태일 수 있다. 제2 바디부(122)는 하면(122-1), 상면(122-2) 및 이들을 서로 연결하는 측면에 의해 정의되는 플레이트 형상을 가질 수 있다. 일례로서, 제2 바디부(122)는 사각 플레이트 형상을 가질 수 있다.
제2 관통 전극(124)은 제2 바디부(122)의 상면(122-2)에서 하면(122-1)까지 연장하여 제2 바디부(122)를 관통하는 기둥 형상을 가질 수 있다. 일례로서, 제2 관통 전극(124)은 TSV일 수 있다. 제2 관통 전극(124)은 다양한 도전 물질 예컨대, 구리(Cu), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 또는 이들의 조합을 포함할 수 있다. 복수의 제2 관통 전극(124)이 제2 바디부(122)를 관통할 수 있고, 복수의 제2 관통 전극(124) 중 적어도 하나는 제2 바디부(122) 내의 배선 및/또는 회로 구조와 전기적으로 연결될 수 있다. 본 실시예에서, 복수의 제2 관통 전극(124)은 일 방향 예컨대, 평면상 가로 방향으로 일렬로 배열되는 것으로 도시되었으나, 복수의 제2 관통 전극(124)의 배열은 다양하게 변형될 수 있다. 다만, 평면상 제2 관통 전극(124)의 배열/위치는 제1 관통 전극(114)의 배열/위치 및 평면상 제1 및 제2 범프(116, 126)의 크기 등을 고려하여 결정될 수 있다. 어느 하나의 제2 관통 전극(124)이 대응하는 제1 관통 전극(114)과 접속될 필요가 있는 경우, 이 제2 관통 전극(124)은 대응하는 제1 관통 전극(114)과 인접하되 대응하는 제1 관통 전극(114)과 중첩하지 않는 위치에 배치될 수 있다. 즉, 평면상 제1 관통 전극(114)과 제2 관통 전극(124)은 서로 이격함으로써, 제2 관통 전극(124)을 관통하는 수직 축은 대응하는 제1 관통 전극(114)을 관통하는 수직 축과 어긋날 수 있다. 본 실시예에서와 같이, 제1 관통 전극(114)이 가로 방향을 따라 일정한 간격으로 반복 배열되는 경우, 제2 관통 전극(124) 또한, 가로 방향을 따라 제1 관통 전극(114) 사이의 간격과 동일한 간격으로 반복 배열될 수 있다. 단, 제2 관통 전극(124)은 제1 관통 전극(114)에 비하여 우측 방향으로 일정한 거리(D1 참조)만큼 이격하여 배열될 수 있다.
복수의 제2 범프(126)는 제2 바디부(122)의 하면(122-1) 상에 복수의 제2 관통 전극(124)의 하단 각각과 전기적으로 접속하도록 형성될 수 있다. 제2 범프(126) 각각은 제2 코어부(126A)와 제2 쉘부(126B)를 포함할 수 있다. 제2 코어부(126A)와 제2 쉘부(126B)는 서로 접하는 측벽을 가지면서 제2 바디부(122)의 하면(122-1) 상에 나란히 배치될 수 있다. 여기서, 제2 범프(126) 중 제2 쉘부(126B)가 제2 관통 전극(124)과 중첩하여 제2 관통 전극(124)과 전기적으로 접속하는 부분인 반면, 제2 코어부(126A)는 제2 관통 전극(124)과 중첩하지 않고 제2 관통 전극(124)의 일측 및/또는 제2 쉘부(126B)의 일측에 배치될 수 있다. 그에 따라, 제2 코어부(126A)는 제2 쉘부(126B)를 통하여 제2 관통 전극(124)과 전기적으로 접속할 수 있다. 제2 코어부(126A) 및 제2 쉘부(126B)의 배열 및 형상에 대하여 보다 구체적으로 설명하면 아래와 같다.
우선, 제2 쉘부(126B)는 제2 관통 전극(124)과 중첩함으로써 제2 쉘부(126B)의 상면이 제2 관통 전극(124)의 하단 또는 제2 관통 전극(124)의 하단과 접속하는 패드(미도시됨)와 직접 접촉할 수 있다. 나아가, 제2 쉘부(126B)는 제2 관통 전극(124)과의 중첩/접속 기능뿐만 아니라 제2 코어부(126A) 및/또는 제1 코어부(116A)의 측벽 일부를 둘러싸는 기능을 할 수 있다. 이 때문에, 제2 쉘부(126B)는 제2 관통 전극(124)과 정렬하면서 제2 코어부(126A)의 측벽 일부와 접촉하는 제2 중첩부(126B-1), 및 제2 중첩부(126B-1)로부터 연장하여 제2 코어부(126A)의 측벽의 다른 일부 및/또는 제1 코어부(116A)의 측벽 일부를 둘러싸는 제2 연장부(126B-2)를 포함할 수 있다. 제2 중첩부(126B-1)는 제2 관통 전극(124)과 중첩하므로, 제2 중첩부(126B-1)를 관통하는 수직 축과 제2 관통 전극(124)을 관통하는 수직 축이 일직선상에 위치하여 서로 정렬될 수 있다. 제2 연장부(126B-2)는 제2 중첩부(126B-1)로부터 제2 코어부(126A)의 다른 측벽을 둘러싸도록 제2 코어부(126A)를 향하는 방향 예컨대, 좌측 방향으로 연장할 수 있다.
제2 코어부(126A)는 제2 중첩부(126B-1)의 일측에 배치될 수 있다. 특히, 제2 코어부(126A)는 제1 반도체 칩(110)의 제1 범프(116)의 제1 코어부(116A) 위치를 고려하여 배치될 수 있다. 즉, 제2 코어부(126A)는 제2 중첩부(126B-1)를 기준으로 제1 코어부(116A)를 향하는 쪽에 배치될 수 있다. 본 실시예에서, 제1 코어부(116A)는 제2 코어부(126A)에 비하여 상대적으로 좌측에 배치되므로, 제2 코어부(126A)는 제2 중첩부(126B-1)의 좌측에 배치될 수 있다. 제2 관통 전극(124)은 제2 코어부(126A)와 중첩 및/또는 접촉하지 않을 수 있다.
제2 코어부(126A)는 기둥 형상을 가질 수 있다. 본 실시예에서, 제2 코어부(126A)는 평면상 사각 형상을 갖는 기둥 형상을 수 있다. 그에 따라, 제2 코어부(126A)는 제2 관통 전극(124)과 가장 인접한 제1 측벽(S21), 그 반대편에 위치하는 제3 측벽(S23), 제1 측벽(S21)과 제3 측벽(S23)을 연결하는 제2 측벽(S22) 및 제2 측벽(S22) 반대편에 위치하는 제4 측벽(S24)을 포함할 수 있다. 본 실시예에서, 평면상 제1 측벽(S21), 제2 측벽(S22), 제3 측벽(S23) 및 제4 측벽(S24)은 각각 우측벽, 하측벽, 좌측벽 및 상측벽을 나타내고 있다. 이러한 경우, 제2 중첩부(126B-1)는 제2 코어부(126A)의 제1 측벽(S11)과 접촉할 수 있고, 제2 연장부(126B-2)는 제2 코어부(126A)를 향하는 방향 예컨대, 좌측 방향으로 굽어져 연장함으로써 제2 코어부(116A)의 제2 측벽(S22)과 접촉할 수 있다. 제2 쉘부(126B)는 제2 코어부(126A)의 제1 측벽(S21) 및 제2 측벽(S22)과 접함으로써 제2 코어부(126A)의 측벽 절반을 둘러싸는 ┘ 형태와 유사한 굽은 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 평면상 제2 코어부(126A)의 형상 및 그에 따른 제2 쉘부(126B)의 상대적인 위치나 형상은 다양하게 변형될 수 있다. 이러한 경우에도 제2 코어부(126A)의 형상 및 그에 따른 제2 쉘부(126B)의 상대적인 위치나 형상은 제1 코어부(116A) 및 제1 쉘부(116B)의 위치/형상을 고려하여 결정될 수 있다. 예컨대, 제1 쉘부(116B)의 제1 연장부(116B-2)가 제1 코어부(116A)의 제2 측벽(S12) 대신 제4 측벽(S14)과 접촉하도록 배치되면, 제2 쉘부(126B)의 제2 연장부(126B-2)는 제2 코어부(126A)의 제4 측벽(S24)과 접촉하도록 배치됨으로써 제2 쉘부(126B)가 ┐형태와 유사한 굽은 형상을 가질 수도 있다.
한편, 제2 쉘부(126B)의 제2 연장부(126B-2)는 제2 코어부(126A)의 제2 측벽(S22)과 접하되 제2 측벽(S22)보다 자신의 연장 방향을 향하여 즉, 좌측 방향으로 더 돌출될 수 있다. 이는 제1 반도체 칩(110)의 제1 범프(116)의 제1 코어부(116A)의 측벽 일부를 더 둘러싸기 위함이다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
제2 코어부(126A) 및 제2 쉘부(126B)는 도전성 물질 예컨대, 금속 물질을 포함하되, 제2 코어부(126A)는 제2 쉘부(126B)보다 낮은 융점을 갖는 물질로 형성될 수 있다. 예컨대, 제2 코어부(126A)는 주석(Sn), 구리(Cu), 은(Ag), 납(Pb) 또는 이들의 조합 등을 포함할 수 있고, 제2 쉘부(126B)는 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 이들의 조합 등을 포함할 수 있다. 제2 코어부(126A)를 형성하는 물질은, 특정 리플로우 온도에서 녹아서 물질간 접합을 형성할 수 있는 반면, 제2 쉘부(126B)를 형성하는 물질은 이 리플로우 온도에서 녹지 않을 수 있다. 제2 코어부(126A)를 형성하는 물질은 제1 코어부(116A)를 형성하는 물질과 동일할 수 있고, 제2 쉘부(126B)를 형성하는 물질은 제1 쉘부(116B)를 형성하는 물질과 동일할 수 있다. 그러나, 제2 코어부(126A)를 형성하는 물질과 제1 코어부(116A)를 형성하는 물질과 상이하거나, 또는, 제2 쉘부(126B)를 형성하는 물질과 제1 쉘부(116B)를 형성하는 물질이 상이하여도 무방하다.
이상으로 설명한 제2 반도체 칩(120)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 기타 다양한 능동 소자 또는 수동 소자를 포함할 수 있다.
제2 반도체 칩(120)은 제1 반도체 칩(110)과 동일한 반도체 칩이거나 또는 상이한 반도체 칩일 수 있다. 또한, 제1 반도체 칩(110)과 제2 반도체 칩(120)의 사이즈는 서로 동일하거나 상이할 수 있다. 단, 제1 및 제2 반도체 칩(110, 120)의 종류, 사이즈 등과 무관하게, 본 실시예에서, 제2 반도체 칩(120)의 제2 범프(126)의 형상/배열은, 제1 반도체 칩(110)의 제1 범프(116)를 180도 회전시킨 상태와 동일할 수 있다.
다음으로, 도 3 및 도 4를 참조하면, 도 1 및 도 2에서 설명한 제1 반도체 칩(110)과 제2 반도체 칩(120)의 정렬 상태를 유지하면서 이들을 적층시킬 수 있다. 여기서, 제1 반도체 칩(110)과 제2 반도체 칩(120)은 A1-A1' 선과 A2-A2' 선이 겹쳐지도록 적층될 수 있다.
보다 구체적으로, 제1 반도체 칩(110)의 제1 범프(116)의 제1 코어부(116A)와 제2 반도체 칩(120)의 제2 범프(126)의 제2 코어부(126A)를 접촉시킬 수 있다. 이때, 제1 코어부(116A) 중 제2 코어부(126A)를 향하는 제3 측벽(도 2의 S13 참조) 예컨대, 우측벽과, 제2 코어부(126A) 중 제1 코어부(116A)를 향하는 제3 측벽(도 2의 S23 참조) 예컨대, 좌측벽이 서로 접촉할 수 있다.
위와 같은 상태에서, 소정 온도에서 리플로우 공정을 수행함으로써 제1 코어부(116A)와 제2 코어부(126A)를 접합시킬 수 있다. 즉, 제1 범프(116)와 제2 범프(126)는 측면에서 접촉/접합을 이룰 수 있다. 도면에는 설명의 편의를 위하여 제1 코어부(116A)와 제2 코어부(126A) 사이에 경계를 표기하였으나, 제1 코어부(116A)와 제2 코어부(126A)가 녹아서 접합되면 하나의 덩어리를 이룰 수 있다. 이 덩어리를 코어부(CP1)라 표기하기로 한다. 제1 코어부(116A)와 제2 코어부(126A)가 서로 동일한 물질로 형성되면, 코어부(CP1)는 이 동일한 물질을 포함할 수 있다. 또는, 제1 코어부(116A)와 제2 코어부(126A)가 서로 다른 물질로 형성되면, 코어부(CP1)는 이 서로 다른 물질의 합금을 포함할 수 있다.
반면, 본 리플로우 공정시 제1 쉘부(116B) 및 제2 쉘부(126B)는 변형되지 않고 원래의 형태를 유지할 수 있다. 설명의 편의를 위하여, 제1 쉘부(116B) 및 제2 쉘부(126B)를 합하여 쉘부(SP1)라 칭하기로 한다. 나아가, 코어부(CP1) 및 쉘부(SP1)를 합하여 범프 구조물(BS1)이라 칭하기로 한다. 쉘부(SP1)의 하면은 제1 반도체 칩(110)의 제1 바디부(112)의 상면(112-2)과 접촉하고 쉘부(SP1)의 상면은 제2 반도체 칩(120)의 제2 바디부(122)의 하면(122-1)과 접촉하기 때문에, 쉘부(SP1)는 수직 방향에서 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이의 간격을 유지하는 역할을 할 수 있다. 이는 리플로우 공정에서 제1 및 제2 코어부(116A, 126A)가 녹더라도, 제1 및 제2 쉘부(116B, 126B)가 원래의 형태를 유지하기 때문이다. 수직 방향에서 쉘부(SP1)의 높이는 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이의 간격과 동일할 수 있다.
제1 코어부(116A)와 제2 코어부(126A)의 측면 접촉/접합이 이루어진 후, 코어부(CP1)는 쉘부(SP1)에 의해 전체 측벽이 완전히 둘러싸일 수 있다. 제1 쉘부(116B) 및 제2 쉘부(126B)가 변형되지 않고 원래의 형태를 유지하기 때문에, 쉘부(SP1)에 의해 측벽이 둘러싸이는 코어부(CP1)는 리플로우 공정에도 불구하고 제1 코어부(116A)와 제2 코어부(126A)가 결합된 형태를 유지할 수 있다. 예컨대, 본 실시예에서와 같이 코어부(CP1)는 사각 기둥 형상을 가질 수 있다. 여기서, 제1 코어부(116A)의 제1 측벽(도 2의 S11 참조) 예컨대, 좌측벽 및 제2 측벽(도 2의 S12) 예컨대, 상측벽은 제1 쉘부(116B)에 의하여 둘러싸이고, 제4 측벽(도 2의 S14) 예컨대, 하측벽은 제2 쉘부(126B) 특히, 제2 쉘부(126B)의 연장부(126B-2) 중 제2 코어부(126A)보다 좌측 방향으로 더 돌출된 부분에 의해 둘러싸일 수 있다. 또한, 제2 코어부(126A)의 제1 측벽(도 2의 S21 참조) 예컨대, 우측벽 및 제2 측벽(도 2의 S22 참조) 예컨대, 하측벽은 제2 쉘부(216B)에 의하여 둘러싸이고, 제4 측벽(도 2의 S24) 예컨대, 상측벽은 제1 쉘부(116B) 특히, 제1 쉘부(116B)의 연장부(116B-2) 중 제1 코어부(116A)보다 우측 방향으로 더 돌출된 부분에 의해 둘러싸일 수 있다. 참고로, 서로 마주하는 제1 코어부(116A)의 제3 측벽(도 2의 S13 참조) 예컨대, 우측벽과 제2 코어부(126A)의 제3 측벽(도 2의 S23 참조) 예컨대, 좌측벽은 서로 접촉 및 접합하는 부분이다.
나아가, 제1 쉘부(116B)의 제1 연장부(116B-2)는 코어부(CP1)보다 우측으로 더 돌출되어 제2 쉘부(126B)와도 접촉할 수 있다. 또한, 제2 쉘부(126B)의 제2 연장부(126B-2)는 코어부(CP)보다 좌측으로 더 돌출되어 제1 쉘부(116B)와도 접촉할 수 있다. 이러한 경우, 쉘부(CP1)가 코어부(CP1)의 측벽을 더 완벽하게 둘러쌀 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(120)은 이와 같이 제1 범프(116)와 제2 범프(126)가 측면 결합된 범프 구조물(BS1)에 의하여 접속될 수 있다. 특히, 제1 반도체 칩(110)의 제1 관통 전극(114)은 제1 쉘부(116B), 코어부(CP1) 및 제2 쉘부(126B)를 통하여 제2 반도체 칩(120)의 제2 관통 전극(116)에 전기적으로 연결될 수 있다.
이로써, 제1 반도체 칩(110)과 제2 반도체 칩(120)이 적층된 반도체 패키지가 구현될 수 있다. 이러한 반도체 패키지에 의하면 아래와 같은 장점이 있다.
우선, 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이에서 이들을 접속시키는 범프 구조물(BS1)이 코어부(CP1) 및 이 코어부(CP1)를 완전히 둘러싸는 쉘부(SP1)를 포함하기 때문에, 본 실시예의 반도체 패키지가 고온 공정 구간에 진입하여 상대적으로 낮은 융점을 갖는 코어부(CP1)가 다시 녹게 되더라도 상대적으로 높은 융점을 갖는 쉘부(SP1)는 유지되어 코어부(CP1)로부터 녹아 나오는 금속의 이동을 방지할 수 있다. 그에 따라, 인접한 범프 구조물(BS1) 간의 브릿지(bridge) 불량을 차단할 수 있다.
또한, 제1 반도체 칩(110)과 제2 반도체 칩(120)의 접합시 범프 구조물(BS1)에 압력이 가해지더라도 쉘부(SP1)의 존재로 범프 구조물(BS1)의 무너짐이 발생하지 않을 수 있다.
또한, 위와 같은 범프 구조물(BS1) 간의 브릿지 불량이 차단되고 범프 구조물(BS1)의 무너짐이 방지됨에 따라, 범프 구조물(BS1) 간의 간격을 감소시킬 수 있다. 범프 구조물(BS1) 간의 간격이 감소될 수 있다는 것은 제1 관통 전극(114) 사이의 간격 및/또는 제2 관통 전극(124) 사이의 간격이 감소할 수 있다는 것을 의미한다. 즉, 미세 피치를 갖는 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 구현이 가능하다.
결과적으로, 본 실시예의 반도체 패키지의 성능을 향상시킬 수 있다.
나아가, 기존에는 범프 간의 브릿지 불량 발생을 방지하기 위하여 범프 사이를 충진시키는 것이 필요하였는데, 범프 사이의 간격이 좁아지면서 충진 공정이 제대로 진행되지 않고 미세 공극이 생기는 불량이 발생하였다. 그러나, 본 실시예의 패키지에 의하면 범프 구조물 간(BS1)의 브릿지가 원천적으로 차단되므로, 범프 구조물(BS1) 사이의 간격이 좁아져 충진성이 저하되어도 무방하다.
결과적으로, 본 실시예의 반도체 패키지 제조시 공정 제약이나 공정 불량이 감소할 수 있다.
나아가, 범프 구조물(BS1)의 코어부(CP1) 및 쉘부(SP1)가 수평 방향으로 배치되기 때문에, 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이의 공간의 높이가 감소할 수 있다. 결과적으로, 본 실시예의 반도체 패키지의 높이가 감소하는 효과가 있다.
한편, 위 실시예에서는 제1 쉘부(116B)가 코어부(CP1)의 측벽의 절반을 둘러싸고 제2 쉘부(126B)가 코어부(CP1)의 측벽의 나머지 절반을 둘러싸는 경우를 설명하였다. 위 실시예에서는, 제2 범프(126)의 형상/배열이 제1 범프(116)를 180도 회전시킨 상태와 동일한 경우가 설명되었기 때문이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 반도체 칩(110)과 제2 반도체 칩(120)이 범프 구조물(BS1)에 의하여 접속된 상태에서 코어부(CP1)의 전체 측벽을 쉘부(SP1)가 둘러쌀 수 있기만 하면, 제1 쉘부(116B) 및 제2 쉘부(126B)의 형상은 다양하게 변형될 수 있다. 이에 대하여는 도 5 및 도 6을 참조하여 예시적으로 설명하기로 한다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이고, 도 6은 도 5의 제1 및 제2 반도체 칩이 적층된 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다. 도 5의 A3-A3' 선에 따른 단면은 도 1의 제1 반도체 칩의 단면과 실질적으로 동일하고, 도 5의 A4-A4' 선에 따른 단면은 도 1의 제2 반도체 칩의 단면과 실질적으로 동일하고, 도 6의 A3-A3' 선 및/또는 A4-A4' 선에 따른 단면은 도 3의 제1 및 제2 반도체 칩의 단면과 실질적으로 동일하므로, 본 실시예를 설명함에 있어 단면도는 생략하였다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 도 5를 참조하면, 아래 위로 적층될 제1 반도체 칩(210) 및 제2 반도체 칩(220)이 제공될 수 있다.
제1 반도체 칩(210)은 제1 관통 전극(214) 및 제1 관통 전극(214)과 접속하는 제1 범프(216)를 포함할 수 있고, 제2 반도체 칩(220)은 제2 관통 전극(224) 및 제2 관통 전극(224)과 접속하는 제2 범프(226)를 포함할 수 있다.
여기서, 제1 범프(216)는 제1 코어부(216A) 및 제1 쉘부(216B)를 포함할 수 있다. 제1 쉘부(216B)는 제1 관통 전극(214)과 중첩하는 제1 중첩부(216B-1), 및 제1 중첩부(216B-1)로부터 연장하여 제1 코어부(216A)를 향하는 방향으로 굽어진 제1 및 제2 연장부(216B-2, 216B-3)을 포함할 수 있다. 제1 코어부(216A)는 사각 기둥 형상을 가질 수 있다. 제1 코어부(216A)는 제1 중첩부(216B-1)의 우측에 배치될 수 있다. 그에 따라, 제1 코어부(216A)의 좌측벽이 제1 중첩부(216B-1)와 접촉할 수 있다. 제1 연장부(216B-2)는 제1 코어부(216A)의 상측벽과 접촉하고, 제2 연장부(216B-3)은 제1 코어부(216A)의 하측벽과 접촉할 수 있다. 즉, 제1 쉘부(216B)는 제1 코어부(216A)의 네 측벽 중 제2 코어부(226A)와 접촉할 우측벽을 제외한 세 측벽을 둘러쌀 수 있다.
나아가, 제1 쉘부(216B)의 제1 및 제2 연장부(216B-2, 216B-3)는 각각 제1 코어부(216A)보다 우측 방향으로 더 돌출될 수 있다. 이는 후술하는 제2 범프(226)의 제2 코어부(226A)의 측벽 일부를 더 둘러싸기 위함이다. 더 나아가, 이는 후술하는 제2 쉘부(226B)와의 접촉을 위함이다.
제2 범프(226)는 제2 코어부(226A) 및 제2 쉘부(226B)를 포함할 수 있다. 제2 쉘부(226B)는 제2 관통 전극(224)과 중첩하는 사각 기둥 형상을 가질 수 있다. 제2 코어부(226A)는 사각 기둥 형상을 가지면서 제2 쉘부(226B)의 좌측에 배치될 수 있다. 그에 따라, 제2 코어부(226A)의 우측벽이 제2 쉘부(226B)와 접촉할 수 있다.
다음으로, 도 6을 참조하면, 도 5에서 설명한 제1 반도체 칩(210)과 제2 반도체 칩(220)의 정렬 상태를 유지하면서 이들을 적층시킬 수 있다.
보다 구체적으로, 제1 반도체 칩(210)의 제1 범프(216)의 제1 코어부(216A)와 제2 반도체 칩(220)의 제2 범프(226)의 제2 코어부(226A)를 접촉시킬 수 있다. 이때, 제1 코어부(216A)의 우측벽과 제2 코어부(226A)의 좌측벽이 서로 접촉할 수 있다.
위와 같은 상태에서, 소정 온도에서 리플로우 공정을 수행하면, 제1 코어부(216A)와 제2 코어부(226A)는 녹아서 서로 접합됨으로써 코어부(CP2)를 형성할 수 있다.
코어부(CP2)의 좌측벽, 상측벽 및 하측벽은 제1 쉘부(216B)와 접촉하고 코어부(CP2)의 우측벽은 제2 쉘부(226B)와 접촉할 수 있다. 이로써, 코어부(CP2)의 전체 측벽이 제1 쉘부(216B) 및 제2 쉘부(226B)에 의해 둘러싸일 수 있다. 설명의 편의를 위하여 제1 쉘부(216B) 및 제2 쉘부(226B)를 합하여 쉘부(SP2)라 칭하기로 한다. 나아가, 코어부(CP2) 및 쉘부(SP2)를 합하여 범프 구조물(BS2)이라 칭하기로 한다.
이로써, 제1 반도체 칩(210)과 제2 반도체 칩(220)은 범프 구조물(BS2)에 의하여 서로 접속될 수 있다. 범프 구조물(BS2)은 코어부(CP2) 및 코어부(CP2)의 전체 측벽을 둘러싸는 쉘부(SP2)를 포함할 수 있다.
한편, 위 실시예들에서는 제1 코어부(116A, 126A), 제2 코어부(216A, 226A) 및 코어부(CP1, CP2)가 평면상 사각 형상을 갖는 경우를 설명하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 코어부 및 제2 코어부는 평면상 다양한 형상 예컨대, 다각형의 절반, 반원형, 반타원형 등을 갖는 기둥 타입일 수 있고, 코어부는 이들 제1 및 제2 코어부가 결합한 형상 예컨대, 다각형, 원형, 타원형 등의 평면 형상을 갖는 기둥 타입일 수 있다. 이에 대하여는 도 7 및 도 8을 참조하여 예시적으로 설명하기로 한다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 반도체 칩의 상면 및 제2 반도체 칩의 하면을 보여주는 평면도이고, 도 8은 도 7의 제1 및 제2 반도체 칩이 적층된 상태에서 제1 반도체 칩의 상면 및/또는 제2 반도체 칩의 하면을 보여주는 평면도이다. 도 7의 A5-A5' 선에 따른 단면은 도 1의 제1 반도체 칩의 단면과 실질적으로 동일하고, 도 7의 A6-A6' 선에 따른 단면은 도 1의 제2 반도체 칩의 단면과 실질적으로 동일하고, 도 8의 A5-A5' 선 및/또는 A6-A6' 선에 따른 단면은 도 3의 제1 및 제2 반도체 칩의 단면과 실질적으로 동일하므로, 본 실시예를 설명함에 있어 단면도는 생략하였다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 도 7을 참조하면, 아래 위로 적층될 제1 반도체 칩(310) 및 제2 반도체 칩(320)이 제공될 수 있다.
제1 반도체 칩(310)은 제1 관통 전극(314) 및 제1 관통 전극(314)과 접속하는 제1 범프(316)를 포함할 수 있고, 제2 반도체 칩(320)은 제2 관통 전극(324) 및 제2 관통 전극(324)과 접속하는 제2 범프(326)를 포함할 수 있다.
여기서, 제1 범프(316)는 제1 코어부(316A) 및 제1 쉘부(316B)를 포함할 수 있다. 제1 코어부(316A)의 평면 형상은 반원일 수 있다. 그에 따라, 제1 코어부(316A)는 반원의 지름에 해당하는 직선 측벽과, 반원의 원주에 해당하는 곡선 측벽을 가질 수 있다. 일례로서, 제1 코어부(316A)의 직선 측벽은 제2 코어부(326A)를 향하도록 예컨대, 우측을 향하도록 배치되고, 곡선 측벽은 직선 측벽의 좌측에 배치될 수 있다. 제1 쉘부(316B)는 제1 코어부(316A)의 좌측에 배치되어 제1 코어부(316A)의 곡선 측벽을 둘러싸도록 형성될 수 있다. 제1 쉘부(316B)는 제1 관통 전극(314)과 중첩할 수 있다.
제2 범프(326)는 제2 코어부(326A) 및 제2 쉘부(326B)를 포함할 수 있다. 제2 코어부(326A)의 평면 형상은 반원일 수 있다. 그에 따라, 제2 코어부(326A)는 반원의 지름에 해당하는 직선 측벽과, 반원의 원주에 해당하는 곡선 측벽을 가질 수 있다. 제2 코어부(326A)의 직선 측벽은 제1 코어부(316A)를 향하도록 예컨대 좌측을 향하도록 배치되고, 곡선 측벽은 직선 측벽의 우측에 배치될 수 있다. 제2 쉘부(326B)는 제2 코어부(326A)의 우측에 배치되어 제2 코어부(326A)의 곡선 측벽을 둘러싸도록 형성될 수 있다. 제2 쉘부(326B)는 제2 관통 전극(324)과 중첩할 수 있다.
다음으로, 도 8을 참조하면, 도 7에서 설명한 제1 반도체 칩(310)과 제2 반도체 칩(320)의 정렬 상태를 유지하면서 이들을 적층시킬 수 있다.
보다 구체적으로, 제1 반도체 칩(310)의 제1 범프(316)의 제1 코어부(316A)와 제2 반도체 칩(320)의 제2 범프(326)의 제2 코어부(326A)를 접촉시킬 수 있다. 이때, 서로 마주하는 제1 코어부(316A)의 직선 측벽과 제2 코어부(326A)의 직선 측벽이 서로 접촉할 수 있다.
위와 같은 상태에서, 소정 온도에서 리플로우 공정을 수행하면, 제1 코어부(316A)와 제2 코어부(326A)는 녹아서 서로 접합됨으로써 코어부(CP3)를 형성할 수 있다.
코어부(CP3)의 곡선 측벽 중 좌측 절반은 제1 쉘부(316B)와 접촉하고 코어부(CP3)의 곡선 측벽 중 우측 절반은 제2 쉘부(326B)와 접촉할 수 있다. 이로써, 코어부(CP3)의 전체 측벽이 제1 쉘부(316B) 및 제2 쉘부(326B)에 의해 둘러싸일 수 있다. 제1 쉘부(316B) 및 제2 쉘부(326B)를 합하여 쉘부(SP3)라 칭하기로 한다. 나아가, 코어부(CP3) 및 쉘부(SP3)를 합하여 범프 구조물(BS3)이라 칭하기로 한다.
이로써, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 범프 구조물(BS3)에 의하여 서로 접속될 수 있다. 범프 구조물(BS3)은 코어부(CP3) 및 코어부(CP3)의 전체 측벽을 둘러싸는 쉘부(SP3)를 포함할 수 있다.
이상으로 설명한 실시예들에서는 두 개의 반도체 칩이 적층되는 경우만 설명하였으나, 세 개 이상의 반도체 칩이 적층될 수도 있다. 이에 대하여는 도 9를 참조하여 예시적으로 설명하기로 한다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제1 내지 제4 반도체 칩을 보여주는 단면도로서, 제1 내지 제4 반도체 칩이 적층되기 전에 제1 내지 제4 반도체 칩의 정렬 상태를 보여주는 단면도이다.
도 9를 참조하면, 제1 반도체 칩(410)은, 하면(412-1) 및 상면(412-2)을 갖는 제1 바디부(412), 제1 바디부(412)를 관통하는 제1 관통 전극(414), 및 제1 바디부(412)의 상면(412-2) 상에서 제1 관통 전극(414)과 접속하는 제1 상면 범프(416)를 포함할 수 있다. 제1 상면 범프(416)는 제1 상면 코어부(416A) 및 제1 상면 쉘부(416B)를 포함할 수 있다. 제1 반도체 칩(410)은, 전술한 도 1의 제1 반도체 칩(110)과 실질적으로 동일할 수 있다.
본 실시예에서는, 제1 반도체 칩(410)이 가장 하부에 위치하는 경우를 가정하여 제1 반도체 칩(410)의 하면(412-1) 상에는 범프를 도시하지 않았다. 그러나, 제1 반도체 칩(410)이 자신의 아래에 배치되는 기판 또는 다른 반도체 칩과 접속하는 경우, 제1 반도체 칩(410)의 제1 바디부(412)의 하면(412-1) 상에도 하면 범프(미도시됨)가 배치될 수 있다. 이 하면 범프는 제1 상면 범프(416)과 동일한 위치에 동일한 형태로 형성될 수 있다. 이 경우, 제1 반도체 칩(410)은 후술하는 제3 반도체 칩(430)과 동일할 수 있다. 즉, 제1 반도체 칩(410)의 제1 관통 전극(414), 제1 상면 범프(416) 및 하면 범프(미도시됨)의 형상 및 배열은 제3 반도체 칩(430)의 제3 관통 전극(434), 제3 상면 범프(436) 및 제3 하면 범프(438)의 형상 및 배열과 동일할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 반도체 칩(410)의 하면 범프의 형상 및 배열은 제1 상면 범프(416)의 형상 및 배열과 상이할 수도 있다.
제2 반도체 칩(420)은, 하면(422-1) 및 상면(422-2)을 갖는 제2 바디부(422), 제2 바디부(422)를 관통하는 제2 관통 전극(424), 제2 바디부(422)의 하면(422-1) 상에서 제2 관통 전극(424)과 접속하는 제2 하면 범프(426), 및 제2 바디부(422)의 상면(422-2) 상에서 제2 관통 전극(424)과 접속하는 제2 상면 범프(428)를 포함할 수 있다. 제2 하면 범프(426)는 제2 하면 코어부(426A) 및 제2 하면 쉘부(426B)를 포함할 수 있다. 제2 상면 범프(428)는 제2 상면 코어부(428A) 및 제2 상면 쉘부(428B)를 포함할 수 있다. 제2 반도체 칩(420)은, 제2 상면 범프(428)를 더 포함하는 것을 제외하고, 전술한 도 1의 제2 반도체 칩(120)과 실질적으로 동일할 수 있다.
제2 상면 범프(428)는 제2 하면 범프(426)와 동일한 위치에 동일한 형태로 형성될 수 있다. 즉, 평면상 제2 상면 코어부(428A) 및 제2 상면 쉘부(428B)는 제2 하면 코어부(426A) 및 제2 하면 쉘부(426B)와 중첩할 수 있다. 제2 반도체 칩(420)이 제2 상면 범프(428)를 더 포함하는 것은 제2 반도체 칩(420) 상에 적층될 제3 반도체 칩(430)과의 접속을 위해서이다.
제1 반도체 칩(410)과 제2 반도체 칩(420)은 전술한 바와 유사하게 제1 상면 범프(416) 및 제2 하면 범프(426)의 결합을 통하여 적층될 수 있다. 즉, 제1 상면 범프(416)의 제1 상면 코어부(416A) 및 제2 하면 범프(426)의 제2 하면 코어부(426A)가 측면 접합하여 하나의 코어부를 형성하고, 제1 상면 쉘부(416B) 및 제2 하면 쉘부(416B)가 이 코어부의 측벽을 둘러쌈으로써, 제1 반도체 칩(410)과 제2 반도체 칩(420) 사이에 이들을 접속시키는 범프 구조물이 형성될 수 있다.
제3 반도체 칩(430)은, 하면(432-1) 및 상면(432-2)을 갖는 제3 바디부(432), 제3 바디부(432)를 관통하는 제3 관통 전극(434), 제3 바디부(432)의 하면(432-1) 상에서 제3 관통 전극(434)과 접속하는 제3 하면 범프(438), 및 제3 바디부(432)의 상면(432-2) 상에서 제3 관통 전극(434)과 접속하는 제3 상면 범프(436)를 포함할 수 있다. 제3 하면 범프(438)는 제3 하면 코어부(438A) 및 제3 하면 쉘부(438B)를 포함할 수 있다. 제3 상면 범프(436)는 제3 상면 코어부(436A) 및 제3 상면 쉘부(436B)를 포함할 수 있다. 제3 반도체 칩(430)은, 제3 하면 범프(438)를 더 포함하는 것을 제외하고, 제1 반도체 칩(410) 또는 전술한 도 1의 제1 반도체 칩(110)과 실질적으로 동일할 수 있다.
제3 하면 범프(438)는 제3 상면 범프(436)와 동일한 위치에 동일한 형태로 형성될 수 있다. 즉, 평면상 제3 하면 코어부(438A) 및 제3 하면 쉘부(438B)는 제3 상면 코어부(436A) 및 제3 상면 쉘부(436B)와 중첩할 수 있다. 제3 반도체 칩(430)이 제3 하면 범프(438)를 더 포함하는 것은 제2 반도체 칩(420)과의 접속을 위해서이다.
제2 반도체 칩(420)과 제3 반도체 칩(430)은 전술한 바와 유사하게 제2 상면 범프(428) 및 제3 하면 범프(438)의 결합을 통하여 적층될 수 있다. 즉, 제2 상면 범프(428)의 제2 상면 코어부(428A) 및 제3 하면 범프(328)의 제3 하면 코어부(438A)가 측면 접합하여 하나의 코어부를 형성하고, 제2 상면 쉘부(428B) 및 제3 하면 쉘부(438B)가 이 코어부의 측벽을 둘러쌈으로써, 제2 반도체 칩(420)과 제3 반도체 칩(430) 사이에 이들을 접속시키는 범프 구조물이 형성될 수 있다.
제4 반도체 칩(440)은, 하면(442-1) 및 상면(442-2)을 갖는 제4 바디부(442), 제4 바디부(442)를 관통하는 제4 관통 전극(444), 및 제4 바디부(442)의 하면(442-1) 상에서 제4 관통 전극(444)과 접속하는 제4 하면 범프(446)를 포함할 수 있다. 제4 하면 범프(446)는 제4 하면 코어부(446A) 및 제4 하면 쉘부(446B)를 포함할 수 있다. 제4 반도체 칩(440)은, 전술한 도 2의 제1 반도체 칩(120)과 실질적으로 동일할 수 있다.
제3 반도체 칩(430)과 제4 반도체 칩(440)은 전술한 바와 유사하게 제3 상면 범프(436) 및 제4 하면 범프(446)의 결합을 통하여 적층될 수 있다. 즉, 제3 상면 범프(436)의 제3 상면 코어부(436A) 및 제4 하면 범프(446)의 제4 하면 코어부(446A)가 측면 접합하여 하나의 코어부를 형성하고, 제3 상면 쉘부(436B) 및 제4 하면 쉘부(446B)가 이 코어부의 측벽을 둘러쌈으로써, 제3 반도체 칩(430)과 제4 반도체 칩(440) 사이에 이들을 접속시키는 범프 구조물이 형성될 수 있다.
본 실시예에서는, 제4 반도체 칩(440)이 가장 상부에 위치하는 경우를 가정하여 제4 반도체 칩(440)의 상면(442-2) 상에는 범프를 도시하지 않았다. 그러나, 제4 반도체 칩(440)이 자신의 위에 배치되는 다른 반도체 칩과 접속하는 경우, 제4 반도체 칩(440)의 제4 바디부(442)의 상면(442-2) 상에도 상면 범프(미도시됨)가 배치될 수 있다. 이 상면 범프는 제4 하면 범프(446)과 동일한 위치에 동일한 형태로 형성될 수 있다. 이 경우, 제4 반도체 칩(440)은 제2 반도체 칩(420)과 동일할 수 있다. 즉, 제4 반도체 칩(440)의 제4 관통 전극(444), 제4 하면 범프(446) 및 상면 범프(미도시됨)의 형상 및 배열은 제2 반도체 칩(420)의 제2 관통 전극(424), 제2 하면 범프(426) 및 제2 상면 범프(428)의 형상 및 배열과 동일할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제4 반도체 칩(440)의 상면 범프의 형상 및 배열은 제4 하면 범프(446)의 형상 및 배열과 상이할 수도 있다.
이와 같은 형태로 복수의 반도체 칩이 적층될 수 있어 반도체 패키지의 고집적화가 가능할 수 있다.
도 9에서 예시적으로 도시한 바와 같이, 복수의 반도체 칩이 수직으로 적층되는 반도체 패키지에서 홀수번째의 반도체 칩의 관통 전극의 배열은 서로 동일하고, 짝수번째의 반도체 칩의 배열은 서로 동일할 수 있다. 홀수번째의 반도체 칩의 관통 전극을 관통하는 수직 축(도 9의 AX1 참조)은 서로 정렬될 수 있고, 짝수번째의 반도체 칩의 관통 전극을 관통하는 수직 축(도 9의 AX2 참조)도 서로 정렬될 수 있다. 그러나, 홀수번째의 반도체 칩의 관통 전극을 관통하는 수직 축과 짝수번째의 반도체 칩의 관통 전극을 관통하는 수직 축은 일직선상에 위치하지 않고 서로 엇갈려 배치될 수 있다. 또한, 홀수번째의 반도체 칩의 범프의 형상 및 배열은 서로 동일하고, 짝수번째의 반도체 칩의 범프의 형상 및 배열은 서로 동일할 수 있다. 다만, 최하부의 반도체 칩의 하면 범프는 생략되거나 기판과의 접속을 위하여 다른 형상 또는 배열을 가질 수 있다. 또한, 최상부의 반도체 칩의 상면 범프는 생략되거나 다른 구성 요소와의 접속을 위하여 다른 형상 또는 배열을 가질 수 있다. 한편, 상면 범프와 하면 범프가 결합된 범프 구조물은 서로 중첩할 수 있다. 즉, 수직 방향으로 배열되는 복수의 범프 구조물의 중심을 관통하는 수직축(도 9의 AX3 참조)은, 홀수번째의 반도체 칩의 관통 전극을 관통하는 수직 축(도 9의 AX1 참조)과 짝수번째의 반도체 칩의 관통 전극을 관통하는 수직 축(도 9의 AX2 참조) 사이에 위치하면서, 서로 정렬될 수 있다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 10을 참조하면, 본 실시예의 반도체 패키지는, 기판(500) 및 기판(500) 상에 적층된 제1 내지 제4 반도체 칩(510, 520, 530, 540)을 포함할 수 있다.
기판(500)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다. 기판(500)은 제1 내지 제4 반도체 칩(510, 520, 530, 540)이 배치될 수 있는 상면과, 상면과 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(570)가 배치될 수 있는 하면을 가질 수 있다.
제1 반도체 칩(510)은 제1 관통 전극(514)을 포함할 수 있다. 제1 반도체 칩(510)과 기판(500) 사이에는 제1 관통 전극(514)과 기판(500)을 서로 접속시키는 제1 범프 구조물(BS1')이 배치될 수 있다. 제1 범프 구조물(BS1')은 제1 코어부(CP1') 및 제1 코어부(CP1')의 측벽을 둘러싸는 제1 쉘부(SP1')를 포함할 수 있다. 제1 관통 전극(514)의 하단은 제1 코어부(CP1') 일측 예컨대, 좌측의 제1 쉘부(SP1')의 일부와 접속할 수 있다. 기판(500) 상면의 본딩 패드(미도시됨) 등은 제1 쉘부(SP1')와 직접 또는 간접적으로 접속할 수 있다.
제2 반도체 칩(520)은 제2 관통 전극(524)을 포함할 수 있다. 제2 반도체 칩(520)과 제1 반도체 칩(510) 사이에는 제1 관통 전극(514)과 제2 관통 전극(524)을 서로 접속시키는 제2 범프 구조물(BS2')이 배치될 수 있다. 제2 범프 구조물(BS2')은 제2 코어부(CP2') 및 제2 코어부(CP2')의 측벽을 둘러싸는 제2 쉘부(SP2')를 포함할 수 있다. 제1 관통 전극(514)의 상단은 제2 코어부(CP2')의 일측 예컨대, 좌측의 제2 쉘부(SP2')의 일부와 접속할 수 있다. 제2 관통 전극(524)의 하단은 제2 코어부(CP2') 타측 예컨대, 우측의 제2 쉘부(SP2')의 다른 일부와 접속할 수 있다.
제3 반도체 칩(530)은 제3 관통 전극(534)을 포함할 수 있다. 제3 반도체 칩(530)과 제2 반도체 칩(520) 사이에는 제2 관통 전극(524)과 제3 관통 전극(534)을 서로 접속시키는 제3 범프 구조물(BS3')이 배치될 수 있다. 제3 범프 구조물(BS3')은 제3 코어부(CP3') 및 제3 코어부(CP3')의 측벽을 둘러싸는 제3 쉘부(SP3')를 포함할 수 있다. 제2 관통 전극(524)의 상단은 제3 코어부(CP3')의 타측 예컨대, 우측의 제3 쉘부(SP3')의 일부와 접속할 수 있다. 제3 관통 전극(534)의 하단은 제3 코어부(CP3')의 일측 예컨대, 좌측의 제3 쉘부(SP3')의 다른 일부와 접속할 수 있다.
제4 반도체 칩(540)은 최상부에 위치하므로 관통 전극을 포함하지 않을 수 있다. 그러나, 다른 실시예에서 제4 반도체 칩(540)은 제2 관통 전극(524)과 동일하게 배열되는 관통 전극을 포함할 수도 있다. 제4 반도체 칩(540)과 제3 반도체 칩(530) 사이에는 제3 관통 전극(534)과 제4 반도체 칩(540)의 칩 패드(미도시됨)를 서로 접속시키는 제4 범프 구조물(BS4')이 배치될 수 있다. 제4 범프 구조물(BS4')은 제4 코어부(CP4') 및 제4 코어부(CP4')의 측벽을 둘러싸는 제4 쉘부(SP4')를 포함할 수 있다. 제3 관통 전극(534)의 상단은 제4 코어부(CP4')의 일측 예컨대, 좌측의 제4 쉘부(SP4')의 일부와 접속할 수 있다. 제4 반도체 칩(540)의 칩 패드(미도시됨)는 제4 쉘부(SP4')와 직접 또는 간접적으로 접속할 수 있다.
제1 반도체 칩(510)과 기판(500) 사이, 제1 반도체 칩(510)과 제2 반도체 칩(520) 사이, 제2 반도체 칩(520)과 제3 반도체 칩(530) 사이, 및 제3 반도체 칩(530)과 제4 반도체 칩(540) 사이의 공간은 충진 물질(550)로 충진될 수 있다. 그런데, 반도체 칩들의 미세 피치화에 따라 제1 범프 구조물(SP1') 사이, 제2 범프 구조물(SP2') 사이, 제3 범프 구조물(SP3') 사이 및 제4 범프 구조물(SP4') 사이가 좁아질수록, 이 충진 물질(550)로 이들 사이의 공간을 완전히 매립하지 못하여 충진 물질(550) 내에 미세 공극이 발생할 가능성이 있다
여기서, 제1 내지 제4 범프 구조물(SP1', SP2', SP3', SP4') 각각은 코어부(CP1', CP2', CP3', CP4')가 융점이 높은 쉘부(SP1', SP2', SP3', SP4')에 의해 측벽이 둘러싸이는 구조를 갖기 때문에, 고온 공정 구간에서 코어부(CP1', CP2', CP3', CP4')를 형성하는 금속 물질이 녹더라도 이 금속 물질의 이동이 원천적으로 차단된다. 따라서, 제1 범프 구조물(SP1') 사이, 제2 범프 구조물(SP2') 사이, 제3 범프 구조물(SP3') 사이 및 제4 범프 구조물(SP4') 사이가 좁더라도 또한 충전 물질(550)이 완전히 매립되지 못하여 충긴 물질(550) 내에 미세 공극이 존재하더라도, 금속 물질의 이동으로 인한 브릿지 불량이 방지될 수 있다.
기판(500) 및 제1 내지 제4 반도체 칩(510, 520, 530, 540)은 몰딩층(560)에 의하여 둘러싸일 수 있다. 즉, 몰딩층(560)은 기판(500)의 상면 상에서 제1 내지 제4 반도체 칩(510, 520, 530, 540)을 덮도록 형성될 수 있다. 몰딩층(560)은 EMC(Epoxy Mold Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 제1 반도체 칩 112: 제1 바디부
114: 제1 관통 전극 116: 제1 범프
120: 제2 반도체 칩 122: 제2 바디부
124: 제2 관통 전극 126: 제2 범프

Claims (25)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 제1 반도체 칩과 상기 제2 반도체 칩을 접속시키는 범프 구조물을 포함하고,
    상기 범프 구조물은,
    코어부, 및 상기 코어부의 측벽을 둘러싸면서 상기 코어부보다 높은 융점을 갖는 쉘부를 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 쉘부는,
    상기 제1 반도체 칩의 상면 상에 형성되고 상기 제1 반도체 칩과 접속하는 제1 쉘부; 및
    상기 제2 반도체 칩의 하면 상에 형성되고 상기 제2 반도체 칩과 접속하는 제2 쉘부를 포함하는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 쉘부의 일부와 중첩하는 제1 관통 전극을 포함하고,
    상기 제2 반도체 칩은, 상기 제2 쉘부의 일부와 중첩하는 제2 관통 전극을 포함하는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 관통 전극을 관통하는 제1 수직 축과 상기 제2 관통 전극을 관통하는 제2 수직 축은 서로 어긋나고,
    상기 코어부를 관통하는 수직 축은, 상기 제1 수직 축과 상기 제2 수직 축 사이에 위치하는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 코어부는 기둥 형상을 갖는
    반도체 패키지.
  6. 제2 항에 있어서,
    상기 제1 쉘부는, 상기 코어부의 측벽 일부를 둘러싸고,
    상기 제2 쉘부는, 상기 코어부의 측벽 나머지를 둘러싸는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 코어부의 측벽 일부 및 상기 코어부의 측벽 나머지는 각각 상기 코어부의 측벽 절반에 해당하는
    반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 및 제2 셀부 중 적어도 하나는, 상기 코어부보다 더 돌출된 부분을 포함하고,
    상기 돌출된 부분은, 상기 제1 및 제2 쉘부 중 다른 하나와 접촉하는
    반도체 패키지.
  9. 제2 항에 있어서,
    상기 제2 쉘부는, 상기 코어부를 사이에 두고 상기 제1 쉘부를 180도 회전한 상태와 동일한
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 배치되는 하나 이상의 반도체 칩을 더 포함하고,
    상기 범프 구조물은,
    상기 제2 반도체 칩과 상기 하나 이상의 반도체 칩 중 상기 제2 반도체 칩과 인접한 반도체 칩 사이, 또는, 상기 하나 이상의 반도체 칩 중 인접한 두 개의 반도체 칩 사이에 더 개재되는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 하나 이상의 반도체 칩 각각은 관통 전극을 포함하고,
    상기 제1 반도체 칩 및 상기 하나 이상의 반도체 칩 중 홀수번째의 반도체 칩의 상기 관통 전극은, 서로 정렬되고,
    상기 제2 반도체 칩 및 상기 하나 이상의 반도체 칩 중 짝수번째의 반도체 칩의 상기 관통 전극은, 상기 제1 반도체 칩 및 상기 하나 이상의 반도체 칩 중 홀수번째의 반도체 칩의 상기 관통 전극과 어긋나면서, 서로 정렬되는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 반도체 칩 및 상기 하나 이상의 반도체 칩 중 홀수번째의 반도체 칩의 상기 관통 전극은, 상기 쉘부의 제1 부분과 중첩하고,
    상기 제2 반도체 칩 및 상기 하나 이상의 반도체 칩 중 짝수번째의 반도체 칩의 상기 관통 전극은, 상기 쉘부의 제2 부분과 중첩하는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 쉘부의 상기 제1 부분과 상기 쉘부의 상기 제2 부분은, 상기 코어부를 사이에 두고 서로 반대편에 위치하는
    반도체 패키지.
  14. 제1 항에 있어서,
    상기 쉘부의 상면 및 하면은 각각 상기 제2 반도체 칩 및 상기 제1 반도체 칩과 접촉하는
    반도체 패키지.
  15. 제1 항에 있어서,
    상기 쉘부의 높이는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 간격과 동일한
    반도체 패키지.
  16. 상면 상에 제1 범프가 형성된 제1 반도체 칩을 제공하는 단계 - 여기서, 상기 제1 범프는, 제2 코어부와 마주하는 제1 측벽을 갖는 제1 코어부, 및 상기 제1 코어부의 상기 제1 측벽을 제외한 나머지 측벽의 일부 또는 전부를 둘러싸고 상기 제1 코어부보다 높은 융점을 갖는 제1 쉘부를 포함함. - ;
    하면 상에 제2 범프가 형성된 제2 반도체 칩을 제공하는 단계 - 여기서, 상기 제2 범프는, 상기 제1 코어부의 상기 제1 측벽과 마주하는 제1 측벽을 갖는 상기 제2 코어부, 및 상기 제2 코어부의 상기 제1 측벽을 제외한 나머지 측벽의 일부 또는 전부를 둘러싸고 상기 제2 코어부보다 높은 융점을 갖는 제2 쉘부를 포함함. - ; 및
    상기 제1 코어부의 상기 제1 측벽과 상기 제2 코어부의 상기 제1 측벽을 접합시켜 코어부를 형성하는 단계를 포함하고,
    상기 코어부의 전체 측벽은, 상기 제1 쉘부 및 상기 제2 쉘부에 의해 둘러싸이는
    반도체 패키지의 제조 방법.
  17. 제16 항에 있어서,
    상기 코어부 형성 단계는,
    상기 제1 및 제2 코어부를 녹이면서 상기 제1 및 제2 쉘부는 녹이지 않는 온도에서 리플로우 공정을 수행하는
    반도체 패키지의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 쉘부의 일부와 중첩하는 제1 관통 전극을 포함하고,
    상기 제2 반도체 칩은, 상기 제2 쉘부의 일부와 중첩하는 제2 관통 전극을 포함하는
    반도체 패키지의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 관통 전극을 관통하는 제1 수직 축과 상기 제2 관통 전극을 관통하는 제2 수직 축은 서로 어긋나고,
    상기 코어부를 관통하는 수직 축은, 상기 제1 수직 축과 상기 제2 수직 축 사이에 위치하는
    반도체 패키지의 제조 방법.
  20. 제16 항에 있어서,
    상기 제1 코어부와 상기 제2 코어부는 각각 기둥 형상을 갖는
    반도체 패키지의 제조 방법.
  21. 제16 항에 있어서,
    상기 제1 쉘부는, 상기 코어부의 측벽 절반을 둘러싸고,
    상기 제2 쉘부는, 상기 코어부의 측벽 나머지 절반을 둘러싸는
    반도체 패키지의 제조 방법.
  22. 제16 항에 있어서,
    상기 제1 및 제2 셀부 중 적어도 하나는, 상기 코어부보다 더 돌출된 부분을 포함하고,
    상기 돌출된 부분은, 상기 제1 및 제2 쉘부 중 다른 하나와 접촉하는
    반도체 패키지의 제조 방법.
  23. 제16 항에 있어서,
    상기 제2 쉘부는, 상기 코어부를 사이에 두고 상기 제1 쉘부를 180도 회전한 상태와 동일한
    반도체 패키지의 제조 방법.
  24. 제16 항에 있어서,
    상기 코어부 형성 단계에서,
    상기 제1 쉘부의 상면은 상기 제2 반도체 칩과 접촉하고, 상기 제2 쉘부의 하면은 상기 제1 반도체 칩과 접촉하는
    반도체 패키지의 제조 방법.
  25. 제16 항에 있어서,
    상기 코어부 형성 단계 후에,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 간격은, 상기 제1 및 제2 쉘부의 높이와 동일한
    반도체 패키지의 제조 방법.
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