KR20140086945A - 수직 전력 ｍｏｓｆｅｔ 및 수직 전력 ｍｏｓｆｅｔ를 형성하는 방법 - Google Patents

수직 전력 ｍｏｓｆｅｔ 및 수직 전력 ｍｏｓｆｅｔ를 형성하는 방법 Download PDF

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루에이 신 리우
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Abstract

장치는 반도체 칩에 반도체 영역, 반도체 영역 위에 게이트 유전체, 및 게이트 유전체 위에 게이트 전극을 포함한다. 드레인 영역은 반도체 영역의 탑 표면에서 게이트 전극에 인접하게 배치된다. 게이트 스페이서가 게이트 전극의 측벽 상에 있다. 유전층은 게이트 전극 및 게이트 스페이서 위에 배치된다. 전도성 전계판은 유전층 위에 있고, 전도성 전계판은 게이트 전극의 드레인 측면 상의 일부를 갖는다. 딥 금속 비아가 반도체 영역에 배치된다. 소스 전극은 반도체 영역 밑에 있고, 소스 전극은 딥 금속 비아를 통해 전도성 전계판에 전기적으로 단락된다.

Description

수직 전력 ＭＯＳＦＥＴ 및 수직 전력 ＭＯＳＦＥＴ를 형성하는 방법{Vertical Power MOSFET and Methods for Forming the Same}
본 발명은 반도체 장치에 관한 것이다.
종래의 수직 전력 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET)에서, 2개의 p바디(p-body) 영역이 n형 에피택시 영역에서 형성된다. 수직 전력 MOSFET는 이것의 소스 전극 및 드레인 영역이 오버랩되어 있기 때문에 이와같이 명명된다. 2개의 p바디 영역 사이의 에피택시 영역의 일부는 경도핑(lightly doped)되어 n형 도핑 영역을 형성하고, 이것은 때때로 N형 접합형 전계 효과 트랜지스터(N-type Junction Field Effect Transistor; n-JFET) 영역으로 공지된다. p바디 영역 및 n-JFET 영역은 게이트 유전체 및 게이트 전극 밑에 있다. 게이트에 양의 전압이 인가될 때, 전자의 축적 영역은 p바디 영역에 형성된다. 축적 영역은 수직 전력 MOSFET의 소스 영역을 n-JFET 영역에 접속하는 채널 영역 역할을 하고, n-JFET 영역은 n형 에피택시 영역을 통해 수직 전력 MOSFET의 드레인 영역에 더욱 접속된다. 따라서, 소스-드레인 전류는 소스 영역에서부터 p바디 영역의 채널로, n-JFET 영역으로, 에피택시 영역으로, 그리고 나서 드레인 영역으로 전도된다.
n-JFET 영역은 게이트 전극 밑에 있고, 게이트 유전층은 n-JFET 영역과 게이트 전극 사이에 배치된다. 게이트 전극과 n-JFET 영역 사이에 넓은 오버랩 영역이 존재한다. 그 결과, 상당한 게이트-드레인 커패시턴스가 존재하고, 이것은 수직 MOSFET의 속도를 비롯한 성능에 악영향을 미친다. 더욱이, n-JFET 영역은 경도핑되는데, 이것이 n형 에피택시 영역의 일부이기 때문이다. 따라서, n-JFET 영역의 저항은 높고, 이것은 수직 전력 MOSFET의 구동 전류에 악영향을 미친다.
본 발명의 목적은 수직 전력 MOSFET 및 수직 전력 MOSFET를 형성하는 방법을 제공하는 것이다.
장치는 반도체 칩에 반도체 영역, 반도체 영역 위에 게이트 유전층, 및 게이트 유전체 위에 게이트 전극을 포함한다. 드레인 영역은 반도체 영역의 탑 표면에서 게이트 전극에 인접하게 배치된다. 게이트 스페이서가 게이트 전극의 측벽 상에 있다. 유전층은 게이트 전극 및 게이트 스페이서 위에 배치된다. 전도성 전계판은 유전층 위에 있고, 전도성 전계판은 게이트 전극의 드레인 측면 상의 부분을 갖는다. 딥 금속 비아가 반도체 영역에 배치된다. 소스 전극은 반도체 영역 밑에 있고, 소스 전극은 딥 금속 비아를 통해 전도성 전계판에 전기적으로 단락된다.
본 발명에 따르면, 본 발명의 목적은 수직 전력 MOSFET 및 수직 전력 MOSFET를 형성하는 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 9는 일부 예시적인 실시예에 따라 수직 전력 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 제조에 있어서 중간 단계들의 횡단면도를 나타낸다.
이하에서는 본 개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 상황에서 구현될 수 있는 수많은 적용가능한 발명적 사상을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
수직 전력 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 및 수직 전력 MOSFET를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 수직 전력 MOSFET를 형성하는 중간 단계들이 나타난다. 본 실시예의 변형이 기술된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1 내지 도 9는 n형 수직 전력 MOSFET의 형성에서 중간 단계들의 횡단면도를 나타낸다. 도 1을 참조하면, 반도체 기판일 수 있는 반도체 층(20)이 제공된다. 반도체 층(20)은 크리스털린 실리콘 기판을 구비할 수 있다. 대안적으로, 반도체 층(20)은 실리콘 게르마늄과 같은 다른 반도체 물질로 형성된다. 일부 실시예들에서, 반도체 층(20)은 예를 들어 대략 1019/cm3에서 대략 1021/cm3 사이의 불순물 농도로 인 또는 비소와 같은 p형 불순물로 도핑된 중도핑(heavily doped) 층(P+ 층)이다. 기술된 실시예들에서, 용어 "중도핑"은 대략 1019/cm3 이상의 불순물 농도를 의미한다. 그러나, 당업자는 중도핑이 특정한 장치 유형, 기술 세대, 최소 피처 크기 등에 따르는 기술 용어임을 이해할 것이다. 그러므로, 이 용어는 평가되는 기술을 고려하여 해석되고, 기술된 실시예들로 제한되지 않도록 의도된다.
중도핑된 반도체 층(20) 위에, 에피택시 층(22)이 에피택시를 통해 형성되고, p형 불순물로 경도핑된다. 에피택시 층(22)의 불순물 농도는 대략 1014/cm3과 대략 1016/cm3 사이일 수 있다. 그러나, 본 명세서에 걸쳐서 열거된 값들은 단지 예시일 뿐, 상이한 값으로 변경될 수 있음을 이해한다. 따라서, 에피택시 층(22)은 P층이고, 이하에 P 에피택시 층(22)으로 칭한다. P 에피택시 층(22)은 실리콘 층일수 있지만, 게르마늄, 실리콘 게르마늄, III-V족 화합물 반도체 등과 같은 다른 반도체 물질이 P 에피택시 층(22)을 형성하는데 이용될 수 있다.
분리 영역(24)이 P 에피택시 층(22)의 탑 표면에 인접하게 형성된다. 분리 영역(24)은 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역일 수 있으므로, 이하에 STI 영역(24)으로 칭하지만, P 에피택시 층(22)의 국소 산화를 통한 전계 산화막 형태와 같은 다른 유형의 분리 영역일 수도 있다. STI 영역(24)은 수직 전력 MOSFET 영역(100), 하이 사이드 MOSFET 영역(200), 로우 전압 NMOSFET 영역(300), 및 로우 전압 PMOSFET 영역(400)을 포함하는 상이한 장치 영역들을 나누는데 이용될 수 있다.
도 2를 참조하면, 예를 들어 n형 불순물을 에피택시 층(22) 내에 주입함으로써, 하이 전압 N 웰(High-Voltage N-Well; HVNW) 영역(226)이 하이 사이드 MOSFET 영역(200)에 형성된다. HVNW 영역(326 및 426)이 또한 로우 전압 NMOSFET 영역(300) 및 로우 전압 PMOSFET 영역(400)에 각각 형성된다. HVNW 영역(226, 326 및 426)은 P 에피택시 층(22)의 탑 표면으로부터 P 에피택시 층(22) 내로 확장된다. HVNW 영역(226, 326 및 426)의 바텀 표면은 중도핑된 반도체 층(20)의 탑 표면보다 높다. 따라서, HVNW 영역(226, 326 및 426)은 P 에피택시 층(22)의 일부에 의해 중도핑된 반도체 층(20)으로부터 이격된다. HVNW 영역(226, 326 및 426)은 예를 들어, 대략 1014/cm3과 대략 1017/cm3 사이의 불순물 농도를 가질 수 있다.
도 2를 다시 참조하면, p웰 영역(330)이 예를 들어 주입을 통해 로우 전압 NMOSFET 영역(300)에 형성된다. p웰 영역(330)은 HVNW 영역(326)의 탑 표면으로부터 HVNW 영역(326) 내로 확장된다. p웰 영역(330)의 바텀 표면은 HVNW 영역(326)의 바텀 표면보다 높을 수 있다. 따라서, p웰 영역(330)은 HVNW 영역(326)의 일부에 의해 P 에피택시 층(22)으로부터 멀리 이격된다. p웰 영역(330)은 대략 1015/cm3과 대략 1018/cm3 사이의 불순물 농도를 가질 수 있다.
다음으로, 도 3에 도시된 바와 같이, 게이트 산화물 층(32)이 형성된다. 일부 실시예들에서, 형성 공정은 열 산화 공정을 포함한다. 따라서, 게이트 산화물 층(32)은 실리콘 산화물을 포함할 수 있다. 대안적인 실시예에서, 게이트 산화물 층(32)은 증착을 통해 형성된다. 대응하는 게이트 산화물 층(32)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 게이트 전극 층(34)은 게이트 산화물 층(32) 위에 형성된다. 형성 공정은 도전 물질의 블랭킷 증착을 포함할 수 있다. 일부 실시예들에서, 게이트 전극 층(34)은 폴리실리콘을 포함하지만, 금속, 금속 실리사이드 등과 같은 다른 도전 물질이 또한 이용될 수 있다.
도 3에 또한 나타난 바와 같이, 수직 전력 MOSFET 영역(100) 및 하이 사이드 MOSFET 영역(200)에서 게이트 전극 층(34)의 일부는 패턴화 단계에서 제거된다. 그리고 나서, 주입이 수행되어 p형 불순물을 P 에피택시 층(22)에 주입함으로써 p 바디 영역(136 및 236)을 형성한다. p 바디 영역(136 및 236)의 p형 불순물 농도는 대략 1016/cm3과 대략 1019/cm3 사이일 수 있다. 일부 예시적인 실시예들에서, p 바디 영역(136 및 236)의 주입은, 게이트 전극 층(34)의 패턴화 이후에, 그리고 게이트 전극(34)의 제거된 부분 밑에 있는 게이트 산화물 층(32)의 일부의 제거 이전에 수행된다. 주입 이후에, 게이트 전극(34)의 제거된 부분 밑에 있는 게이트 산화물 층(32)의 일부가 또한 제거된다.
다음으로, 도 4를 참조하면, 게이트 산화물 층(32) 및 게이트 전극 층(34)이 더욱 패턴화되어, 장치 영역(100, 200, 300, 및 400)에 각각 게이트 스택(135, 235, 335, 및 435)을 형성한다. 그리고 나서, 주입이 수행되어 수직 전력 MOSFET 영역(100) 및 하이 사이드 MOSFET 영역(200)에서 각각 N형 도핑된 드레인(N-type Doped Drain; NDD) 영역(138 및 238)을 형성한다. 주입된 n형 불순물은 인 및/또는 비소를 포함할 수 있다. NDD 영역(138 및 238)의 n형 불순물 농도는 대략 1016/cm3과 대략 1019/cm3 사이일 수 있다. 주입은 실질적으로 수직이어서, 에지(138A 및 238A)는 각각의 게이트 전극(134 및 234)의 에지(134A 및 234A)에 정렬된다. 따라서, NDD 영역(138 및 238)의 형성은 에지(134A 및 234A)에 자기 정렬(self-align)된다. 그 결과, 게이트 전극(134)과 NDD 영역(138) 사이에 실질적으로 어떠한 오버랩도 존재하지 않고, 게이트 전극(234)과 NDD 영역(238) 사이에 실질적으로 어떠한 오버랩도 존재하지 않는다. 이것은 장치 영역(100 및 200)에서 결과 MOSFET의 감소된 게이트-드레인 커패시턴스에 기여한다.
도 5에서, 게이트 스페이서(139, 239, 339, 및 439)가, 예를 들어 유전층을 증착하고, 수평 부분을 제거하기 위해 유전층을 에칭함으로써 형성된다. 유전층의 잔여 수직 부분은 게이트 스페이서(139, 239, 339, 및 439)를 형성한다.
도 6을 참조하면, n형 주입 단계가 수행되어 중도핑된 n형 소스/드레인 영역(140, 142, 240, 242, 340, 342) 및 n형 픽업 영역(444)을 형성한다. 주입된 영역은 예를 들어, 대략 1019/cm3과 대략 1021/cm3 사이의 n형 불순물 농도를 가질 수 있다. 더욱이, p형 주입 단계가 수행되어 중도핑된 p형 소스/드레인 영역(440 및 442) 및 p+ 픽업 영역(244 및 344)을 형성한다. 주입된 영역은 예를 들어, 대략 1019/cm3과 대략 1021/cm3 사이의 p형 불순물 농도를 가질 수 있다.
도 7을 참조하면, 유전층(146 및 246)이 형성된다. 유전층(146)은 게이트 전극(134), 게이트 스페이서(139), 및/또는 NDD 영역(138) 위의 부분을 포함할 수 있다. 유전층(146)은 일부 실시예들에서 N+ 영역(140)을 더욱 커버할 수 있다. 유전층(246)은 게이트 전극(234), 게이트 스페이서(239), 및/또는 NDD 영역(238) 위의 부분을 포함할 수 있다. 유전층(146 및 246)은 산화물, 질화물, 산화질화물, 이들의 조합, 및 이들의 다층을 포함할 수 있다. 형성 공정은 블랭킷 층을 형성하기 위한 블랭킷 증착 단계, 그 다음에 블랭킷 층을 패턴화하기 위한 패턴화 단계를 포함할 수 있다. 대안적인 실시예들에서, 블랭킷 층의 패턴화는 전계판(152 및 252) 및 딥 금속 비아(deep metal via)(150)(도 7에 도시되지 않았으므로, 도 8을 참조하세요)의 형성 이후에 수행될 수 있다.
또한, 도 7에 도시된 바와 같이, 에칭 단계가 수행되어 N+ 소스 영역(140), p 바디 영역(136) 및 P 에피택시 층(22)을 에칭한다. 중도핑된 반도체 층(20)은 결과 트렌치(148)에 노출된다. 트렌치(148)는 또한 중도핑된 반도체 영역(20)의 탑 부분 내로 확장될 수 있다. 중도핑된 반도체 영역(20)의 바텀 부분은 에칭되지 않는다. N+ 영역(140) 및 p 바디 영역(136)의 측벽은 일부 실시예들에서 트렌치(148)에 노출될 수 있다.
도 8에서, 도전 물질이 트렌치(148) 내를 그리고 유전층(146 및 246) 위를 충진(fill)한다. 형성 공정은 블랭킷 증착 단계 및, 도전 물질의 과도한 부분을 제거하기 위한 패턴화/에치백 단계를 포함할 수 있다. 유전층(146 및 246) 위의 도전 물질의 부분은 전계판(152 및 252)을 각각 형성한다. 전계판(152)은 게이트 전극(134)의 일부를 오버랩하는 제1 부분을 포함하거나 포함하지 않을 수도 있으며, 게이트 전극(134)의 드레인 측 상에서 제2 부분을 포함할 수 있다. 전계판(152)의 제2 부분은 NDD 영역(138)을 오버랩한다. 유사하게, 전계판(252)은 게이트 전극(234)의 일부를 오버랩하는 제1 부분을 포함하거나 포함하지 않을 수도 있으며, 게이트 전극(234)의 드레인 측 상에서 제2 부분을 더 포함할 수 있다. 전계판(152 및 252)을 형성하기 위한 도전 물질은 텅스텐, 알루미늄, 니켈 등과 같은 금속을 포함할 수 있지만, 폴리실리콘, 금속 실리사이드, 등과 같은 다른 도전 물질이 또한 이용될 수 있다. 도전 물질의 일부는 딥 비아(150)를 형성하고, 이것은 N+ 영역(140) 및 p 바디 영역(136)에 전기적으로 결합되고 접촉한다. 딥 비아(150)는 또한 중도핑된 반도체 층(20)에 전기적으로 단락(short)될 수 있다.
도 9를 참조하면, 전기 접속은 전계판(152)에 딥 금속 비아(150)를 전기적으로 단락시키기 위해 형성된다. 전기 접속은 예를 들어 콘택 플러그(154) 및 금속 라인(158)을 포함할 수 있다. 더욱이, 도전 물질은 소스 전극(153)을 형성하기 위해 중도핑된 반도체 영역(20) 상에 증착된다. 따라서, 소스/드레인 영역(140/142) 및 소스 전극(153)이 각각의 웨이퍼 및 칩의 반대 측에 형성된다. 일부 실시예들에서, 소스 전극(153)은 알루미늄, 구리, 텅스텐, 니켈 등과 같은 금속을 포함한다. 딥 비아(150)의 형성으로, 전계판(152)은 (중도핑된 반도체 층(20)을 통해) 소스 전극(153)에 단락된다. 또한, 소스 영역(140)은 딥 비아(150)를 통해 소스 전극(153)에 접속된다. 따라서, 수직 전력 MOSFET(160)가 형성된다. 하이 사이드 MOSFET(260), 로우 전압 NMOSFET(360), 및 로우 전압 PMOSFET(460)의 형성이 또한 완료된다.
수직 전압 MOSFET(100)의 온 전류(on-current)는 곡선 화살표(62)를 이용하여 개략적으로 나타나고, 곡선 화살표(62)는 드레인 영역(142), NDD 영역(138), P 에피택시 층(22) 및 P 형 바디(136) 내의 채널 영역(64), 소스 영역(140), 딥 비아(150), 중도핑된 반도체 층(20)을 지나서, 소스 전극(153)에 도달한다.
도 1 내지 도 9에 도시된 실시예들이 n형 수직 전력 MOSFET를 형성하는 방법을 제공하지만, 당업자는 제공된 교시가 각각의 도핑된 반도체 영역의 도전 유형을 뒤집어서, p형 수직 전력 MOSFET의 형성에 용이하게 이용가능하다는 것을 이해할 것이다.
실시예에서, NDD 영역(138)은 게이트 전극(134)의 에지에 자기 정렬된다. 그러므로, 게이트 전극(134)과 NDD 영역(138) 사이의 오버랩은 최소화되고, 이에 따라 게이트-드레인 커패시턴스는 최소화된다. 전계판(152)은 반도체 소스 영역(140) 및 소스 전극(153)에 단락되고, 이에 따라 전계판(152)은 게이트-드레인 커패시턴스에 기여하지 않는다. 소스 전극(153) 및 소스/드레인 영역(140/142)은 각각의 칩의 반대 측에 있고, 소스 전극(153)은 소스/드레인 영역(140/142) 밑에 있다. 채널(64)이 수평이기 때문에, 각각의 MOSFET(160)의 항복 전압(breakdown voltage)은 NDD 영역(138)의 폭 및 p 바디 영역(136)의 폭, 및 P 바디 영역(136)과 NDD 영역(138) 사이의 P 에피택시 층(22)의 일부의 폭과 같은 측면 크기에 의해 결정된다. 금속 비아일 수 있는 딥 비아(150)는 중도핑된 반도체 층(20)에 접속된다. 딥 비아(150)는 수직 전력 MOSFET(160)의 벌크 저항을 줄이기 위한 딥 바디 픽업 영역을 형성한다.
실시예에 따라, 장치는 반도체 칩 내의 반도체 영역, 반도체 영역 위에 게이트 유전층, 및 게이트 유전체 위에 게이트 전극을 포함한다. 드레인 영역은 반도체 영역의 탑 표면에서 게이트 전극에 인접하게 배치된다. 게이트 스페이서가 게이트 전극의 측벽 상에 있다. 유전층은 게이트 전극 및 게이트 스페이서 위에 배치된다. 전도성 전계판은 유전층 위에 있고, 전도성 전계판은 게이트 전극의 드레인 측면 상의 일부를 갖는다. 딥 금속 비아가 반도체 영역에 배치된다. 소스 전극은 반도체 영역 밑에 있고, 소스 전극은 딥 금속 비아를 통해 전도성 전계판에 전기적으로 단락된다.
다른 실시예들에 따라, 장치는 금속 소스 전극, 금속 소스 전극 위에 제1 도전 유형의 중도핑된 반도체 층, 및 중도핑된 반도체 층 위에 제1 도전 유형의 경도핑된 반도체 층을 포함한다. 게이트 유전체는 경도핑된 반도체 층 위에 있다. 게이트 전극은 게이트 유전체 위에 있다. 드레인 영역 및 소스 영역은 게이트 전극의 반대 측에 있고, 드레인 영역 및 소스 영역은 제1 도전 유형에 반대인 제2 도전 유형이다. 딥 금속 비아는 소스 영역의 탑 표면으로부터 아래로 확장되어 중도핑된 반도체 층에 접촉하고, 딥 금속 비아는 소스 영역에 전기적으로 단락된다.
*또 다른 실시예에 따라, 방법은 제1 도전 유형의 중도핑된 반도체 기판 위에 제1 도전 유형의 경도핑된 반도체 층을 형성하기 위해 에피택시를 수행하는 단계, 경도핑된 반도체 층 위에 게이트 유전체를 형성하는 단계, 및 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함한다. 드레인 영역 및 소스 영역은 게이트 전극의 반대 측에 형성되고, 드레인 영역 및 소스 영역은 제1 도전 유형에 반대인 제2 도전 유형이다. 트렌치는 소스 영역의 탑 표면으로부터 아래쪽으로 확장되어 중도핑된 반도체 기판에 접촉하도록 형성된다. 트렌치는 금속 물질로 충진되어 딥 금속 비아를 형성한다. 소스 전극은 중도핑된 반도체 기판 밑에 증착되고, 딥 금속 비아는 소스 영역 및 소스 전극에 단락된다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 실시예의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 개시의 범위 내에 있다.
20: 반도체 층
22: 에피택시 층
24: 분리 영역
226, 326, 426: HVNW 영역
330: p웰 영역
32: 게이트 산화물 층
34: 게이트 전극 층
136, 236: p 바디 영역
135, 235, 335, 435: 게이트 스택
138, 238: NDD 영역
139, 239, 339, 439: 게이트 스페이서
140, 142, 240, 242, 340, 342: n형 S/D 영역
444: n형 픽업 영역
440, 442: p형 S/D 영역
244, 344: p+ 픽업 영역
146, 246: 유전층
148: 트렌치
150: 딥 금속 비아
152, 252: 전계판
153: 소스 전극
154: 콘택 플러그
158: 금속 라인

Claims (7)

  1. 장치에 있어서,
    반도체 칩 내의 반도체 영역;
    상기 반도체 영역 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    상기 반도체 영역의 탑 표면에서 상기 게이트 전극에 인접한 드레인 영역;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극 및 상기 게이트 스페이서 위의 유전층;
    상기 반도체 영역 내의 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은 상기 드레인 영역의 불순물 농도보다 낮은 불순물 농도를 갖고, 상기 DD 영역은 상기 게이트 전극과 상기 드레인 영역 사이에서 횡적으로 배치되어 있고, 상기 드레인 영역의 바텀보다 낮은 바텀을 가지며, 상기 DD 영역은, 상기 게이트 유전체 및 상기 게이트 전극을 형성한 후 수직 주입을 수행하는 것에 의해 형성되고, 상기 게이트 전극의 에지에 자기 정렬(self-align)됨 - ;
    상기 유전층 위에 전도성 전계판 - 상기 전도성 전계판은 상기 게이트 전극의 드레인 측면 상의 일부를 포함함 - ;
    상기 반도체 영역 내의 딥 금속 비아; 및
    상기 반도체 영역 밑에 있는 소스 전극 - 상기 소스 전극은 상기 딥 금속 비아를 통해 상기 전도성 전계판에 전기적으로 단락됨 -
    을 포함하는 장치.
  2. 제1항에 있어서,
    반도체 소스 영역 - 상기 반도체 소스 영역 및 상기 드레인 영역은 상기 게이트 전극의 대향하는 측부들 상에 있고, 동일한 도전 유형임 - ; 및
    상기 게이트 전극 밑으로 연장된 바디 영역 - 상기 바디 영역 내에 반도체 소스 영역이 있고, 상기 바디 영역은 게이트 전극 밑으로 연장되며, 상기 딥 금속 비아는 상기 반도체 소스 영역 및 상기 바디 영역의 측벽들에 접촉함 -
    을 더 포함하는 장치.
  3. 제1항에 있어서,
    상기 반도체 영역의 탑 표면에 형성된 로우 전압 MOSFET 및 하이 사이드 MOSFET로 구성된 그룹으로부터 선택된 추가적인 MOS 장치를 더 포함하는 장치.
  4. 장치에 있어서,
    금속 소스 전극;
    상기 금속 소스 전극 위에 제1 도전 유형의 중도핑된 반도체 층;
    상기 중도핑된 반도체 층 위에 상기 제1 도전 유형의 경도핑된 반도체 층;
    상기 경도핑된 반도체 층 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    상기 게이트 전극의 대향하는 측부들 상에 있는 드레인 영역 및 소스 영역 - 상기 드레인 영역 및 상기 소스 영역은 상기 제1 도전 유형에 반대인 제2 도전 유형임 - ;
    상기 제2 도전 유형의 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은, 상기 게이트 유전체 및 상기 게이트 전극을 형성한 후 수직 주입을 수행하는 것에 의해 형성되고, 상기 게이트 전극의 에지에 자기 정렬(self-align)됨 - ; 및
    상기 소스 영역의 탑 표면으로부터 아래로 확장되어 상기 중도핑된 반도체 층에 접촉하는 딥 금속 비아 - 상기 딥 금속 비아는 상기 금속 소스 전극에 전기적으로 단락됨 -
    을 포함하고,
    상기 드레인 영역은 상기 DD 영역 내에 있고, 상기 DD 영역의 일부는 상기 게이트 전극으로부터 상기 드레인 영역을 횡적으로 이격시키는 것인, 장치.
  5. 제4항에 있어서,
    상기 경도핑된 반도체 층의 탑 부분 내의 상기 제2 도전 유형의 하이 전압 웰 영역; 및
    소스 영역 및 드레인 영역을 포함하는 로우 전압 MOS 장치 - 상기 로우 전압 MOS 장치의 소스 영역 및 드레인 영역은 상기 하이 전압 웰 영역에 있음 -
    를 더 포함하는 장치.
  6. 제4항에 있어서,
    상기 경도핑된 반도체 층의 탑 부분 내의 상기 제2 도전 유형의 하이 전압 웰 영역; 및
    소스 영역 및 드레인 영역을 포함하는 하이 사이드 MOS 장치 - 상기 하이 사이드 MOS 장치의 소스 영역 및 드레인 영역은 상기 하이 전압 웰 영역에 있음 -
    를 더 포함하는 장치.
  7. 방법에 있어서,
    제1 도전 유형의 중도핑된 반도체 기판 위에 제1 도전 유형의 경도핑된 반도체 층을 형성하기 위해 에피택시를 수행하는 단계;
    상기 경도핑된 반도체 층 위에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 대향하는 측부 상의 드레인 영역 및 소스 영역 - 상기 드레인 영역 및 상기 소스 영역은 상기 제1 도전 유형에 반대인 제2 도전 유형임 - 을 형성하는 단계;
    상기 제2 도전 유형의 도핑된 드레인(DD) 영역을 형성하기 위해 상기 경도핑된 반도체 층을 주입하도록 수직 주입을 수행하는 단계;
    상기 소스 영역의 탑 표면으로부터 아래쪽으로 확장되어 상기 중도핑된 반도체 기판에 접촉하도록 트렌치를 형성하는 단계;
    딥 금속 비아를 형성하기 위해 상기 트렌치를 금속 물질로 충진하는 단계; 및
    상기 중도핑된 반도체 기판 밑에 소스 전극을 증착하는 단계
    를 포함하고,
    상기 드레인 영역은 상기 DD 영역 내에 있고, 상기 DD 영역의 일부는 상기 게이트 전극으로부터 상기 드레인 영역을 횡적으로 이격시키며, 상기 DD 영역은 상기 게이트 전극의 에지에 자기 정렬되고,
    상기 딥 금속 비아는 상기 소스 영역 및 상기 소스 전극에 단락되는 것인, 방법.
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