JP6268404B2 - 半導体装置、スイッチング電源用制御ｉｃおよびスイッチング電源装置 - Google Patents

半導体装置、スイッチング電源用制御ｉｃおよびスイッチング電源装置 Download PDF

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Description

本発明は、半導体装置、スイッチング電源用制御ＩＣおよびそれを搭載したスイッチング電源装置に関する。
スイッチング電源用制御ＩＣ（以下、「制御ＩＣ」となる）は、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（横型高耐圧ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
図２２は、従来のスイッチング電源装置７００の構成を示す回路図である。図２２に示すように、スイッチング電源装置７００は、制御ＩＣ３１の起動回路４１内に、ＡＣ入力電圧の低下を検出するための図示しない抵抗（以下、ブラウンアウト抵抗とする）を内蔵したものである（特許文献１参照）。尚、特許文献１では抵抗９１は省かれているが、図２２にはそれらが追記されている。この抵抗９１は、ＶＨ端子３２にＥＳＤサージや雷サージなどの過電圧が印加されないように、過電圧を降圧してＶＨ端子３２に入れる過電圧抑制抵抗である。
図２３は、図２２のスイッチング電源装置に搭載された起動回路４１の構成を示す回路図である。図２３に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、ｏｎ／ｏｆｆ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
また、起動回路４１は、起動素子６５を備えている。起動素子６５は、２つの高耐圧ＪＦＥＴ８１，８２と、２つの抵抗７３，７４からなる直列抵抗回路を備えている。ＢＯ端子６２は、抵抗７３，７４からなる直列抵抗回路の中間ノードに接続されている。抵抗７３，７４からなる直列抵抗回路は、ＶＨ端子６１に接続されている。
また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子（＋端子）に接続されている。つまり、ＶＨ端子６１への入力電圧を抵抗７３，７４により抵抗分圧した電圧が、ＢＯコンパレータ４４の非反転入力端子に入力される。
２つのＪＦＥＴ８１，８２は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、これら２つのＪＦＥＴ８１，８２のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ/ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
第１のＮＭＯＳトランジスタ６８は、ｏｎ/ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
なお、図２４では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置は、前記起動素子６５を構成する。また、図２５では、図面を見易くするため、断面を表すハッチングを省略している。
図２４および図２５に示すように、ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。ゲート領域１０２は、チャネルが形成されるチャネル領域となる。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板１０１の表面層の、ドリフト領域１０３の入り込んだ箇所には、ソース領域１０４となる高濃度のｎウェル領域が選択的に例えば８個形成されている。
ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。
ドリフト領域１０３がゲート領域１０２に接する箇所には、制御電極としてゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
ドレイン領域１０５とゲート領域１０２またはソース領域１０４との間の領域において、層間絶縁膜１０９内には、高耐圧高抵抗素子１２１が埋め込まれている。層間絶縁膜１０９の上には、ゲート電極配線１０６となる金属配線、ドレイン電極配線１１０となる金属配線、第１のソース電極配線１１２となる金属配線、第２のソース電極配線１１３となる金属配線、第１の抵抗接続配線１２２となる金属配線、および第２の抵抗接続配線１２３となる金属配線が形成されている。
ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。
ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１および第２のＪＦＥＴ８２に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。
第１のソース電極配線１１２は、７個のソース領域１０４に電気的に接続されている。第２のソース電極配線１１３は、別の１個のソース領域１０４に電気的に接続されている。
また、特許文献２には、このスイッチング電源用ＩＣが製品（スイッチング電源）に組み込まれたときには、ＡＣ入力ラインから印加される雷サージ電圧などの過電圧からスイッチング電源用制御ＩＣを保護するために、スイッチング電源用制御ＩＣの外部にサイリスタなどを含む保護回路を接続することが記載されている。
また、特許文献３、４には、同様に過電圧からＩＣを保護するために、スイッチング電源用制御ＩＣの内部に電圧監視機能を設けてスイッチング動作を制御する回路を内蔵することが記載されている。
しかし、特許文献１では、ＶＨ端子にＥＳＤサージや雷サージなどの過電圧が直接印加されないように、制御ＩＣ３１の外部に過電圧抑制作用のある抵抗９１が取り付けられている。そのため、スイッチング電源装置の製作において組立工数がかかり、また、部品点数が多くなる。さらに、大型化する。
また、特許文献２〜４では、起動素子の入力端子に静電気放電(ＥＳＤ)などの過電圧が印加されないように、スイッチング電源装置の組立環境に細心の注意を払うか、もしくは、上述したように、外付け抵抗、サイリスタなどの抵抗成分を持った外部保護部品を付加して過電圧を低減する必要がある。いずれにしても、外付け部品が必要となるため、スイッチング電源装置のコストと実装面積を増大させる。
また、特許文献４に示すように、制御ＩＣ３１の内部に電圧監視機能を設けてた場合には、スイッチング動作を制御する回路はスイッチング動作が確立した条件下で制御機能が働くため、電源システムに組み込まれる前の段階で静電気に対する耐性は無力である。同様にスタンバイ状態などのスイッチング動作が確立する以前の段階に発生した過電圧に対しては抑制機能は働かない。
特開２００８−１５３６３６号公報 特開２００６−１２１８０８号公報 特開２００３−３９１６０号公報 特開２００４−２３８９４号公報
本発明の目的は、上記の課題を解決して、過電圧に対する抑制機能を内蔵し、高い過電圧耐量を有する半導体装置およびこれを用いたスイッチング電源用制御ＩＣおよびスイッチング電源装置を提供することである。
上記の目的を達成するために、本発明の一態様に係る半導体装置は、半導体基板の上部に形成された横型の接合型電界効果トランジスタと、接合型電界効果トランジスタ上に設けられた絶縁膜と、絶縁膜内に設けられた中継配線と、記絶縁膜上に設けられ、中継配線と電気的に接続され、外部から電圧が印加されるパッドと、接合型電界効果トランジスタ上において、接合型電界効果トランジスタのドレインと中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子と、を備え、第１の抵抗素子の外周端は、パッドの外周端よりも内側に配置されることを特徴としている。
本発明によれば、ＪＦＥＴの入力端子とドレインの間に過電圧（サージ電圧）を抑制する抵抗を挿設することで、高い過電圧耐量を有する半導体装置を提供することができる。
また、過電圧抑制用の抵抗素子を備えた半導体装置を用いることで占有面積が小さく、低コストのスイッチング電源用制御ＩＣおよびスイッチング電源装置を提供することができる。
本発明の第１の実施形態に係る半導体装置の要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＪＦＥＴの等価回路図である。 抵抗素子の要部構成図であり、（ａ）は円形の形状を示す上平面図、（ｂ）は渦巻き状の抵抗素子の形状を示す上面図、（ｃ）は平板状の抵抗素子の形状を示す上面図である。 図１（ａ）を簡略化して示す要部平面図である。 図１（ａ）の半導体装置の１層目の電極の要部平面図である。 図１（ａ）の半導体装置の２層目の電極の要部平面図である。 （ａ）は図４のＡ−Ａ線に沿った断面構造を示す要部断面図、（ｂ）は図４のＢ−Ｂ線に沿った断面構造を示す要部断面図である。 図１（ａ）の半導体装置を用いた起動回路の要部回路図である。 図１（ａ）の半導体装置のＪＦＥＴについて、ソース電流Ｉｓ、コンデンサ電圧Ｖｃとソース電圧Ｖｓの関係を示す図である。 本発明の第２の実施形態に係る半導体装置の要部平面図である。 図９を簡略化して示す要部平面図である。 図９の半導体装置の１層目の電極の要部平面図である。 図９の半導体装置の２層目の電極の要部平面図である。 図９の半導体装置の要部断面図であり、（ａ）は図１１のＡ−Ａ線に沿った断面構造を示す要部断面図、（ｂ）は図１１のＢ−Ｂ線に沿った断面構造を示す要部断面図である。 図９の半導体装置の変形例を示す要部断面図であり、（ａ）は図１１のＡ−Ａ線と同一位置での断面構造を示す要部断面図、（ｂ）は図１１のＢ−Ｂ線と同一位置での断面構造を示す要部断面図である。 図９の半導体装置を用いた起動回路の要部回路図である。 本発明の第３の実施形態に係る半導体装置の要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿った断面構造を示す要部断面図である。 本発明の第４の実施形態に係る半導体装置の要部平面図である。 図１７のＡ−Ａ線に沿った断面構造を示す要部断面図である。 図１６の半導体装置を用いた起動回路の要部回路図である。 本発明の第５の実施形態に係る半導体装置の要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿った断面構造を示す要部断面図である。 本発明の第４の実施形態に係るスイッチング電源装置の要部回路図である。 従来のスイッチング電源装置の構成を示す回路図である。 図２２のスイッチング電源装置に搭載された起動回路の構成を示す回路図である。 図２３の起動回路４１を構成するＪＦＥＴの要部平面図である。 図２４の要部断面図であり、（ａ）は図２４のＸ−Ｘ線に沿った断面構造を示す要部断面図、（ｂ）は図２４のＹ−Ｙ線に沿った断面構造を示す要部断面図、（ｃ）は図２４のＺ−Ｚ線に沿った断面構造を示す要部断面図である。
以下、本発明の実施形態に係る半導体装置、それを用いたスイッチング電源用制御ＩＣおよびスイッチング電源装置を、図面を参照して詳細に説明する。
以下の第１〜第６の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
なお、第１〜第６の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、第１〜第６の実施形態の記載に限定されるものではない。
（第１の実施形態）
図１には本発明の第１の実施形態に係る半導体装置１００を構成する抵抗素子１２１ｂとＪＦＥＴ８１，８２が示されており、上部に形成される電極は図示していない。
また、図１（ｂ）において、このＪＦＥＴ８１，８２はドレインＤが共通でソースＳが２つに分割されている。そのため、等価回路としては矢印の右に示すように、２つのＪＦＥＴ８１，８２で示すことにする。ＪＦＥＴ８１，８２は、ノーマリオン型の接合型電界効果トランジスタである。
図２に示すように、抵抗素子１２１ｂは、ドレイン領域１０５上からドリフト領域１０３のドレイン領域１０５の近傍上に亘って形成されているが、ドレイン領域１０５上のみに形成することもできる。
図１乃至図６において、ｊ，ｋ，ｅ，ｆ，ｇはコンタクトホールの位置を示し、符号１２６，１２６ａ，１１７，１１８はコンタクトホールもしくはコンタクト部（コンタクトホールで接続する部位）を示す。ｊ，ｋ，ｇと符号１２６，１２６ａ，１１８はそれぞれ対応し、ｅ，ｆは２箇所ある符号１１７にそれぞれ対応している。符号１１７はソース領域１０４に接続するコンタクトホールもしくはコンタクト部であり、ＪＦＥＴ８１に対応する位置がｅであり、ＪＦＥＴ８２に対応する位置がｆである。符号１１８はゲート領域１０２に接続するコンタクトホールもしくはコンタクト部である。
図６に示すように、本発明の第１の実施形態に係る半導体装置１００において、抵抗素子１２１ｂは、主に第２導電型（ｎ型）のドレイン領域１０５上の層間絶縁膜１０９の内部に形成される。この抵抗素子１２１ｂは例えば数十Ω〜２００Ω程度で形成される。ＪＦＥＴはＪＦＥＴ８１とＪＦＥＴ８２で構成され、図には各部の電極と接続するコンタクト部の位置も示した。
図３に示すように、第２導電型（ｎ型）のソース領域１０４は８箇所あり、そのうちの７箇所がＪＦＥＴ８１のソース領域であり、１箇所がＪＦＥＴ８２のソース領域である。
図４に示すように、一層目の金属電極のうち、第１および第２のソース電極配線１１２，１１３をゲート電極配線１０６が取り巻き、中央部のドレイン領域１０５上にドレイン電極配線１１０が配置されている。また、抵抗素子１２１ｂと接続する電極も配置されている。これらの電極はｊ，ｋに対応するコンタクト部１２６，１１０ａを介して各部位に接続する。
図５に示すように、二層目の金属電極（配線５０３，５０４）は一層目の金属電極（ゲート電極配線１０６，ドレイン電極配線１１０，中継配線１１０ａ）上に形成された二層目の層間絶縁膜を介して形成され、コンタクト部を介して一層目の電極と接続する。
図６のドレイン領域１０５の中心を右端とした断面図に示すように、各部位（ゲート領域１０２，ソース領域１０４，ドレイン領域１０５）と各金属電極（ゲート電極配線１０６，ドレイン電極配線１１０，第２のソース電極配線１１３）はコンタクト部（１１８，１１７，１２８）を介して接続する。図６（ａ），（ｂ）では、図面を見易くするため、断面を表すハッチングを省略している。
図６の右端に示したドレイン領域１０５は、図１ではｐ基板１０１の表面層のドリフト領域１０３の中心部分にドリフト領域１０３と接するように配置されている。ドリフト領域１０３上には、図６に示すように、厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８が形成されている。ＬＯＣＯＳ酸化膜１０８、ゲート領域１０２およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
なお、ドレイン領域１０５は形成しなくてもよい。この場合、ドリフト領域１０３がドレイン電極配線１１０と接続される。
図７に示すように、起動回路４１ａは、同一半導体基板に起動素子６５ａと抵抗９１ａおよび起動後段回路６５ｂが集積されている。抵抗９１ａは、半導体装置１００では抵抗素子１２１ｂで示している。
ＶＨ端子６１は抵抗９１ａを介して、ＪＦＥＴ８１，８２に接続する。また、ＪＦＥＴ８１，８２の２つのソースは起動後段回路６５ｂに接続する。ＪＦＥＴ８２のソースは抵抗６６を介してＮＭＯＳトランジスタ６８のゲートに接続し、ＪＦＥＴ８１のソースはＰＭＯＳトランジスタ６７を介してＮＭＯＳトランジスタ６８のドレインに接続する。
つぎに、図１〜図６を用いて、本発明の第１の実施形態に係る半導体装置１００のＪＦＥＴ８１，８２と抵抗素子１２１ｂについて説明する。
図６に示すように、第１導電型（ｐ型）のゲート領域１０２が、ｐ基板（第１導電型の（ｐ型）半導体基板）１０１の表面層に選択的に形成されている。また、ｐ基板１０１の表面層には、第２導電型（ｎ型）のドレイン領域１０５に比べて低不純物濃度のｎウェル領域からなる第２導電型（ｎ型）のドリフト領域１０３が形成されている。ドリフト領域１０３の表面層には第１導電型（ｐ型）のゲート領域１０２と接するように形成されたゲート領域１０２ａを備えている。ゲート領域１０２ａは、ドリフト領域１０３の縦方向からの空乏化を促進するための領域である。このゲート領域１０２ａは必要に応じて設けることができる。
ドレイン領域１０５上の層間絶縁膜１０９内には、図１の中心に示したようなリング状の抵抗素子１２１ｂが埋め込まれている。図６に示す抵抗素子１２１ｂと厚さが６０００Å程度のＬＯＣＯＳ酸化膜１０８との間の層間絶縁膜１０９の厚さは２０００Åとした。抵抗素子１２１ｂは、ポリシリコンやクロム・シリコン（ＣｒＳｉ）合金等の薄膜抵抗でできており、図１および図２（ａ）に示すように平面形状が円形に形成されている。勿論、図２（ｂ）や図２（ｃ）のように抵抗素子１２１ｂは渦巻き状や平板状に形成されても構わない。
層間絶縁膜１０９の上には、ゲート電極配線１０６、第１および第２のソース電極配線１１２，１１３、中継配線１１０ａおよびドレイン電極配線１１０等の金属配線が形成されている。
図６（ａ）に示すゲート電極配線１０６は、図６（ｂ）に示したソース領域１０４およびドリフト領域１０３を取り囲むように、ゲート領域１０２の上に形成されている（図４の周辺部に示したゲート電極配線１０６参照）。ゲート電極配線１０６は、層間絶縁膜１０９を貫通するコンタクトホール１１８を介してゲート領域１０２に電気的に接続されている。ゲート電極配線１０６は、接地される。
図６（ａ）に示すように、ゲート電極配線１０６は、層間絶縁膜１０９上まで張り出すように形成されている。これにより、ドリフト領域１０３とゲート領域１０２の境界部分で発生する電界強度が緩和され、半導体装置１００の耐圧をより高くすることができる。さらにゲート電極配線１０６の先端部と層間絶縁膜１０９に埋め込まれた、例えば、ポリシリコンで形成されたフィールドプレート１０６ａを接続することで、さらに耐圧を高める効果が発揮される。
ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するコンタクト部（コンタクトホール）１２８を介してドレイン領域１０５に電気的に接続されている。ドレイン電極配線１１０は、コンタクト部１２６、抵抗素子１２１ｂ，コンタクト部１２６ａ，中継配線１１０ａ，ビア部５０２を経由してパッド５０４に電気的に接続する。
ゲート電極配線１０６，中継配線１１０ａおよびドレイン電極配線１１０上には第２の層間絶縁膜５０１が形成される。ゲート電極配線１０６および中継配線１１０ａはビア部５０２を介してそれぞれ配線５０３，パッド５０４に接続する。ゲート電極配線１０６は、接地される。また、第１，第２のソース電極配線１１２，１１３は配線５０５（Ｓ１，Ｓ２）を介して起動回路４１ａの起動後段回路６５ｂに接続し、起動後段回路６５ｂのＮＭＯＳトランジスタ６８のソースはＶＣＣ端子６４に接続される。
本発明の第１の実施形態に係る半導体装置１００では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。本発明の第１の実施形態に係る半導体装置１００では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。以下に説明する第２〜第６の実施形態に係る半導体装置も同様である。
図８を用いて、前記の図７の起動素子６５ａの動作を説明する。ゲートであるゲート領域１０２は接地される。ＶＨ端子６１から９１ａを経由してＪＦＥＴ８１，８２のドレイン領域１０５（Ｄ）に電圧が印加されると、ドリフト領域１０３およびソース領域１０４内に空乏層が広がる。ソース領域１０４は不純物濃度がドリフト領域１０３より高いので、ドリフト領域に比べて空乏化の程度は小さい。そのため、Ｖｓ＝０Ｖで大きなドレイン電流Ｉｄ（＝Ｉｏ）が流れる。このドレイン電流Ｉｄはソース領域１０４（Ｓ１，Ｓ２）を経由しＶＣＣ端子６４から流出し、後述する図２１に示すコンデンサ１８を充電する。コンデンサ１８の電圧が充電により上昇するとソース電圧Ｖｓも上昇する。ソース電圧Ｖｓが上昇するとゲート領域１０２とソース領域１０４のｐｎ接合の逆バイアスが大きくなり、ドリフト領域１０３で空乏化が強まりドレイン電流Ｉｄが低下する。コンデンサ１８が規定の電圧になったところで、ＪＦＥＴ８１に直列に接続しているＮＭＯＳトランジスタ６８がオフして、ドレイン電流Ｉｄは停止する。コンデンサ１８が規定の電圧になった時点で、起動回路４１ａの働きは停止し、後述する図２１で示す、半導体装置１００を集積した制御ＩＣ３１ａは補助コイル７から整流ダイオード１７を介して供給される電流で充電されたコンデンサ１８の電圧を電源にして各回路は動作する。
つぎに、過電圧が図７に示すＶＨ端子６１に印加された場合を説明する。過電圧がＶＨ端子６１に印加されると、起動回路４１ａのＶＨ端子６１にボンディングワイヤを介して接続されているパッド５０４から、ビア部５０２と中継配線１１０ａおよびコンタクト部１２６ａを経由して抵抗素子１２１ｂに過電流が流れる。抵抗素子１２１ｂに流れた過電流は電位降下しながらコンタクト部１２６からドレイン電極配線１１０を通り、コンタクト部１２８を介してドレイン領域１０５に流入する。このようにドレイン領域１０５には、常に抵抗素子１２１ｂを通して過電圧が印加されるため、直接過電圧がドレイン領域１０５に印加される場合よりも抵抗素子１２１ｂによって低下した（抑制された）電圧が印加されるため、本発明の第１の実施形態に係る半導体装置１００の過電圧耐量が向上する。
過電圧の抑制（サージ保護）に必要な抵抗値は数十Ω〜２００Ω程度であり、起動素子６５ａのドレイン領域１０５上に配置されるので、高電圧印加時の起動素子６５ａの電位分布を大きく乱すまでは至らない。
以上説明したように、本発明の第１の実施形態に係る半導体装置１００は、過電圧を抑制する抵抗素子１２１ｂを内蔵することができる。その結果、本発明の第１の実施形態に係る半導体装置１００を用いた制御ＩＣ３１ａは外付けする部品の数が減るので、スイッチング電源用制御ＩＣおよびスイッチング電源装置として部品コストや組み立てコストの低減と、小型化を図ることができる。
それに加えて、制御ＩＣ３１ａ自体の静電気に対する過電圧耐量を向上させることができる。
（第２の実施形態）
図９は、本発明の第２の実施形態に係る半導体装置２００の要部平面図である。図９には本発明の第２の実施形態に係る半導体装置２００を構成する高耐圧高抵抗素子１２１ａ、抵抗素子１２１ｂおよびＪＦＥＴ８１，８２が示されており、上部に形成される電極は図示していない。また、図９において、ａ，ｂ，ｃ，ｄ，ｅ，ｆ、ｇはコンタクトホールの位置を示し、符号１２６，１２６ａ，１２５，１２４，１１７，１１８はコンタクトホールもしくはコンタクト部（コンタクトホールで接続する部位）を示す。ａ，ｂ，ｃ，ｄ，ｇは１２６，１２６ａ，１２５，１２４．１１８にそれぞれ対応している。ｅ，ｆは２箇所ある１１７にそれぞれ対応している。１１７はソース領域１０４に接続するコンタクトホールもしくはコンタクト部であり、ＪＦＥＴ８１に対応する位置がｅであり、ＪＦＥＴ８２に対応する位置がｆである。
高耐圧高抵抗素子１２１ａおよび抵抗素子（第１の抵抗素子）１２１ｂは一体に形成されており、平面形状は渦巻き状をしている。高耐圧高抵抗素子１２１ａは、抵抗分圧回路を構成し、図１５に示す抵抗（第２の抵抗素子）７３と抵抗（第３の抵抗素子）７４で構成される。ＶＨ端子６１に５００Ｖの電圧が印加される場合、抵抗７３はＶＨ端子６１に直接接続されるため５００Ｖの耐圧を有する必要があるが、抵抗７４は５Ｖ程度電圧が印加される程度である。抵抗７３の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、ＩＣ内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。抵抗素子１２１ｂは、数十Ω〜２００Ω程度の抵抗値で形成され、図１５では、抵抗９１ａで示す。
図１５は、本発明の第２の実施形態に係る半導体装置２００を用いた起動回路４１ａの要部回路図である。
図９に示すように、高耐圧高抵抗素子１２１ａは、主にＪＦＥＴの第２導電型（ｎ型）のドリフト領域上の層間絶縁膜１０９の内部に形成される。ＪＦＥＴはＪＦＥＴ８１とＪＦＥＴ８２で構成され、図には各部の電極と接続するコンタクトホールの位置（ａ〜ｇ）も示した。
図１０に示すように、ＪＦＥＴの第２導電型（ｎ型）のソース領域１０４は８箇所あり、そのうちの７箇所がＪＦＥＴ８１のソース領域であり、１箇所がＪＦＥＴ８２のソース領域である。
図１１に示すように、一層目の金属電極のうち、第１および第２のソース電極配線１１２，１１３をゲート電極配線１０６が取り巻き、中央部のドレイン領域１０５上にドレイン電極配線１１０が配置されている。また、高耐圧高抵抗素子１２１ａと接続する電極も配置されている。これらの電極はコンタクト部を介して各部位に接続する。
図１２に示すように、二層目の金属電極は一層目の金属電極上に形成された二層目の層間絶縁膜を介して形成され、コンタクト部を介して一層目の電極と接続する。
図１３に示すように、各部位と各金属電極はコンタクト部を介して接続する。図１３（ａ），（ｂ）では、図面を見易くするため、断面を表すハッチングを省略している。
図１５に示すように、ＶＨ端子６１は抵抗９１ａを介して、ＪＦＥＴ８１，８２に接続する。また高耐圧高抵抗素子１２１ａを構成する抵抗７３の一端は直接ＶＨ端子に接続する。ＪＦＥＴ８１，８２の２つのソースは図７に示した起動回路４１ａと同じように接続する。
つぎに、図９〜図１３を用いて、本発明の第２の実施形態に係る半導体装置のＪＦＥＴ８１，８２、高耐圧高抵抗素子１２１ａおよび抵抗素子１２１ｂについて説明する。
ＪＦＥＴ８１，８２は第１の実施形態に係る半導体装置１００と同様である。以下、本発明の第２の実施形態に係る半導体装置２００と、本発明の第１の実施形態に係る半導体装置１００との異なる点について説明する。
第２導電型（ｎ型）のドリフト領域１０３上と第２の導電型（ｎ型）のドレイン領域１０５上の層間絶縁膜１０９内には、渦巻き状の抵抗である高耐圧高抵抗素子（第２の抵抗素子および第３の抵抗素子）１２１ａおよび抵抗素子（第１の抵抗素子）１２１ｂが埋め込まれている。抵抗素子１２１ｂが渦巻きの内側に形成され、その外側に連続して高耐圧高抵抗素子１２１ａが形成されている。高耐圧高抵抗素子１２１ａと厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８との間の層間絶縁膜１０９の厚さは２０００Åとした。高耐圧高抵抗素子１２１ａおよび抵抗素子１２１ｂは、ポリシリコンやＣｒＳｉ等の薄膜抵抗でできており、平面形状が渦巻き状をなすように形成されている。
また、ゲート電極配線１０６は、高耐圧高抵抗素子１２１ａの上まで張り出すように形成されている。これにより、ドリフト領域１０３と第１導電型（ｐ型）のゲート領域１０２の境界部分で発生する電界強度が緩和され、本発明の第２の実施形態に係る半導体装置２００では耐圧をより高くすることができる。
ドレイン電極配線１１０は、コンタクト部１２６、抵抗素子１２１ｂ、コンタクト部１２６ａ、中継配線１１０ａおよびビア部５０２を経由してパッド５０４に接続する。
高耐圧高抵抗素子１２１ａの外側の終端は、層間絶縁膜１０９に設けられたコンタクト部１２４を介してゲート電極配線１０６に電気的に接続されている。高耐圧高抵抗素子１２１ａにおいて、その外側の終端よりも手前側（内側）の部分は、層間絶縁膜１０９に設けられたコンタクト部１２５を介してＢＯ端子６２に接続される中間タップ配線１１１に電気的に接続されている。高耐圧高抵抗素子１２１ａの最も内側の輪の部分は、層間絶縁膜１０９に設けられたコンタクト部１２６ａを介して中継配線１１０ａに電気的に接続されている。
従って、コンタクト部１２６からコンタクト部１２６ａまでが、ＶＨ端子６１に接続される抵抗素子（第１の抵抗素子）１２１ｂである。また、高耐圧高抵抗素子１２１ａにおいて、コンタクト部１２６ａからコンタクト部１２５までが抵抗（第２の抵抗素子）７３であり、コンタクト部１２５からコンタクト部１２４までが抵抗（第３の抵抗素子）７４である。
本発明の第２の実施形態に係る半導体装置２００では、本発明の第１の実施形態に係る半導体装置１００に示すゲート領域１０２ａが形成されていないが形成することもできる。
なお、前記したように、抵抗７４は５Ｖ程度電圧が印加される程度である。よって、抵抗７４は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。よって、図１４に示すように、高耐圧高抵抗素子１２１ａとして、図１５に示す抵抗７３のみを設けてもよい。この場合、図１５で示す抵抗７４は、同一半導体基板内の半導体装置２００とは異なる領域（ゲート領域１０２よりも外側の領域）の半導体基板上に設けた絶縁膜内に設け、中間タップ配線１１１とグランドとの間に接続することができる。また、中間タップ配線１１１と抵抗７４の間にスイッチを設けることもできる。このスイッチは、抵抗分圧での消費電流を抑制するためのスイッチであり、横型の高耐圧ＭＯＳＦＥＴなどで構成することができる。
５００Ｖの耐圧の高耐圧高抵抗素子を、半導体装置２００のように起動素子６５ａの上に形成せずに半導体基板上のＬＯＣＯＳ酸化膜上に形成しようとすると、ＬＯＣＯＳ酸化膜にかけられる電界強度を３ＭＶ／ｃｍとすると１．７μｍの厚さが必要となる。このような厚いＬＯＣＯＳ酸化膜を形成するには時間を要する。
尚、図１５の起動素子６５ａの動作は、図７と同様であるので説明は省略する。
以上説明したように、本発明の第２の実施形態に係る半導体装置２００は、ＪＦＥＴ８１，８２と同一半導体基板内に過電圧抑制用の抵抗９１ａが集積されているので、本発明の第１の実施形態に係る半導体装置１００と同様の効果を奏する。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置３００について、図１６を用いて説明する。前記したＪＦＥＴ８１，８２の代わりに別の構成のＪＦＥＴ６１０を用いることもできる。ＪＦＥＴ６１０，６１１はゲート領域７０５とｐ基板７０１から伸びる空乏層は縦方向に伸びてピンチオフする。
図１６（ａ）では、便宜上電極については、ソース電極のみを点線で記載している。図１６（ｂ）では第１のソース電極配線７１１と第２のソース電極配線７１２の２つが形成されており、第１のソース電極配線７１１側がＪＦＥＴ６１０であり図９のＪＦＥＴ８１に対応し、第２のソース電極配線７１２側がＪＦＥＴ６１１であり図９のＪＦＥＴ８２に対応する。このＪＦＥＴ６１０，６１１は、ｐ基板７０１の表面層に配置される第２の導電型（ｎ型）のドリフト領域７０２となるｎウェル領域と、ｎウェル領域の表面層に配置される第２導電型（ｎ型）のドレイン領域７０３となるｎ領域、ドレイン領域７０３の周りにドリフト領域７０２から離れて配置される第２導電型（ｎ型）のソース領域７０４となるｎ領域、ドレイン領域７０３とソース領域７０４との間に配置される第１導電型（ｐ型）のゲート領域７０５となるｐ領域とを備える。また、ゲート領域７０５は、ドレイン領域７０３と離れて配置される。また、ドリフト領域７０２上にＬＯＣＯＳ酸化膜１０８が配置され、ＬＯＣＯＳ酸化膜１０８上の層間絶縁膜１０９内には高耐圧高抵抗素子２１２ａおよび抵抗素子２１２ｂが配置される。前記のドレイン領域７０３とソース領域７０４はｐ基板７０１とドリフト領域７０２のｐｎ接合から離れて形成されているが、接して形成されても構わない。また、ソース領域７０４は平面形状が環状の１つの領域で形成されているが、円周方向に複数の領域に分かれて形成しても良い。
このＪＦＥＴ６１０，６１１では、ｐ基板７０１からドリフト領域７０２へ伸びる空乏層７０６ａとゲート領域７０５から基板７０１方向に向かってドリフト領域７０２に伸びる空乏層７０６ｂをピンチオフさせて（つなげて）、電流を制御する構成となっている。この場合も回路構成は実施例２と同じである。図中の符号のＳはソース、Ｇはゲート、Ｄはドレインを示す。
このような構成においても、本発明の第３の実施形態に係る半導体装置３００は抵抗素子２１２ｂを備えることができるため、本発明の第３実施形態に係る半導体装置３００は、本発明の第２の実施形態に係る半導体装置２００と同様の効果を奏することができる。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置４００について、図１７〜図１９を用いて説明する。
本発明の第４の実施形態に係る半導体装置４００と本発明の第２の実施形態に係る半導体装置２００との違いは、図１２のドレイン電極配線１１０を第２導電型（ｎ型）のドレイン領域１０５にコンタクト部１２８を介して接続するドレイン電極配線１１０と抵抗素子１２１ｂの内側の端部にコンタクト部１２７を介して接続する中継配線１１０ａとに分ける点と、抵抗素子１２１ｂとコンタクト領域１２６ａを介して接続する配線１１０ｂとドレイン電極配線１１０とを点線で示す配線５０６で接続した点である。配線５０６は、二層目の配線層であり、パッド５０４と同時に形成される。
本発明の第４の実施形態に係る半導体装置４００では、形成されていないが、本発明の第１の実施形態に係る半導体装置１００に示すゲート領域１０２ａを形成することもできる。
この接続によって、抵抗分圧回路を構成する抵抗７３，７４とＶＨ端子６１の間に過電圧抑制用の抵抗１２１ｂが挿設される。これによって、本発明の第４の実施形態に係る半導体装置４００は、ＪＦＥＴ８１，８２ばかりでなく抵抗７３，７４に接続するＢＯコンパレータ４４も過電圧から保護することができる。
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置５００について、図２０を用いて説明する。
本発明の第５の実施形態に係る半導体装置５００と、本発明の第３の実施形態に係る半導体装置３００との違いは、高耐圧高抵抗素子２１２ａと抵抗素子２１２ｂを別々に形成している点である。抵抗素子２１２ｂは、第２導電型（ｎ型）のドレイン領域７０３に囲まれた領域の層間絶縁膜１０９内に形成されている。これにより、起動回路は図１９に示す起動回路４１ｂと同様にＶＨ端子６１と抵抗素子２１２ｂの一端とを接続し、抵抗素子２１２ｂの他端がＪＦＥＴ６１０，６１１のドレイン領域および高耐圧高抵抗素子２１２ａの高電位側と接続する。高耐圧高抵抗素子２１２ａの平面形状は図１６と同様に渦巻き状であるが、抵抗素子２１２ｂの平面形状は環状に形成されている。これは、図２（ａ）と同様である。
このような構成においても、本発明の第５の実施形態に係る半導体装置５００は、本発明の第４の実施形態に係る半導体装置４００と同様の効果を奏することができる。
なお、抵抗素子２１２ｂの平面形状は、図２のように渦巻き状としても平板状としてもよい。また、ドレイン領域７０３の平面形状が環状に形成されているが、これに限らず、本発明の実施形態１に係る半導体装置と同様に形成してもよい。この場合、コンタクト１２８の内側の層間絶縁膜１０９内に抵抗素子２１２ｂを形成する。
また、実施例１においても、コンタクト１２８の内側の層間絶縁膜１０９内に抵抗素子１２１ｂを形成することができる。
（第６の実施形態）
本発明の第６の実施形態に係るスイッチング電源装置について、図２２を用いて説明する。
本発明の第６の実施形態に係るスイッチング電源装置６００と、図２２のスイッチング電源装置７００との違いは、図２２の過電圧抑制用の抵抗９１を起動回路４１ａ，４１ｂ，４１ｃ内に９１ａとして取り込んだ点である。
抵抗９１ｂを備えた起動回路４１ａ，４１ｂ，４１ｃとすることで、本発明の第６の実施形態に係るスイッチング電源装置６００は、組立工数の低減と、小型化を図ることができる。また、起動回路４１ｂを備えたスイッチング電源装置６００の場合は、ＢＯコンパレータ４４を過電圧から保護することができる。
制御ＩＣ３１ａは、例えば５００Ｖ程度の電圧が入力されるＶＨ端子（高耐圧入力端子）３２、スイッチング電源装置７００の出力電圧に基づく信号を入力するフィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１ａの電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＧＮＤ端子３７は、接地されている。
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１ａのＯＵＴ端子３６に接続されている。
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続されたコンデンサ１８を充電する。コンデンサ１８は、制御ＩＣ３１ａのＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
また、整流ダイオード９のカソード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１ａへのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１ａのＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
制御ＩＣ３１ａは、起動回路４１ａまたは起動回路４１ｂまたは起動回路４１ｃ、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９および基準電源５０を備えている。
起動回路４１ａ，４１ｂ，４１ｃは、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１ａ，４１ｂ，４１ｃは、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１ａ，４１ｂ，４１ｃに接続されている。低電圧停止回路４２は、起動回路４１ａ，４１ｂ，４１ｃから供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１ａの動作に必要な電圧まで上昇すると、起動回路４１ａ，４１ｂ，４１ｃからＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１ａ，４１ｂ，４１ｃ内の抵抗で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１ａの発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１ａがリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１ａの各回路等を構成する素子は、同一半導体基板上に形成される。
本発明は、制御ＩＣ３１ａ内の起動素子であるＪＦＥＴの上に絶縁膜を介して過電圧抑制用の抵抗９１を備えることを特徴とするものである。よって、横型のノーマリオン型の接合型電界効果トランジスタ（ＪＦＥＴ）としては、ドレイン領域を囲むようにドリフト領域が形成されドリフト領域の回りにソース領域が配置される構成であればよく、上記説明したＪＦＥＴに限られるものではない。
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第１〜第６の実施の形態に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。
以上の実施形態では、ＪＦＥＴ８１，８２またはＪＦＥＴ６１０，６１１と２つのＪＦＥＴを備えた起動素子について説明したが、第１のソース電極１１２，７１１または第１，第２のソース電極配線１１３，７１２がそれぞれ接続されて１つのソース電極となる場合においても適用することができる。図７，１５，１９に示す起動回路４１ａ，４１ｂ，４１ｃの場合、接続された１つのソース電極を、抵抗６６，ＰＭＯＳトランジスタ６７のソースおよびＮＭＯＳトランジスタ６９のソースと電気的に接続すればよい。または、図７，１５，１９に示す起動回路４１ａ，４１ｂ，４１ｃにおいて、抵抗６６，ＮＭＯＳトランジスタ６８，ＮＭＯＳトランジスタ７１，抵抗７２およびｏｎ／ｏｆｆ端子６３を削除し、接続された１つのＪＦＥＴのソース電極をＰＭＯＳトランジスタ６７およびＰＭＯＳトランジスタ６９のソースに接続すればよい。
また、保護回路構成コストや組み立て環境を厳しく管理するためのコストの低減と、過電圧監視機能を備えるための高機能化によるコストアップ低減を図ることができるという効果を奏する。
以上のように、本発明に係る半導体装置は、高い過電圧耐量を有することができ、同一基板に接合型電界効果トランジスタ及び抵抗素子を有する半導体装置、これを用いたいスイッチング電源用制御ＩＣおよびスイッチング電源装置に有用である。
３１，３１ａ 制御ＩＣ
４１，４１ａ，４１ｂ，４１ｃ 起動回路
６５ａ 起動素子
６５ｂ 起動後段回路
６８ ＮＭＯＳトランジスタ
７３，７４，９１，９１ａ 抵抗
８１，８２，６１０，６１１ ＪＦＥＴ
１００，２００，３００，４００，５００ 半導体装置
１０１，７０１ ｐ基板
１０２，７０５ ゲート領域
１０３，７０２ ドリフト領域
１０４，３０４，７０４ ソース領域
１０５，７０３ ドレイン領域
１０６ ゲート電極配線
１０６ａ フィールドプレート
１０７ ゲートポリシリコン電極
１０８ ＬＯＣＯＳ酸化膜
１０９，５０１ 層間絶縁膜
１１０ ドレイン電極配線
１１０ａ 中間配線
１１０ｂ 配線
１１１ 中間タップ配線
５０３，５０５，５０６ 配線
１１２，７１１ 第１のソース電極配線
１１３，７１２ 第２のソース電極配線
１２１ａ 高耐圧高抵抗素子
１２１ｂ 抵抗素子
１２２ 第１の抵抗接続配線
１２３ 第２の抵抗接続配線
３００，６００ スイッチング電源装置
３１１ ソース電極配線
５０２ ビア部
５０４ パッド
７０６ａ，７０６ｂ 空乏層

Claims (17)

  1. 半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、
    前記接合型電界効果トランジスタ上に設けられた絶縁膜と、
    前記絶縁膜内に設けられた中継配線と、
    前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
    前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子と、
    を備え、前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。
  2. 前記絶縁膜内に抵抗分圧回路を構成する第２の抵抗素子および第３の抵抗素子を備え、
    前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された平面形状が渦巻き状であることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板の上部に形成された第２導電型のドリフト領域と、
    前記ドリフト領域に接続されたドレイン電極と、
    前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第２導電型のソース領域と、
    前記ドリフト領域に接して前記半導体基板の上部に配置された第１導電型のゲート領域と、
    前記ドリフト領域の表面上に形成された絶縁膜と、
    前記ゲート領域に接続されたゲート電極と、
    前記ソース領域に接続されたソース電極と、
    前記絶縁膜内に設けられた中継配線と、
    前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
    前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第１の抵抗素子と、
    を備え、前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。
  4. 前記ドレイン電極と前記ドリフト領域との第１の接続箇所、前記中継配線と前記第１の抵抗素子との第２の接続箇所の平面形状は、内側から前記第１の接続箇所、前記第２の接続箇所の順で配置されることを特徴とする請求項３に記載の半導体装置。
  5. 前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第２の抵抗素子を備え、
    前記第２の抵抗素子の一端が前記中継配線に電気的に接続されたことを特徴とする請求項３又は請求項４に記載の半導体装置。
  6. 前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第３の抵抗素子を更に備え、
    前記第３の抵抗素子の一端が前記第２の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の抵抗素子および第３の抵抗素子の平面形状は、内側から前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子の平面形状は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項６に記載の半導体装置。
  9. 前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第２の抵抗素子を備え、
    前記第２の抵抗素子の一端が前記ドレイン電極に電気的に接続されることを特徴とする請求項３又は請求項４に記載の半導体装置。
  10. 前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第３の抵抗素子を備え、
    前記第３の抵抗素子の一端が前記第２の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項９に記載の半導体装置。
  11. 前記第２の抵抗素子および第３の抵抗素子の平面形状は、内側から前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子の平面形状は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項１０に記載の半導体装置。
  13. 前記ドリフト領域と前記ドレイン電極に挟まれる領域に前記半導体基板の表面層に形成された前記ドリフト領域より不純物濃度の高い第２導電型のドレイン領域を、更に備えることを特徴とする請求項３乃至請求項１２のいずれか一項に記載の半導体装置。
  14. 前記ソース電極は、
    前記ソース領域の一部分に接続された第１のソース電極と、
    前記ソース領域の残りの部分に接続された第２のソース電極と、
    を備えたことを特徴とする請求項３乃至請求項１２のいずれか一項に記載の半導体装置。
  15. 前記ソース領域が、前記ドリフト領域の周りに複数形成され、前記ゲート領域は、前記複数のソース領域および前記ドリフト領域に接してこれらを囲むように形成されていることを特徴とする請求項３乃至１２のいずれか一項に記載の半導体装置。
  16. 前記請求項１乃至請求項１２のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源用制御ＩＣ。
  17. 前記請求項１乃至請求項１２のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源装置。
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