TWI755334B - 齊納二極體及其製造方法 - Google Patents

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Abstract

本發明提出一種齊納二極體及其製造方法。齊納二極體包括：半導體層、N型區以及P型區。N型區具有N型導電型，其中N型區形成於半導體層中，具有N型導電型，且N型區位於半導體層之上表面下並連接上表面。P型區具有P型導電型，其中P型區形成於半導體層中，且P型區完全位於N型區下方並連接於N型區。其中N型區覆蓋所有P型區。其中N型區之N型導電型雜質濃度，高於P型區之P型導電型雜質濃度。

Description

齊納二極體及其製造方法
本發明有關於一種齊納二極體及其製造方法，特別是指一種能夠提高齊納崩潰電壓穩定度與可靠度的齊納二極體及其製造方法。
圖1A與1B分別顯示一種習知齊納二極體100的剖視示意圖與局部放大圖。如圖1A與1B所示，齊納二極體100包含：半導體層12、隔絕區14與14’、P型區15、N型區16、多晶矽層17與17’以及P型接觸極18與18’。其中，半導體層12形成於基板11上；P型區15、P型接觸極18與18’具有P型導電型；N型區16具有N型導電型。多晶矽層17與17’形成於半導體層12上，用以定義N型區16。
請參閱圖1B，圖1B顯示齊納二極體100的P型區15與N型區16之局部放大圖。一般而言，齊納二極體100之齊納崩潰發生在N型區16與P型區15交界處靠近半導體層12的上表面12a附近，如圖1B中崩潰區所示意。由於半導體層12的上表面12a附近之晶格排列(相較於半導體層12的其他部分)不規則，並且較多雜質汙染，因此齊納崩潰電壓的位準會受到影響，而使得在相同的製造步驟下，不同的齊納二極體100之齊納崩潰電壓，彼此之間差異較大，造成齊納二極體100電子特性之可靠度降低。
當齊納二極體100之N型區16電連接至正電壓，P型區15電連接至負電壓時，且正負電壓的電壓差增加，造成溫度升高，晶格震動的幅度增加，進而將使所形成的空乏區發生齊納崩潰，而操作於齊納崩潰的情況。也就是說，由於半導體層12的上表面12a之晶格排列缺陷與雜質汙染的狀況無法控制，這將使 得齊納二極體100的齊納崩潰電壓不穩定，而限制了安全操作區域(safe operation area,SOA)。其中安全操作區域的定義，為本領域中具有通常知識者所熟知，在此不予贅述。
有鑑於此，本發明提出一種能夠提高齊納崩潰電壓穩定度，提高安全操作區域的齊納二極體及其製造方法。
於一觀點中，本發明提供一種齊納二極體，包括：一半導體層，形成於一基板上；一N型區，具有N型導電型，其中該N型區形成於該半導體層中，且該N型區位於該半導體層之一上表面下並連接該上表面；以及一P型區，具有P型導電型，其中該P型區形成於該半導體層中，且該P型區完全位於該N型區下方並連接於該N型區；其中該N型區覆蓋所有該P型區；其中該N型區之N型導電型雜質濃度，高於該P型區之P型導電型雜質濃度。
於另一觀點中，本發明提供一種齊納二極體製造方法包括：形成一半導體層於一基板上；形成一P型區於該半導體層中，且該P型區具有P型導電型；以及形成一N型區於該半導體層中，且該N型區具有N型導電型，其中該N型區位於該半導體層之一上表面下並連接該上表面，其中該P型區完全位於該N型區下方並連接於該N型區；其中該N型區覆蓋所有該P型區；其中該N型區之N型導電型雜質濃度，高於該P型區之P型導電型雜質濃度。
於一實施例中，該齊納二極體更包含：一第一井區，具有N型導電型，其中該第一井區形成於該半導體層中，且於該半導體層中，該第一井區環繞並連接該P型區；一第二井區，具有P型導電型，其中該第二井區形成於該半導體層中，且於該半導體層中，該第二井區環繞並連接該第一井區；以及一深井區，具有P型導電型，其中該深井區形成並連接於該P型區與該第一井區正下方，且該P型區與該第一井區完全由該深井區自下方覆蓋。
於一實施例中，該齊納二極體更包含：一第三井區，具有N型導電型，其中該第三井區形成於該半導體層中，且於該半導體層中，該第三井區環繞並連接該第二井區；一第四井區，具有P型導電型，其中該第四井區形成於該半導體層中，且於該半導體層中，該第四井區環繞並連接該第三井區；以及一埋層，具有N型導電型，其中該埋層形成並連接於該深井區、該第二井區與該第三井區正下方，且該深井區、該第二井區與該第三井區完全由該埋層自下方覆蓋。
於一實施例中，該齊納二極體更包含：一多晶矽層，該多晶矽層形成並連接於該半導體層上，且該多晶矽層用以定義該N型區，其中，由上視圖視之，該多晶矽層圍繞於該N型區之外。
於一實施例中，該齊納二極體更包含一隔絕區，該隔絕區形成於該半導體層上，其中該隔絕區為絕緣體，且由上視圖視之，該隔絕區介於該第一井區與該第二井區之間。
於一實施例中，形成該P型區於該半導體層中之步驟，包括：形成一多晶矽層，以定義一第一植入區，用以定義該P型區；以及以該多晶矽層為遮罩，以一第一離子植入製程步驟，將P型雜質以加速離子形式，植入該第一植入區。
於一實施例中，形成該N型區於該半導體層中之步驟，包括：以一蝕刻製程步驟，蝕刻該多晶矽層，以定義一第二植入區，用以定義該N型區；以及以蝕刻後之該多晶矽層為遮罩，以一第二離子植入製程步驟，將N型雜質以加速離子形式，植入該第二植入區。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
100,200,300,400:齊納二極體
11,21,31,41:基板
12,22,32,42:半導體層
12a,22a,42a:上表面
14,14’,24,24’,34,34’、34a、34a’、44、44’、44a、44a’、44b、44b’:隔絕區
15,25,35,45:P型區
16,26,36,46:N型區
17,17’,27,27’,37,37’,47,47’:多晶矽層
18,18’,28,28’,38,38’,48,48’:P型接觸極
22b,42b:下表面
39,49:深井區
43:埋層
43a,43a’:N型接觸極
271,271’:介電層
272,272’:導電層
273,273’:間隔層
351,351’,451,451’:第二井區
361,361’,461,461’:第一井區
462,462’:第三井區
452,452’:第四井區
AA’,BB’:剖線
PR1,PR2,PR3,PR4,PR5:光阻層
圖1A與1B分別顯示一種習知齊納二極體100的剖視示意圖與局部放大圖。
圖2A與2B分別顯示根據本發明之一實施例齊納二極體之剖視示意圖與局部放大圖。
圖3A與3B分別顯示根據本發明之一實施例齊納二極體之上視示意圖與剖視示意圖。
圖4A與4B分別顯示根據本發明之一實施例齊納二極體之上視示意圖與剖視示意圖。
圖5A-5I係根據本發明之一實施例顯示齊納二極體製造方法之示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2A與2B，其係根據本發明之一實施例分別顯示齊納二極體200之剖視示意圖與局部放大圖。如圖2A所示，齊納二極體200包含：半導體層22、隔絕區24與24’、P型區25、N型區26、多晶矽層27與27’以及P型接觸極28與28’。其中，半導體層22形成於基板21上；P型區25、P型接觸極28與28’具有P型導電型；N型區26具有N型導電型。多晶矽層27與27’形成於半導體層22上，用以定義N型區26。
半導體層22形成於基板21上，半導體層22於垂直方向(如圖2A中之實線箭號方向所示意，下同)上，具有相對之上表面22a與下表面22b。基板21 例如但不限於為一P型或N型的半導體矽基板。半導體層22例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層22。形成半導體層22的方式，為本領域中具有通常知識者所熟知，在此不予贅述。在本實施例中，半導體層22具有P型導電型。
請繼續參閱圖2A，隔絕區24與24’形成於上表面22a上並連接於上表面22a。在本實施例中，隔絕區24與24’用以定義齊納二極體200主要的操作範圍，並在半導體層22中電性隔絕齊納二極體200與基板21上其他的元件。隔絕區24與24’並不限於如圖2所示之淺溝槽絕緣(shallow trench isolation,STI)結構，亦可為化學氣相沉積(chemical vapor deposition,CVD)氧化結構或區域氧化(local oxidation of silicon,LOCOS)結構。LOCOS結構、STI結構與CVD氧化結構之形成步驟，為本領域中具有通常知識者所熟知，在此不予贅述。
N型區26具有N型導電型，形成於半導體層22中，且於垂直方向上，N型區26位於上表面22a下並連接於上表面22a。P型區25具有P型導電型，形成於半導體層22中，且於垂直方向上，P型區25位於N型區26下並連接於N型區26。其中N型區26覆蓋所有P型區25。其中N型區26之N型導電型雜質濃度，高於P型區25之P型導電型雜質濃度。於垂直方向上，N型區26自上表面22a向下延伸，且P型區25自N型區26之下向下延伸。P型接觸極28與28’具有P型導電型，用以作為P型區25的電性接點。
請繼續參閱圖2B，圖2B顯示齊納二極體200的P型區25與N型區26之局部放大圖。根據本發明之齊納二極體200之齊納崩潰發生在N型區26與P型區25交界處，不同於先前技術之齊納二極體100之齊納崩潰發生在靠近半導體層12的上表面12a附近，本實施例之齊納二極體200之齊納崩潰發生在N型區26之底部與P型區25交界處，如圖2B中崩潰區所示意。也就是說，根據本發明之齊納二極體200之齊納崩潰發生在由上表面22a向下延伸N型區26之深度之處。由於半導 體層22較深處的之晶格排列相較於上表面12a附近之晶格排列更規則，並且較少雜質汙染，因此根據本發明之齊納二極體200之齊納崩潰電壓的位準較為穩定且可靠度較高，而使得在相同的製造步驟下，不同的齊納二極體200之齊納崩潰電壓，彼此之間差異較小，齊納二極200電子特性之可靠度提高。
當齊納二極體200之N型區26電連接至正電壓，P型區25電連接至負電壓時，且正負電壓的電壓差增加，造成溫度升高，晶格震動的幅度增加，進而將使所形成的空乏區發生齊納崩潰，而操作於齊納崩潰的情況。也就是說，由於根據本發明之齊納二極體發生齊納崩潰之處，在半導體層22的由上表面22a向下延伸處，相較於上表面22a之晶格排列缺陷少，且雜質汙染的狀況也較少，這將使得齊納二極體200的齊納崩潰電壓相對穩定，而提高了安全操作區域(safe operation area,SOA)。
本發明藉由將齊納崩潰發生的位置，由半導體層上表面向下移至晶格排列較整齊、雜質汙染較少的半導體層中，當齊納二極體200操作於齊納崩潰狀況時，因晶格排列缺陷少，且雜質汙染的狀況也較少，相較於先前技術，根據本發明之齊納二極體的齊納崩潰電壓穩定性與可靠度較高，可使根據本發明之齊納二極體應用範圍較廣。
需說明的是，上表面22a並非指一完全平坦的平面，而是指半導體層22的一個表面。於一實施例中，例如隔絕區24、24’與上表面22a接觸的部分上表面22a，亦可具有下陷的部分。
需說明的是，多晶矽層27與同一半導體層22上之其他元件的閘極可由相同製程步驟所形成，因此可包括與上表面22a連接的介電層271、具有導電性的導電層272、以及具有電絕緣特性之間隔層273，此為本領域具有通常知識所熟知，在此不予贅述。在一種較佳的實施例中，多晶矽層27用以定義N型區26。
需說明的是，前述之「N型導電型」與「P型導電型」係指於齊納二極體中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之半導體層、N型區、P型區、P型接觸極等區域)內，使得半導體組成區域成為P型導電型或N型導電型，其中N型導電型電性相反於P型導電型。
此外需說明的是，所謂的齊納二極體，係指是利用二極體在逆向電壓作用下的齊納崩潰效應，製造而成的一種具有穩定電壓功能的電子元件。齊納二極體的順向偏壓和一般二極體相同，但是其逆向崩潰電壓(又稱齊納崩潰電壓)的範圍遠大於一般的二極體，能承受比一般二極體更高的電壓，而且齊納二極體的逆向電壓操作是可逆的。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
圖3A與3B分別顯示根據本發明之一實施例齊納二極體之上視示意圖與AA’剖線之剖視示意圖。在本實施例中，齊納二極體300形成於基板31上，包含半導體層32、隔絕區34、34’、34a與34a’、P型區35、N型區36、多晶矽層37與37’、P型接觸極38與38’、深井區39、第一井區361與361’以及第二井區351與351’。
本實施例與圖2A與2B之實施例的不同在於，在本實施例中，齊納二極體300除了半導體層32、隔絕區34與34’、P型區35、N型區36、多晶矽層37與37’與P型接觸極38與38’；更包含：隔絕區34a與34a’、深井區39、第一井區361與361’以及第二井區351與351’。
請繼續參閱圖3A與3B，在本實施例中，第一井區361與361’具有N型導電型，其中第一井區361與361’形成於半導體層32中，且於半導體層32中，第一井區361與361’環繞並連接P型區35。第一井區361與361’用以在半導體層32中，電性隔絕P型區35與第一井區361與361’之外的區域。
請繼續參閱圖3A與3B，在本實施例中，第二井區351與351’具有P型導電型，其中第二井區351與351’形成於半導體層32中，且於半導體層32中，第二井區351與351’環繞並連接第一井區361與361’。深井區39具有P型導電型，其中深井區39形成並連接於P型區35與第一井區361與361’正下方，且P型區35與第一井區361與361’完全由深井區39自下方覆蓋。其中，第二井區351與351’以及深井區39在半導體層32中包覆第一井區361與361’，一方面以電性隔絕第一井區361與361’，另一方面第二井區351與351’以及深井區39用以電性連接P型區35與P型接觸極38與38’，以使P型接觸極38與38’作為P型區35之電性接點。
請繼續參閱3A與3B，在本實施例中，多晶矽層37與37’形成並連接於半導體層32上，且多晶矽層37與37’用以定義N型區36。
請繼續參閱3A與3B，由上視圖圖3A視之，多晶矽層37與37’、第一井區361與361’、隔絕區34與34’、P型接觸極38與38’以及隔絕區34a與34a’皆分別對應屬於各自的環狀結構。舉例而言，多晶矽層37與37’屬於同一個環狀結構、第一井區361與361’屬於同一個環狀結構等，以此類推。其中，多晶矽層37與37’圍繞於N型區36之外。
圖4A與4B分別顯示根據本發明之一實施例齊納二極體之上視示意圖與BB’剖線之剖視示意圖。在本實施例中，齊納二極體400包含半導體層42、埋層43、N型接觸極43a與43a’、隔絕區44、44’、44a、44a’、44b與44b’、P型區45、N型區46、多晶矽層47與47’、P型接觸極48與48’、深井區49、第一井區461與461’、第二井區451與451’、第三井區462與462’以及第四井區452與452’。
本實施例與圖3A與3B之實施例的不同在於，在本實施例中，齊納二極體400除了半導體層42、隔絕區44、44’、44a與44a’、P型區45、N型區46、多晶矽層47與47’、P型接觸極48與48’、深井區49、第一井區461與461’以及第二 井區451與451’；更包含：埋層43、N型接觸極43a與43a’、隔絕區44b與44b’、第三井區462與462’以及第四井區452與452’。
第三井區462與462’，具有N型導電型，其中第三井區462與462’形成於半導體層42中，且於半導體層42中，第三井區462與462’環繞並連接第二井區451與451’。第四井區452與452’，具有P型導電型，其中第四井區452與452’形成於半導體層42中，且於半導體層42中，第四井區452與452’環繞並連接第三井區462與462’。埋層43具有N型導電型，其中埋層43形成並連接於深井區49、第二井區451與451與第三井區462與462’正下方，且深井區49、第二井區451與451與第三井區462與462’完全由埋層43自下方完全覆蓋。其中，第三井區462與462’以及埋層43在半導體層42中包覆第二井區451與451’以及深井區49，一方面以電性隔絕第一井區461與461’，另一方面第三井區462與462’用以電性連接埋層43與N型接觸極43a與43a’，以使N型接觸極43a與43a’作為埋層43之電性接點。
請參考圖5A-5I，其係根據本發明之一實施例顯示齊納二極體400的製造方法之示意圖。如圖5A所示，首先提供基板41，基板41例如但不限於為一P型或N型的半導體矽基板。
接著，請參閱圖5B，例如以磊晶的步驟，形成半導體層42於基板41上，或是以基板41的部分，作為半導體層42。形成半導體層42的方式，為本領域中具有通常知識者所熟知，在此不予贅述。形成埋層43於半導體層42中，位於後續所形成之深井區49、第二井區451與451與第三井區462與462’正下方，其中該埋層具有N型導電型，且該埋層連接於深井區49、第二井區451與451與第三井區462與462’正下方，且深井區49、第二井區451與451與第三井區462與462’完全由埋層43自下方完全覆蓋。在垂直方向(如第5B圖中之實線箭號方向所示意，下同)上，埋層43例如形成於基板41與半導體層42接面兩側，部分埋層43位於基板41中，且部分埋層43位於半導體層42中。埋層43具有N型導電型，例如但不限於 以離子植入製程步驟，將N型導電型雜質，以加速離子的形式，如圖5B中虛線箭號所示意，植入基板41中，而在半導體層42形成後，以熱擴散的方式形成埋層43。其中，形成半導體層42於基板41上，半導體層42於垂直方向上，具有相對之上表面42a與下表面42b。
接著，請參閱圖5C，形成深井區49於後續所形成之P型區45與第一井區461與461’正下方，其中深井區49具有P型導電型，且該深井區49連接於P型區45與第一井區461與461’正下方，其中P型區45與第一井區461與461’完全由深井區49自下方覆蓋。深井區49具有P型導電型，形成深井區49之步驟，例如可利用例如但不限於離子植入製程步驟，將P型導電型雜質，以加速離子的形式植入半導體層42中，以形成深井區49。
接著，請參閱圖5D，形成第二井區451與451’以及第四井區452與452’於半導體層42中。其中第二井區451與451’具有P型導電型，且於半導體層42中，第二井區451與451’環繞並連接後續所形成之第一井區461與461’。其中第四井區452與452’，具有P型導電型，且於半導體層42中，第四井區452與452’環繞並連接後續所形成之第三井區462與462’。形成第二井區451與451’以及第四井區452與452’之步驟，例如可利用例如但不限於微影製程步驟與離子植入製程步驟，以光阻層PR1為遮罩，將P型導電型雜質，以加速離子的形式，如圖5D中虛線箭號所示意，植入半導體層42中，以形成第二井區451與451’以及第四井區452與452’。
接著，請參閱圖5E，形成第三井區462與462’，具有N型導電型，且於半導體層42中，第三井區462與462’環繞並連接第二井區451與451’。形成第三井區462與462’之步驟，例如可利用例如但不限於微影製程步驟與離子植入製程步驟，以光阻層PR2為遮罩，將N型導電型雜質，以加速離子的形式，如圖5E中虛線箭號所示意，植入半導體層42中，以形成第三井區462與462’。
接著，請參閱圖5F，形成第一井區461與461’於半導體層42中，且於半導體層42中，第一井區461與461’環繞並連接後續所形成之P型區45。第一井區461與461’用以在半導體層42中，電性隔絕P型區45與第一井區461與461’之外的區域。其中第一井區461與461’具有N型導電型。形成第一井區461與461’之步驟，例如可利用例如但不限於微影製程步驟與離子植入製程步驟，以光阻層PR3為遮罩，將P型導電型雜質，以加速離子的形式，如圖5F中虛線箭號所示意，植入半導體層42中，以形成第一井區461與461’。
請繼續參閱圖5F，形成隔絕區44、44’、44a、44a’、44b與44b’於半導體層42上，其中隔絕區44、44’、44a、44a’、44b與44b’為絕緣體，例如但不限於為如圖5F所示之STI結構，亦可為LOCOS結構或CVD氧化結構。且由上視圖(請參閱圖4A)視之，隔絕區44與44’介於第一井區461與461’與第二井區451與451’之間。隔絕區44a與44a’介於第二井區451與451’與第三井區462與462’之間。隔絕區44b與44b’介於第三井區462與462’與第四井區452與452’之間。
接著，請參閱圖5G，形成多晶矽層47、47’與光阻層PR4，以定義第一植入區，用以定義P型區45；接著以多晶矽層47、47’與光阻層PR4為遮罩，以第一離子植入製程步驟，將P型雜質以加速離子形式，如圖5G中虛線箭號所示意，植入該第一植入區，以形成P型區45。需說明的是，本實施例中，是以多晶矽層47、47’之介電層與導電性的導電層定義第一植入區，請參閱前述多晶矽層27之說明。
接著，請參閱圖5H，以一蝕刻製程步驟，蝕刻如圖5G所示之多晶矽層，並形成光阻層PR5，以定義一第二植入區，用以定義N型區46；接著以蝕刻後之多晶矽層47、47’與光阻層PR5為遮罩，以第二離子植入製程步驟，將N型雜質以加速離子形式，如圖5H中虛線箭號所示意，植入該第二植入區，以形成N區46。
接著，請參閱圖5I，如圖5I所示，移除光阻層PR5並形成多晶矽層47、47’之間隔層於半導體層42上，以形成齊納二極體400。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如矽化金屬層等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
200:齊納二極體
21:基板
22:半導體層
22a:上表面
24:絕緣區
25:P型區
26:N型區
27:多晶矽層
28:P型接觸區

Claims (8)

  1. 一種齊納二極體，包含：一半導體層，形成於一基板上；一N型區，具有N型導電型，其中該N型區形成於該半導體層中，且該N型區位於該半導體層之一上表面下並連接該上表面；一P型區，具有P型導電型，其中該P型區形成於該半導體層中，且該P型區完全位於該N型區下方並連接於該N型區；一第一井區，具有N型導電型，其中該第一井區形成於該半導體層中，且於該半導體層中，該第一井區環繞並連接該P型區；一第二井區，具有P型導電型，其中該第二井區形成於該半導體層中，且於該半導體層中，該第二井區環繞並連接該第一井區；一深井區，具有P型導電型，其中該深井區形成並連接於該P型區與該第一井區正下方，且該P型區與該第一井區完全由該深井區自下方覆蓋；一第三井區，具有N型導電型，其中該第三井區形成於該半導體層中，且於該半導體層中，該第三井區環繞並連接該第二井區；一第四井區，具有P型導電型，其中該第四井區形成於該半導體層中，且於該半導體層中，該第四井區環繞並連接該第三井區；以及一埋層，具有N型導電型，其中該埋層形成並連接於該深井區、該第二井區與該第三井區正下方，且該深井區、該第二井區與該第三井區完全由該埋層自下方覆蓋；其中該N型區覆蓋所有該P型區；其中該N型區之N型導電型雜質濃度，高於該P型區之P型導電型雜質濃度。
  2. 如請求項1所述之齊納二極體，更包含一多晶矽層，該多晶矽層形成並連接於該半導體層上，且該多晶矽層用以定義該N型區，其中，由上視圖視之，該多晶矽層圍繞於該N型區之外。
  3. 如請求項1所述之齊納二極體，更包括一隔絕區，該隔絕區形成於該半導體層上，其中該隔絕區為絕緣體，且由上視圖視之，該隔絕區介於該第一井區與該第二井區之間。
  4. 一種齊納二極體製造方法，包含：形成一半導體層於一基板上；形成一P型區於該半導體層中，且該P型區具有P型導電型；形成一N型區於該半導體層中，且該N型區具有N型導電型，其中該N型區位於該半導體層之一上表面下並連接該上表面，其中該P型區完全位於該N型區下方並連接於該N型區；形成一第一井區於該半導體層中，其中該第一井區具有N型導電型，且於該半導體層中，該第一井區環繞並連接該P型區；形成一第二井區於該半導體層中，其中該第二井區具有P型導電型，且於該半導體層中，該第二井區環繞並連接該第一井區；形成一深井區於該P型區與該第一井區正下方，其中該深井區具有P型導電型，且該深井區連接於該P型區與該第一井區正下方，其中該P型區與該第一井區完全由該深井區自下方覆蓋；形成一第三井區於該半導體層中，其中該第三井區具有N型導電型，且於該半導體層中，該第三井區環繞並連接該第二井區；形成一第四井區於該半導體層中，其中該第四井區具有P型導電型，且於該半導體層中，該第四井區環繞並連接該第三井區；以及 形成一埋層於該深井區、該第二井區與該第三井區正下方，其中該埋層具有N型導電型，且該埋層連接於該深井區、該第二井區與該第三井區正下方，且該深井區、該第二井區與該第三井區完全由該埋層自下方覆蓋；其中該N型區覆蓋所有該P型區；其中該N型區之N型導電型雜質濃度，高於該P型區之P型導電型雜質濃度。
  5. 如請求項4所述之齊納二極體製造方法，更包含形成一多晶矽層，該多晶矽層連接於該半導體層上，且該多晶矽層用以定義該N型區，其中，由上視圖視之，該多晶矽層圍繞於該N型區之外。
  6. 如請求項4所述之齊納二極體製造方法，更包括形成一隔絕區於該半導體層上，其中該隔絕區為絕緣體，且由上視圖視之，該隔絕區介於該第一井區與該第二井區之間。
  7. 如請求項4所述之齊納二極體製造方法，其中形成該P型區於該半導體層中之步驟，包括：形成一多晶矽層，以定義一第一植入區，用以定義該P型區；以及以該多晶矽層為遮罩，以一第一離子植入製程步驟，將P型雜質以加速離子形式，植入該第一植入區。
  8. 如請求項7所述之齊納二極體製造方法，其中形成該N型區於該半導體層中之步驟，包括：以一蝕刻製程步驟，蝕刻該多晶矽層，以定義一第二植入區，用以定義該N型區；以及以蝕刻後之該多晶矽層為遮罩，以一第二離子植入製程步驟，將N型雜質以加速離子形式，植入該第二植入區。
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