JPH10163482A - 絶縁分離型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】基板に形成した第１の素子を中心とした半径方
向において電界集中緩和を行うことができる絶縁分離型
半導体装置を提供する。 【解決手段】シリコン基板３にＩＧＢＴ２が形成され、
基板３の表面にシリコン酸化膜１４が形成されている。
シリコン酸化膜１４の上においてＩＧＢＴ２の形成領域
の外周側に等電位リング群１５が配置され、最も外周側
のリング１８が基板３に電気的に接続されるとともに最
も内周側のリング１６がＩＧＢＴ２のゲート端子と電気
的に接続されている。シリコン酸化膜１４の上において
内外の等電位リングの間に、帯状のツェナーダイオード
群１９，２２が環状に延設され、一定の間隔でツェナー
ダイオード群１９，２２と外周側の等電位リングとが接
続されるとともに、一定の間隔でツェナーダイオード群
１９，２２と内周側の等電位リングとが接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は絶縁分離型半導体
装置に係り、詳しくは、基板に第１の素子を形成すると
ともに、基板の上に絶縁膜を介して第２の素子を形成し
た絶縁分離型半導体装置に関するものである。

【０００２】

【従来の技術】特開平６−１９６７０６号公報には、シ
リコン基板にパワーデバイスが形成されるとともにシリ
コン基板上に絶縁膜を介してツェナーダイオード形成用
ポリシリコン層が形成された絶縁分離型半導体装置にお
いて、デバイス本体であるシリコンと、絶縁膜上に形成
されたポリシリコン層との間における電位差が大きくな
る場合においても絶縁膜に過大な電圧が印加されないよ
うにして絶縁膜の信頼性を確保する技術が開示されてい
る。具体的には、図９に示すように、シリコン基板４０
に縦型のパワーＭＯＳトランジスタ４１が形成されると
ともに、パワーＭＯＳトランジスタ４１の形成領域の周
囲におけるシリコン基板４０の上にシリコン酸化膜４２
が形成され、その上にポリシリコン層よりなるツェナー
ダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄがパワー
ＭＯＳトランジスタ４１の形成領域の回りに形成されて
いる。そして、このツェナーダイオード群４３ａ，４３
ｂ，４３ｃ，４３ｄをパワーＭＯＳトランジスタ４１の
ゲート・ドレイン間に電気的に接続する際に、パワーＭ
ＯＳトランジスタ４１の形成領域の周囲におけるシリコ
ン酸化膜４２の上にポリシリコン層よりなる等電位リン
グ４４，４５，４６を配置し、ツェナーダイオード群４
３ａ，４３ｂ，４３ｃ，４３ｄの両端を内外の等電位リ
ング４４，４５，４６に連結させる。これにより、等電
位リング４４，４５，４６とツェナーダイオード群４３
ａ，４３ｂ，４３ｃ，４３ｄの下のシリコン酸化膜４２
の膜厚方向の電位差を低下させて、シリコン酸化膜４２
の実効絶縁破壊強度を向上させてツェナーダイオード群
のブレークダウン電圧を大きくすることができる。

【０００３】

【発明が解決しようとする課題】ところが、図１０に示
す平面図においてシリコン酸化膜４２の上には多重のポ
リシリコン層（等電位リング４４，４５，４６，ツェナ
ーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄ）が配
置されるが、パワーＭＯＳトランジスタ４１に対する半
径方向Ｒにおいて図１０でのＢ−Ｂ’線とＣ−Ｃ’線で
は、ポリシリコン層の間隔が異なりシリコン基板４０に
おいて所望の電界集中緩和が得られず所望の耐圧を確保
することが難しかった。

【０００４】そこで、この発明の目的は、基板に形成し
た第１の素子を中心とした半径方向において電界集中緩
和を行うことができる絶縁分離型半導体装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】請求項１に記載の発明
は、内外の等電位リングの間に、帯状の第２の素子を環
状に延設し、第２の素子と外周側の等電位リングとを連
結するとともに、第２の素子と内周側の等電位リングと
を連結したことを特徴としている。

【０００６】このようにすると、等電位リングの間に帯
状の第２の素子が環状に延設された構造となり、内側の
等電位リングと第２の素子と外側の等電位リングとが第
１の素子を中心とした半径方向において一定の間隔をお
いて配置されることになる。

【０００７】その結果、基板に形成した第１の素子を中
心とした半径方向において電界集中緩和を行うことがで
きる。又、請求項２，３に記載の構成としても良く、こ
の様な構成としても請求項１と同様の効果を得ることが
できる。

【０００８】

【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。本実施の形態において
は、ｎチャネル型ＩＧＢＴおよびそのゲート・コレクタ
間に保護用のツェナーダイオードを接続した構成の絶縁
分離型半導体装置に適用している。

【０００９】図１にはチップ１の平面図を示し、図２に
は図１のＡ−Ａ線での断面を示す。図１においてチップ
１の中央部が、第１の素子としてのＩＧＢＴ２の形成領
域となっている。より詳しくは、図２に示すように、半
導体基板としてのシリコン基板３においてはｐ型不純物
領域５の上にｎ^- 型不純物領域４が形成されている。こ
のｐ型領域５がコレクタ領域となる。シリコン基板３の
主表面３ａでの表層部にはセル形成用の多数のｐ型不純
物拡散領域６が形成されるとともに、その内部にはｎ⁺
型不純物拡散領域７が形成されている。又、シリコン基
板３の主表面３ａにはゲート酸化膜８が形成され、その
上にポリシリコンゲート電極９が配設されている。さら
に、シリコン基板３の主表面３ａにはエミッタ電極１０
が配置され、エミッタ電極１０はｐ型不純物拡散領域６
およびｎ⁺ 型不純物拡散領域７と接触している。又、シ
リコン基板３のもう一つの表面３ｂにはコレクタ電極１
１が形成されている。そして、ＩＧＢＴ２は、ゲート電
極９への印加電圧に応じてｐ型不純物散領域６の上層部
にチャネルが形成され、エミッタ電極１０とコレクタ電
極１１とが導通する。

【００１０】一方、図１，２に示すように、シリコン基
板３の主表面３ａでのＩＧＢＴ２の形成領域の周囲にお
ける表層部には、ガードリング用のｐ型不純物拡散領域
（ガードリング用不純物領域）１２が環状に形成されて
いる。

【００１１】又、シリコン基板３の主表面３ａでの周縁
部（チップ１の周縁部）における表層部には、チャネル
ストッパ兼コンタクト用のｎ⁺ 型不純物拡散領域１３が
全周にわたり形成されている。

【００１２】さらに、ＩＧＢＴ２の形成領域の周囲にお
けるシリコン基板３の主表面３ａ上には絶縁膜としての
シリコン酸化膜１４が形成され、このシリコン酸化膜１
４によりｎ⁺ 型不純物拡散領域１３の上面の一部とガー
ドリング用不純物領域１２の上面の一部、および、領域
１３と１２との間のｎ^- 型不純物領域４の上面が覆われ
ている。

【００１３】シリコン酸化膜１４の上には、ポリシリコ
ン薄膜よりなる等電位リング群１５が形成され、等電位
リング群１５は、多重の導電性リング１６，１７，１８
よりなり、ガードリング用不純物領域１２の外周側に配
置されている。ここで、等電位リング群１５は、図１に
示すように四角形状のチップ１の辺に沿った四角形の環
状をなし、かつ、四隅にはアールが付けられている。

【００１４】図２に示すように、等電位リング群１５に
おける最も外周側の等電位リング１８がアルミ配線（図
示略）によりｎ⁺ 型不純物拡散領域１３を介してシリコ
ン基板３に電気的に接続されている。又、等電位リング
群１５における最も内周側の等電位リング１６がアルミ
配線（図示略）によりＩＧＢＴ２のゲート端子と電気的
に接続されている。

【００１５】又、シリコン酸化膜１４の上において等電
位リング１６と等電位リング１７との間にはポリシリコ
ン薄膜よりなる帯状のツェナーダイオード群（第２の素
子）１９が環状に延設されている。このポリシリコン薄
膜よりなる帯状のツェナーダイオード群１９は、図３に
示すように、ｎ型およびｐ型の不純物拡散領域が帯状の
ツェナーダイオード群１９の延設方向に交互に形成さ
れ、ツェナーダイオードを逆方向に直列接続したツェナ
ーダイオード対を複数形成した構成となっている。さら
に、帯状のツェナーダイオード群１９と等電位リング１
６とは一定の間隔で設けた連結部（図３では符号２０
ａ，２０ｂにて示す）により連結されている。同様に、
帯状のツェナーダイオード群１９と等電位リング１７と
は一定の間隔で設けた連結部（図３では符号２１ａ，２
１ｂにて示す）により連結されている。

【００１６】ここで、連結部２０ａ，２０ｂの間隔（ピ
ッチ）Ｐ１と連結部２１ａ，２１ｂの間隔（ピッチ）Ｐ
２は等しく、かつ、連結部２０ａ，２０ｂの中間位置に
連結部２１ｂが配置されている。つまり、ツェナーダイ
オード群１９と外周側の等電位リング１７との連結箇所
のピッチＰ２と、ツェナーダイオード群１９と内周側の
等電位リング１６との連結箇所のピッチＰ１とを等しく
するとともに、帯状のツェナーダイオード群１９の延設
方向においてピッチの１／２だけズラした位置を連結箇
所としている。

【００１７】又、シリコン酸化膜１４の上において等電
位リング１７と等電位リング１８との間にはポリシリコ
ン薄膜よりなる帯状のツェナーダイオード群（第２の素
子）２２が環状に延設されている。ポリシリコン薄膜よ
りなる帯状のツェナーダイオード群２２においては、図
３に示すように、ｎ型およびｐ型の不純物拡散領域が帯
状のツェナーダイオード群２２の延設方向に交互に形成
され、ツェナーダイオードを逆方向に直列接続したツェ
ナーダイオード対を複数形成した構成となっている。さ
らに、帯状のツェナーダイオード群２２と等電位リング
１７とは一定の間隔Ｐ１で設けた連結部（図３では符号
２３ａ，２３ｂにて示す）により連結されている。同様
に、帯状のツェナーダイオード群２２と等電位リング１
８とは一定の間隔Ｐ２で設けた連結部（図３では符号２
４ａ，２４ｂにて示す）により連結されている。ここ
で、連結部２３ａ，２３ｂの間隔（ピッチ）Ｐ１と連結
部２４ａ，２４ｂの間隔（ピッチ）Ｐ２は等しく、か
つ、連結部２３ａ，２３ｂの中間位置に連結部２４ｂが
配置されている。

【００１８】このように、最も内側の等電位リング１６
と最も外側の等電位リング１８との間においてツェナー
ダイオード群１９，２２が配置された構造となってい
る。より詳しくは、図３において、等電位リング１８の
連結部２４ｂに対しツェナーダイオード群Ｄ１２の一端
およびツェナーダイオード群Ｄ１３の一端が接続され、
ツェナーダイオード群Ｄ１２の他端が連結部２３ａに接
続されるとともにツェナーダイオード群Ｄ１３の他端が
連結部２３ｂに接続され、さらに連結部２１ｂを通して
ツェナーダイオード群Ｄ２の一端およびツェナーダイオ
ード群Ｄ３の一端が接続され、ツェナーダイオード群Ｄ
２の他端が連結部２０ａを介して等電位リング１６に接
続されるとともにツェナーダイオード群Ｄ３の他端が連
結部２０ｂを介して等電位リング１６に接続されてい
る。

【００１９】つまり、図３において、等電位リング１８
→連結部２４ｂ→ツェナーダイオード群Ｄ１２→連結部
２３ａ→等電位リング１７→連結部２１ｂ→ツェナーダ
イオード群Ｄ２→連結部２０ａ→等電位リング１６の電
流経路が確保されている。同様に、等電位リング１８→
連結部２４ｂ→ツェナーダイオード群Ｄ１３→連結部２
３ｂ→等電位リング１７→連結部２１ｂ→ツェナーダイ
オード群Ｄ３→連結部２０ｂ→等電位リング１６の電流
経路が確保されている。

【００２０】このようにツェナーダイオード群１９，２
２は、シリコン酸化膜１４の上において等電位リング群
での内外の等電位リングの間に配置され、ポリシリコン
薄膜よりなる連結部２０ａ，２０ｂ，２１ａ，２１ｂ，
２３ａ，２３ｂ，２４ａ，２４ｂにより、一端が内周側
の等電位リングに電気的に接続され、他端が外周側の等
電位リングに電気的に接続されている。

【００２１】図４には、本実施の形態における絶縁分離
型半導体装置（ＩＧＢＴ２，ツェナーダイオードＤz1,
Ｄz2）および当該半導体装置に接続される外部機器の電
気的な構成を示す。

【００２２】ＩＧＢＴ２のコレクタ端子には、電磁弁の
コイル等の誘導性負荷２５および電源２６が直列に接続
されている。又、ＩＧＢＴ２のゲート端子には、抵抗２
７，２８を介して所定電圧Ｖccが印加され、両抵抗２
７，２８間はスイッチ２９を介してアースされている。
さらに、ＩＧＢＴ２のエミッタ端子はアースされてい
る。

【００２３】ＩＧＢＴ２のコレクタ端子とゲート端子と
の間には、複数のツェナーダイオード対Ｄz1, Ｄz2が直
列接続された構成となっている。そして、スイッチ２９
の開閉によりＩＧＢＴ２のゲート端子への印加電圧が切
り替えられ、ＩＧＢＴ２をオン・オフ制御して誘導性負
荷２５への通電を制御することができるようになってい
る。

【００２４】次に、図４の回路構成をとった場合におけ
る作用を説明する。ＩＧＢＴ２は、スイッチ２９を閉路
してゲート端子に制御電圧が印加されないとオフ状態と
なっている。この状態では電源２６の電圧が誘導性負荷
２５に印加され、ＩＧＢＴ２のコレクタ端子も電源２６
の電圧が印加される。そして、このコレクタ電圧はツェ
ナーダイオード群１９，２２（図３参照）にも加えられ
る。このとき、ツェナーダイオード群１９，２２のブレ
ークダウン電圧は電源電圧よりも高い値に設定されてい
るので、ゲート端子の電位はコレクタ電圧によって変動
しない。

【００２５】又、コレクタ端子とエミッタ端子との間に
印加された電源電圧は、図２においてｎ^- 型不純物領域
４とｐ型不純物拡散領域６，１２との間のｐｎ接合に逆
方向に印加されるとともに、等電位リング１６〜１８間
にも印加される。

【００２６】そして、ｎ^- 型不純物領域４とｐ型不純物
拡散領域６，１２とのｐｎ接合部分には、ｎ^- 型不純物
領域４の不純物濃度が低く設定してあることにより、コ
レクタ電圧に応じた幅の空乏層がｐｎ接合面から遠ざか
る方向にｎ^- 型不純物領域４側に大きく広がり、この空
乏層部分でほとんどのコレクタ電圧を分担することにな
る。

【００２７】このとき、ｎ^- 型不純物領域４の上部にお
いては、ツェナーダイオード群１９，２２の各ツェナー
ダイオード対の接続段数に応じた電位が分布するので、
等電位リング１６，１７，１８のそれぞれは、コレクタ
端子に印加された電位から等電位リング１６から１７，
１８に順次中間の電位を分担することになり、これらの
下部にシリコン酸化膜１４を介して形成されている空乏
層の電位分布に対して電位差が小さくなる。

【００２８】このトランジスタ・オフ状態から、図４の
スイッチ２９が開路すると、ＩＧＢＴ２のゲート端子に
電圧が印加される。すると、図２のゲート電極９に印加
された電圧がゲート酸化膜８を介してｐ型不純物拡散領
域６に印加され、その部分にチャネルが形成されてコレ
クタ端子とエミッタ端子との間が導通状態となる。これ
により、図４の誘導性負荷２５が通電する。

【００２９】その後、図４のスイッチ２９が閉路してゲ
ート端子に制御電圧が印加されなくなると、図２のｐ型
不純物拡散領域６のチャネルがなくなりコレクタ端子と
エミッタ端子との間が遮断状態となる。これにより誘導
性負荷２５への通電が遮断される。このとき、ＩＧＢＴ
２のコレクタ端子には誘導性負荷２５に発生するフライ
バック電圧が印加される。このフライバック電圧が電源
電圧よりも高くツェナーダイオード群１９，２２のブレ
ークダウン電圧を超えるときには、ゲート端子にツェナ
ーダイオードを流れる電流と抵抗２８により決まる電圧
が印加されるようになる。すると、ＩＧＢＴ２は、その
ゲート電圧により再びオンして通電状態となり、誘電性
負荷２５のフライバックエネルギを吸収するようにな
る。これにより、ＩＧＢＴ２がフライバック電圧によっ
て過電圧破壊するのが防止される。

【００３０】次に、各種のシミュレーション結果を、図
５，６，７，８を用いて説明する。尚、等電位リング
は、図７，８に示すように、（Ｉ），（II），（III
），（IV），（V ）の５つ設けている。

【００３１】図５，６には耐圧のシミュレーション結果
を示す。図５，６において横軸にはエミッタ・コレクタ
間の印加電圧をとり、縦軸には流れた電流をとってい
る。又、図５は図９，１０に示す従来構造の絶縁分離型
半導体装置でのシミュレーション結果であり、図６は図
１，２，３に示す本実施形態でのシミュレーション結果
である。

【００３２】又、図１０でのＢ−Ｂ’線および図１での
Ａ−Ａ線での基板断面におけるブレークダウン電圧時の
シリコン基板内部の等電位分布およびＳｉ／ＳｉＯ₂ 界
面の電界強度分布を計算した。

【００３３】この結果を、図７，図８に示す。図７は図
１０に示す従来構造の絶縁分離型半導体装置でのＢ−
Ｂ’線におけるシミュレーション結果であり、図８は本
実施形態でのシミュレーション結果である。図７および
図８における（ａ）は等電位分布を、又、（ｂ）は電界
強度分布を示す。ここで、図７および図８における
（ａ）での横軸に基板の端からの距離をとり、縦軸には
基板表面（Ｓｉ／ＳｉＯ₂ 界面）からの深さをとってい
る。図７および図８における（ｂ）においては横軸に基
板の端からの距離をとり、縦軸には電界強度をとってい
る。

【００３４】この図７の（ａ）と図８の（ａ）を比べた
場合、等電位リングの端部に電界が集中しやすいが、そ
の度合いとして図７の従来構造では等電位リング（V ）
の端部に著しく集中しているが、図８の本実施形態では
特定の等電位リングの端部に集中することがなくほぼ均
等に分布していることが分かる。

【００３５】又、図７の（ａ）に示すように従来構造で
は等電位リング（V ）の端部に著しく電界が集中してい
ることに起因して図７の（ｂ）に示すように等電位リン
グ（V ）の端部において他の領域よりも著しく高い電界
強度となっている。これに対し、図８の（ｂ）に示す本
実施形態では各等電位リングの端部にそれぞれ、ほぼ同
じ高さの電界強度となっている。

【００３６】このように電界集中が緩和されることによ
り、図５に示すように従来構造においては耐圧が３８０
ボルトであるが、図６に示すように本実施形態では耐圧
は６００ボルトであり、耐圧が向上する。

【００３７】このように本実施形態は、下記の特徴を有
する。 （イ）内外の等電位リング（等電位リング１６と１７の
間、および、等電位リング１７と１８の間）の間に、帯
状のツェナーダイオード群１９，２２を環状に延設し、
ツェナーダイオード群１９，２２と外周側の等電位リン
グとを連結するとともに、ツェナーダイオード群１９，
２２と内周側の等電位リングとを連結した。よって、等
電位リングの間に帯状のツェナーダイオード群１９，２
２が環状に延設された構造となり、内側の等電位リング
と外側の等電位リングとツェナーダイオード群１９，２
２とがＩＧＢＴ２を中心とした半径方向において一定の
間隔をおいて配置されることになる。

【００３８】つまり、図１０でのＢ−Ｂ’線とＣ−Ｃ’
線では、ポリシリコン層（４４，４３ｃ，４３ｄ，４
５，４３ａ，４３ｂ，４６）の間隔が異なりシリコン基
板４０において所望の電界集中緩和が得られず所望の耐
圧を確保することが難しかったのに対し、図３の本実施
形態ではポリシリコン層（等電位リング１６、ツェナー
ダイオード群１９、等電位リング１７、ツェナーダイオ
ード群２２、等電位リング１８）が五重の環状に配置さ
れているので、ポリシリコン層の間隔を一定にして基板
に形成したＩＧＢＴ２を中心とした半径方向において電
界集中緩和を行うことができ、所望の耐圧を確保するこ
とができる。

【００３９】これまで説明してきたものの他にも、以下
のように実施してもよい。第１の素子としてｎチャネル
型ＩＧＢＴを用いたが、ｐチャネル型ＩＧＢＴに適用し
たり、ＩＧＢＴの他にもパワーＭＯＳＦＥＴ等に適用し
てもよい。

【００４０】又、第２の素子としてツェナーダイオード
（より正確にはツェナーダイオード対）を用いたが、抵
抗を用いてもよい。要は、第１の素子に加わる電圧が過
大になったときに第１の素子を作動させて同素子を保護
する機能を有するものであればよい。

【００４１】又、等電位リングの数は、前述した実施形
態では「３」であったが、「２」であったり、「４」以
上でもよい。

【図面の簡単な説明】

【図１】 実施の形態におけるチップの平面図。

【図２】 図１でのＡ−Ａ断面図。

【図３】 要部での平面図。

【図４】 絶縁分離型半導体装置および外部機器の電気
的な構成図。

【図５】 耐圧のシミュレーション結果を示す図。

【図６】 耐圧のシミュレーション結果を示す図。

【図７】 従来構造での等電位分布と電界強度のシミュ
レーション結果を示す図。

【図８】 本実施形態での等電位分布と電界強度のシミ
ュレーション結果を示す図。

【図９】 従来の絶縁分離型半導体装置を示す断面図。

【図１０】 従来の絶縁分離型半導体装置における平面
図。

【符号の説明】

２…第１の素子としてのＩＧＢＴ、３…半導体基板とし
てのシリコン基板、１４…絶縁膜としてのシリコン酸化
膜、１５…等電位リング群、１６，１７，１８…等電位
リング、１９…第２の素子を構成するツェナーダイオー
ド群、２２…第２の素子を構成するツェナーダイオード
群

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 直人 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された第１の素子と、 第１の素子形成領域の周囲における前記半導体基板の上
   に形成された絶縁膜と、 多重の導電性リングよりなり、前記絶縁膜の上における
   第１の素子形成領域の外周側に配置され、最も外周側の
   リングが前記半導体基板に電気的に接続されるとともに
   最も内周側のリングが前記第１の素子の端子と電気的に
   接続された等電位リング群と、 前記絶縁膜の上において前記等電位リング群での内外の
   等電位リングの間に配置され、一端が内周側の等電位リ
   ングに電気的に接続され、他端が外周側の等電位リング
   に電気的に接続された第２の素子とを備えた絶縁分離型
   半導体装置であって、 内外の等電位リングの間に、帯状の第２の素子を環状に
   延設し、第２の素子と外周側の等電位リングとを連結す
   るとともに、第２の素子と内周側の等電位リングとを連
   結したことを特徴とする絶縁分離型半導体装置。
2. 【請求項２】 第２の素子と外周側の等電位リングとの
   連結箇所のピッチと、第２の素子と内周側の等電位リン
   グとの連結箇所のピッチとを等しくした請求項１に記載
   の絶縁分離型半導体装置。
3. 【請求項３】 第２の素子と外周側の等電位リングとの
   連結箇所のピッチと、第２の素子と内周側の等電位リン
   グとの連結箇所のピッチとを等しくするとともに、帯状
   の第２の素子の延設方向において前記ピッチの１／２だ
   けズラした位置を連結箇所とした請求項１に記載の絶縁
   分離型半導体装置。