CN111627802A - 一种碳化硅器件制备方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 139
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 138
- 238000002360 preparation method Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 238000005468 ion implantation Methods 0.000 claims abstract description 46
- 230000006378 damage Effects 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 238000002347 injection Methods 0.000 claims abstract description 7
- 239000007924 injection Substances 0.000 claims abstract description 7
- 239000007788 liquid Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000945 filler Substances 0.000 claims description 19
- 238000002513 implantation Methods 0.000 claims description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 150000004706 metal oxides Chemical class 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910017604 nitric acid Inorganic materials 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 229960000583 acetic acid Drugs 0.000 claims description 6
- 239000012362 glacial acetic acid Substances 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000013078 crystal Substances 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 45
- 150000002500 ions Chemical class 0.000 description 21
- 230000008569 process Effects 0.000 description 20
- 238000001312 dry etching Methods 0.000 description 7
- IYYIVELXUANFED-UHFFFAOYSA-N bromo(trimethyl)silane Chemical compound C[Si](C)(C)Br IYYIVELXUANFED-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- -1 silicon fluorine oxide Chemical compound 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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Abstract
本发明涉及一种碳化硅器件制备方法，包括：提供碳化硅基底，碳化硅基底具有第一导电类型，在碳化硅基底的正面上形成硬掩膜，硬掩膜上开设有注入窗口；对碳化硅基底进行第二导电类型离子注入，使部分碳化硅基底晶格结构被破坏，形成具有预设形貌的晶格损伤区，第二导电类型与第一导电类型具有相反的导电性能；利用腐蚀液对碳化硅基底进行湿法刻蚀，以去除晶格损伤区内的碳化硅，形成具有预设形貌的沟槽。通过离子注入形成晶格损伤区，再利用湿法刻蚀晶格损伤区形成沟槽，该刻蚀方法形成的沟槽不会出现微沟槽，且选择离子注入的导电类型与基底的导电类型相反，可避免离子注入对基底掺杂浓度的影响。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种碳化硅器件制备方法。
背景技术
碳化硅材料属于第三代宽带隙半导体材料，相比于传统的硅材料，碳化硅具有更高的临界击穿电场、更高的热导率、更高的载流子饱和漂移速度等，因此更适合用于制备耐高压高温器件。在碳化硅器件的制备工艺中，通常需要在碳化硅基底内开设沟槽，而由于碳化硅硬度较大，且性能稳定，湿法刻蚀难以有效刻蚀掉碳化硅，因此，目前常用等离子体干法刻蚀工艺在碳化硅基底上开设沟槽。但是，在对碳化硅基底进行干法刻蚀工艺时，由于相对于其他平面区域，沟槽拐角处产生的反应物较难排除，反应物在拐角处与氧气再次发生反应形成硅氟氧化合物(SiFxOy)，硅氟氧化合物更容易被充电而改变刻蚀电场，使更多带电刻蚀离子偏向沟槽拐角处，对拐角处的碳化硅进行刻蚀。因此，利用干法刻蚀工艺刻蚀碳化硅时，对不同区域的碳化硅的刻蚀强度并不均一，沟槽拐角处的刻蚀强度比其他平面内的刻蚀强度要大，导致沟槽拐角处出现微沟槽。如图1所示，在刻蚀出的沟槽内形成微沟槽A。一旦形成微沟槽，后续往沟槽填充物质时，在微沟槽处容易出现空洞，影响碳化硅器件的可靠性。
发明内容
基于此，有必要针对使用干法刻蚀工艺刻蚀碳化硅基底形成沟槽的过程中，容易在沟槽拐角形成微沟槽的的问题，提出一种新的碳化硅器件制备方法。
一种碳化硅器件制备方法，包括：
提供碳化硅基底，所述碳化硅基底具有第一导电类型，在所述碳化硅基底的正面上形成硬掩膜，所述硬掩膜上开设有注入窗口；
对所述碳化硅基底进行第二导电类型离子注入，破坏部分所述碳化硅基底的晶格结构的周期性排列，形成具有预设形貌的晶格损伤区，所述第二导电类型与所述第一导电类型具有相反的导电性能；
利用腐蚀液对所述碳化硅基底进行湿法刻蚀，以去除所述晶格损伤区内的碳化硅，形成具有预设形貌的沟槽。
在上述碳化硅器件制备方法中，先通过离子注入破坏部分碳化硅基底的晶格结构的周期性排列，形成预设形貌的晶格损伤区，晶格损伤区中的碳化硅为处于亚稳态状态，其稳定性小于晶格结构未被损坏的稳态碳化硅，可以被腐蚀液腐蚀掉，由于晶格损伤区的碳化硅可以被刻蚀，而除晶格损伤区之外的其他区域的碳化硅不容易被刻蚀，再通过湿法刻蚀工艺，湿法刻蚀仅腐蚀掉晶格损伤区的碳化硅，形成具有预设形貌的沟槽。由于湿法刻蚀比干法刻蚀具有更好的均匀性，因此通过湿法刻蚀工艺刻蚀碳化硅形成沟槽时，不会在沟槽拐角处出现微沟槽，刻蚀出来的沟槽具有更好的形貌。同时，碳化硅基底具有第一导电类型，注入离子具有第二导电类型，选用与基底导电类型相反的离子进行注入，使第二导电类型离子注入第一导电类型碳化硅基底，由于导电类型相反，会在第二导电类型离子注入区的边界形成PN结，阻止注入离子向非注入区扩散，以避免注入离子影响碳化硅基底的掺杂浓度，从而避免因离子注入而影响器件性能，即通过控制注入离子的导电类型，可避免在沟槽形成过程中影响碳化硅基底的掺杂浓度。
在其中一个实施例中，还包括：
在所述沟槽内形成填充物。
在其中一个实施例中，所述硬掩膜包括多晶硅或二氧化硅。
在其中一个实施例中，所述晶格损伤区的纵向剖面呈矩形或平行四边形或梯形。
在其中一个实施例中，所述离子注入的注入能量范围为100Kev到1Mev。
在其中一个实施例中，所述离子注入浓度范围为1×1017cm-3到9×1025cm-3。
在其中一个实施例中，所述腐蚀液包括硝酸、冰乙酸和氢氟酸，所述硝酸、冰乙酸和氢氟酸的体积浓度配比为3:2:1。
在其中一个实施例中，所述碳化硅器件包括沟槽型结势垒肖特基二极管，所述填充物为金属，所述第一导电类型为N型，所述第二导电类型为P型，所述制备方法还包括：
在所述碳化硅基底的正面和所述填充物上形成阳极金属层，在所述碳化硅基底的背面形成阴极金属层。
在其中一个实施例中，所述碳化硅器件包括沟槽型金属氧化物半导体器件，所述填充物为半导体材料，在在所述沟槽内形成填充物的步骤之前还包括：
在所述沟槽的内壁形成一层介质层，且所述介质层未填满所述沟槽。
在其中一个实施例中，所述沟槽型金属氧化物半导体器件为沟槽型垂直双扩散金属氧化物半导体场效应管或沟槽型金属氧化物半导体肖特基势垒二极管。
附图说明
图1为传统技术中碳化硅器件通过干法刻蚀形成的沟槽的电镜图；
图2为本发明一实施例中碳化硅器件制备方法步骤流程图；
图3为本发明一实施例中形成晶格损伤区后的结构示意图；
图4为本发明一实施例中形成沟槽后的结构示意图；
图5为本发明一实施例中沟槽型TJBS二极管的结构示意图；
图6为本发明一实施例中沟槽内填充半导体材料的结构示意图；
图7为本发明一实施例中沟槽型TMBS二极管的结构示意图；
图8为本发明一实施例中沟槽型VDMOS管的结构示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图2所示为碳化硅器件制备方法的步骤流程图，该方法包括：
步骤S100：提供碳化硅基底，所述碳化硅基底具有第一导电类型，在所述碳化硅基底的正面上形成硬掩膜，所述硬掩膜上开设有注入窗口。
如图3所示，提供碳化硅基底100，在碳化硅基底100上形成硬掩膜200，硬掩膜200上开设有注入窗口210。其中，碳化硅基底100包含碳化硅衬底，碳化硅衬底上可形成外延层，也可不形成外延层。在一实施例中，碳化硅基底100具有包括碳化硅衬底和自碳化硅衬底通过外延生长形成的外延层，该外延层实际为碳化硅衬底的延伸层，外延层的材料也为碳化硅，后续离子注入具体是对该外延层进行离子注入，即沟槽形成于外延层内。
其中，硬掩膜200为在碳化硅基底100表面生成的无机薄膜材料，因此，硬掩膜200的硬度较大。在一实施例中，该硬掩膜200包括多晶硅或二氧化硅。在一实施例中，是通过光刻与刻蚀工艺形成具有注入窗口210的硬掩膜200，具体为在碳化硅基底100上淀积一层硬掩膜200，在硬掩膜200上涂覆一层光刻胶层300，通过第一次刻蚀工艺刻蚀光刻胶层300，在光刻胶层300上开设刻蚀窗口，通过第二刻蚀工艺刻蚀暴露出来的硬掩膜200，在硬掩膜200上开设注入窗口210。由于碳化硅基底100的硬度较大，对碳化硅基底100进行一定深度的离子注入时，所需注入能量相对较高，利用硬掩膜200作为屏蔽层，可以有效阻挡注入离子进入硬掩膜200下方的碳化硅基底100内。
步骤S200：对所述碳化硅基底进行第二导电类型离子注入，破坏部分所述碳化硅基底的晶格结构的周期性排列，形成具有预设形貌的晶格损伤区，所述第二导电类型与所述第一导电类型具有相反的导电性能。
对第一导电类型碳化硅基底100进行第二导电类型离子注入，形成具有预设形貌的晶格损伤区111，进行离子注入后的离子注入区具有第二导电类型，第一导电类型与第二导电类型具有相反的导电性能，如，当第一导电类型为P型时，第二导电类型为N型，当第一导电类型为N型时，第二导电类型为P型。在一具体实施例中，进行P型掺杂的元素选用铝，进行N型掺杂的元素可选用氮。在进行离子注入时，若注入离子与碳化硅基底的掺杂离子导电类型相同，将会影响碳化硅基底的掺杂浓度，从而影响器件性能。在本发明中，选用注入离子的导电类型与碳化硅基底100的导电类型相反，形成的离子注入区的导电类型与碳化硅基底100的导电类型相反，离子注入区在边界处会形成PN结，阻止注入离子扩散至非注入区域，避免影响碳化硅基底100的掺杂浓度，从而避免影响器件性能，在后续形成沟槽后的碳化硅基底的掺杂浓度基本保持不变，制备出的碳化硅器件的性能更加理想。在本实施例中，离子注入碳化硅基底100后，离子并未完全处于碳化硅基底100的晶格上，离子会对半导体基底100的晶格结构带来一定的损伤，形成晶格损伤区111，晶格损伤区111中的碳化硅处于亚稳态状态。
由于碳化硅基底硬度较大，进行离子注入的注入能量较大，在一实施例中，离子注入的注入能量范围为100Kev到1Mev。离子注入能量的大小影响晶格损伤区111的深度，离子注入能量越大，晶格损伤区111的深度h1越大，因此可以通过控制离子注入能量的大小控制晶格损伤区111的深度。在一实施例中，晶格损伤区111的深度范围为0.1μm～1μm。在一实施例中，离子注入的浓度范围为1×1017cm-3到9×1025cm-3，在该范围内，能够有效破坏碳化硅基底的晶格结构，且浓度越大，碳化硅基底中的晶格结构被破坏的程度越高，晶格损伤区111更容易被腐蚀。
同时，还可通过控制离子注入的方向控制晶格损伤区111的侧面的倾斜方向与角度，定义离子注入方向与碳化硅基底100正面的法线之间的夹角为注入角度，当注入角度为0°时，垂直于碳化硅基底100的正面进行离子注入，所形成的晶格损伤区的纵向剖面为矩形；当注入角度不为0且离子注入的注入方向平行时，所形成的晶格损伤区的纵向剖面为平行四边形；当硬掩膜200两侧的注入方向不同且注入角度不为0时，所形成的晶格损伤区的纵向剖面为梯形。由于在后续湿法刻蚀步骤中刻蚀掉晶格损伤区111形成预设形貌的沟槽，沟槽的形貌与晶格损伤区111的形貌保持一致，因此，可先设定所需沟槽的形貌，根据沟槽形貌得到所需晶格损伤区111的形貌，根据所需晶格损伤区111的形貌，调节注入能量和注入角度进行离子注入即可。
步骤S300：利用腐蚀液对所述碳化硅基底进行湿法刻蚀，以去除所述晶格损伤区内的碳化硅，形成具有预设形貌的沟槽。
如图4所示，利用腐蚀液对碳化硅基底100进行湿法刻蚀，以去除晶格损伤区111内的碳化硅，形成具有预设形貌的沟槽120。相对于干法刻蚀，湿法刻蚀更加均匀，刻蚀形成的沟槽120不会出现微沟槽的现象。
由于在刻蚀过程中，晶格损坏区内的处于亚稳态的碳化硅能被刻蚀掉而其他区域的处于稳态的碳化硅不能被刻蚀，亚稳态的碳化硅被刻蚀掉后在碳化硅基底100内形成沟槽120，因此沟槽120与晶格损伤区111的形貌基本保持一致。控制晶格损伤区111的形貌即可控制沟槽的形貌，当晶格损伤区111的纵向剖面为矩形时，对应形成的沟槽120的纵向剖面也为矩形，当晶格损伤区111的纵向剖面为平行四边形时，对应形成的沟槽120的纵向剖面也为平行四边形，当晶格损伤区111的纵向剖面为梯形时，对应形成的沟槽120的纵向剖面也为梯形。
同时，由于在实际的离子注入过程中，注入离子的分布呈高斯分布，在高斯分布的尾部，即注入较深地方的注入离子分布较少，该区域有少量离子注入但是不足以破坏碳化硅基底100的晶格结构的周期性排列，且由于离子注入过程中，注入离子会在碳化硅基底100内部发生一系列较为复杂的相互作用，如发生散射现象，因此在实际的离子注入过程中，离子注入区中的绝大部分区域的晶格结构被破坏，处于亚稳态状态，但是在离子注入区的边缘仍有少数碳化硅具有第二导电类型离子注入，但是未破坏晶格结构的周期性排列，晶格结构未被破坏的离子注入区仍处于稳定状态。因此，在湿法刻蚀过程中，只有处于亚稳态的离子注入区被刻蚀掉，即只有晶格损伤区111被刻蚀掉，如图4所示，刻蚀后的碳化硅基底100上还残留有稳态离子注入区112，稳态离子注入区112具有第二导电类型。在本发明中，通过控制注入离子的导电类型与碳化硅基底100的导电类型相反，即残留的稳态离子注入区112与碳化硅基底100的导电类型相反，可以避免残留的注入离子影响碳化硅基底100的掺杂浓度，继而避免上述过程影响器件的性能。
在一实施例中，上述实施例中使用的腐蚀液可为硅基腐蚀液，该腐蚀液包括硝酸和氢氟酸，利用硝酸和氢氟酸腐蚀晶格损伤区内的碳化硅。在一实施例中，腐蚀液具体包括硝酸、冰乙酸和氢氟酸，且硝酸、冰乙酸和氢氟酸的体积浓度配比为3:2:1，该配比下的腐蚀液能够有效地对晶格损伤区内的碳化硅进行腐蚀。在一实施例中，在步骤100中，通过光刻和刻蚀工艺在硬掩膜200上开设注入窗口210的过程中，在硬掩膜200上形成的光刻胶层300可在步骤S300之前去除，也可不做处理，在步骤S300中的湿法刻蚀中，碳化硅基底100上的硬掩膜200和光刻胶层300同晶格损伤区111一起被腐蚀液刻蚀掉。
在一实施例中，在形成沟槽后，还包括步骤S400。
步骤S400：在所述沟槽内形成填充物。
在本发明中，在碳化硅基底100上开设有沟槽120后，需要在沟槽120内注入填充物形成具体的碳化硅器件。由于本方案是通过湿法刻蚀形成沟槽，沟槽内不会出现微沟槽，因此在注入填充物时，不会出现空洞，器件性能更加稳定。
在一实施例中，如图5所示，碳化硅器件包括沟槽型结势垒肖特基(TrenchJunction Barrier Schottky，以下简称TJBS)二极管，沟槽内的填充物质130为金属，碳化硅基底100的导电类型为N型，上诉注入离子的导电类型为P型，因此，沟槽120的内壁上残留的稳态离子注入区112为P型。在沟槽内填充金属后，在填充物130上和碳化硅基底100的正面形成阳极金属层400，并在碳化硅基底100的背面形成阴极金属层500，由此形成TJBS二极管。
在一实施例中，填充的金属为势垒金属，如钛或钼。在本实施例中，由于沟槽120的内壁残留有稳态离子注入区112，且该稳态离子注入区112为P型，该稳态离子注入区112与碳化硅基底100在接触面形成PN结，即该TJBS二极管实际结合了肖特基结和PN结，增强TJBS二极管的反向阻挡特性。
在一实施例中，碳化硅器件包括沟槽型金属氧化物半导体器件，沟槽内的填充物130为半导体材料。在一实施例中，该半导体材料具有第二导电类型，即填充的半导体材料与离子注入的导电类型相同，因此即使残留有第二导电类型的离子注入区，由于填充物质与残留的离子注入区的导电类型相同，也不会影响器件的功能实现。如图6所示，该半导体材料具体可为多晶硅。在沟槽内形成填充物130之前，该方法还包括：在沟槽内壁形成一层介质层140，该介质层140未填满该沟槽，在形成介质层140后，再向沟槽内注入填充物130。在一实施例中，该介质层为氧化硅层。
在一具体的实施例中，如图7所示，该沟槽型金属氧化物半导体器件为沟槽型金属氧化物半导体肖特基势垒(Trench MOS Barrier Schottky，以下简称TMBS)二极管，沟槽型TMBS二极管的沟槽内壁形成有一层介质层140，形成介质层140后在注入填充物质130，该介质层140可为氧化硅，该填充物质130可为多晶硅，TMBS二极管与JMBS二极管的区别在于沟槽内的填充物质不同。在沟槽内形成填充物130后，形成TMBS的工艺还包括：在填充物130上和碳化硅基底100的正面形成阳极金属层400，并在碳化硅基底100的背面形成阴极金属层500，由此形成TMBS二极管。
在一具体的实施例中，如图8所示，该沟槽型金属氧化物半导体器件为沟槽型垂直双扩散金属氧化物半导体场效应管(Vertical Double diffused Metal OxideSemiconductor，以下简称VDMOS管)，沟槽型VDMOS管的沟槽内壁形成有一层介质层140，形成介质层140后在注入填充物质130，该介质层140可为氧化硅，该填充物质130可为多晶硅，各沟槽内的介质层和填充物质形成一沟槽栅结构。在一实施例中，在形成沟槽栅结构之后，沟槽型VDMOS管的制备工艺还包括：对沟槽两侧的碳化硅基底进行掺杂形成第二导电类型体区150，对第二导电类型体区150进行掺杂形成第一导电类型源区160，在第一导电类型源区160和沟槽栅结构上形成层间介质层600，在层间介质层600上形成源极金属层700和栅极金属层(图8中未示出)，源极金属层700通过源区接触孔610与各第一导电类型源区160连接，栅极金属层通过栅区接触孔(图8中未示出)与各沟槽栅结构中的填充物质130连接，在碳化硅基底100的背面形成漏极金属层800，分别通过源极金属层700、栅极金属层、漏极金属层800引出源极、栅极和漏极，由此完成沟槽型VDMOS的制备。在本实施例中，由于残留于沟槽内壁处的稳态离子注入区112具有第二导电类型，与第二导电类型体区150的导电类型相同，与第一导电类型源区160的导电类型相反，因此该稳态离子注入区112实际也可以作为沟道区，不影响对源区和漏区电流的开通和关断。
以上仅示例性地列举了几种具体的碳化硅器件以及对应的沟槽结构，但并不限于此，本方案同样适用于其他具有沟槽结构的碳化硅器件。
在本发明中，采用离子注入和湿法刻蚀相结合方式，能够对碳化硅基底进行有效刻蚀，且形成的沟道形貌较好，不会出现微沟槽现象。另，选用与碳化硅基底导电类型相反的离子注入，能够避免离子注入影响碳化硅基底第一导电类型掺杂浓度，形成沟槽后的碳化硅基底的掺杂浓度不变，因此可以避免刻蚀沟槽对器件性能的影响。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种碳化硅器件制备方法，其特征在于，包括：
提供碳化硅基底，所述碳化硅基底具有第一导电类型，在所述碳化硅基底的正面上形成硬掩膜，所述硬掩膜上开设有注入窗口；
对所述碳化硅基底进行第二导电类型离子注入，破坏部分所述碳化硅基底的晶格结构的周期性排列，形成具有预设形貌的晶格损伤区，所述第二导电类型与所述第一导电类型具有相反的导电性能；
利用腐蚀液对所述碳化硅基底进行湿法刻蚀，以去除所述晶格损伤区内的碳化硅，形成具有预设形貌的沟槽。
2.如权利要求1所述的碳化硅器件制备方法，其特征在于，还包括：
在所述沟槽内形成填充物。
3.如权利要求1所述的碳化硅器件制备方法，其特征在于，所述硬掩膜包括多晶硅或二氧化硅。
4.如权利要求1所述的碳化硅器件制备方法，其特征在于，所述晶格损伤区的纵向剖面呈矩形或平行四边形或梯形。
5.如权利要求1所述的碳化硅器件制备方法，其特征在于，所述离子注入的注入能量范围为100Kev到1Mev。
6.如权利要求1所述的碳化硅器件制备方法，其特征在于，所述离子注入浓度范围为1×1017cm-3到9×1025cm-3。
7.如权利要求5所述的碳化硅器件制备方法，其特征在于，所述腐蚀液包括硝酸、冰乙酸和氢氟酸，所述硝酸、冰乙酸和氢氟酸的体积浓度配比为3:2:1。
8.如权利要求2所述的碳化硅器件制备方法，其特征在于，所述碳化硅器件包括沟槽型结势垒肖特基二极管，所述填充物为金属，所述第一导电类型为N型，所述第二导电类型为P型，所述制备方法还包括：
在所述碳化硅基底的正面和所述填充物上形成阳极金属层，在所述碳化硅基底的背面形成阴极金属层。
9.如权利要求2所述的碳化硅器件制备方法，其特征在于，所述碳化硅器件包括沟槽型金属氧化物半导体器件，所述填充物为半导体材料，在在所述沟槽内形成填充物的步骤之前还包括：
在所述沟槽的内壁形成一层介质层，且所述介质层未填满所述沟槽。
10.如权利要求2所述的碳化硅器件制备方法，其特征在于，所述沟槽型金属氧化物半导体器件为沟槽型垂直双扩散金属氧化物半导体场效应管或沟槽型金属氧化物半导体肖特基势垒二极管。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| KR19980029023A (ko) * | 1996-10-25 | 1998-07-15 | 문정환 | 반도체 소자의 격리영역 형성방법 |
| JP2001053138A (ja) * | 1999-08-10 | 2001-02-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR20050007984A (ko) * | 2003-07-12 | 2005-01-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 트렌치 형성방법 |
| KR20060058529A (ko) * | 2004-11-25 | 2006-05-30 | 삼성전자주식회사 | 포토 마스크 제조방법 |
| CN104916537A (zh) * | 2014-03-11 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| KR19980029023A (ko) * | 1996-10-25 | 1998-07-15 | 문정환 | 반도체 소자의 격리영역 형성방법 |
| JP2001053138A (ja) * | 1999-08-10 | 2001-02-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR20050007984A (ko) * | 2003-07-12 | 2005-01-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 트렌치 형성방법 |
| KR20060058529A (ko) * | 2004-11-25 | 2006-05-30 | 삼성전자주식회사 | 포토 마스크 제조방법 |
| CN104916537A (zh) * | 2014-03-11 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078062A (zh) * | 2021-03-26 | 2021-07-06 | 光华临港工程应用技术研发(上海)有限公司 | 一种肖特基二极管的制造方法 |
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