CN113990801A - 多级沟槽半导体器件及其制作方法 - Google Patents
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Abstract
本申请公开了一种多级沟槽半导体器件及其制作方法中，包括：外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；所述深沟槽的侧壁以及底部具有掺杂层；所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。本申请技术方案可以增强器件的可制造性和可靠性。
Description
技术领域
本申请涉及半导体器件技术领域，更具体的，涉及一种多级沟槽半导体器件及其制作方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
电子设备实现各种功能的主要结构是集成电路，而半导体器件是集成电路的重要组成电子元件。SiC作为近十几年来迅速发展的宽禁带半导体材料，与其它半导体材料，比如Si、GaN及GaAs相比，SiC材料具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点。SiC可以热氧化生成二氧化硅，使得SiC MOSFET及SBD(Schottky barrier diodes，肖特基二极管)等功率器件和电路的实现成为可能。自20世纪90年代以来，SiC MOSFET和SBD等功率器件已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
由于碳化硅材料的特性，如果要实现较大注入深度的掺杂，高能量的离子注入会导致其晶格损伤。为了在碳化硅材料中进行较大深度的掺杂区域，需要通过在碳化硅材料中形成深沟槽，通过在深沟槽的表面形成掺杂层作为掺杂区域。但是，由于深沟槽的深度较大，导致所述深沟槽内的掺杂层厚度不均匀，影响器件的性能。
发明内容
有鉴于此，本申请提供了一种多级沟槽半导体器件及其制作方法，方案如下：
一种多级沟槽半导体器件，包括：
外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；
设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；
所述深沟槽的侧壁以及底部具有掺杂层；
所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；
其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。
优选的，在上述多级沟槽半导体器件中，所述掺杂层为位于所述深沟槽的侧壁表面内以及底部表面内的离子注入层。
优选的，在上述多级沟槽半导体器件中，所述电场缓冲区与所述掺杂层位于同一离子注入层。
优选的，在上述多级沟槽半导体器件中，所述电场缓冲区与所述掺杂层为不同的离子注入层。
优选的，在上述多级沟槽半导体器件中，所述掺杂层为覆盖所述深沟槽的侧壁表面上以及底部表面上的外延覆盖层。
优选的，在上述多级沟槽半导体器件中，所述电场缓冲区与所述掺杂层为同一外延覆盖层。
优选的，在上述多级沟槽半导体器件中，所述外延层为碳化硅外延层，所述深沟槽的深度不小于1μm。
优选的，在上述多级沟槽半导体器件中，在平行于所述外延片的方向上，所述电场缓冲区的宽度为200nm-500nm。
本申请还提供了一种多级沟槽半导体器件的制作方法，包括：
提供一种外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；
在所述外延层背离所述半导体基底一侧形成深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；
形成与所述外延层反型掺杂的掺杂层；所述深沟槽的侧壁以及底部具有所述掺杂层；
其中，所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触。
优选的，在上述制作方法中，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；在形成所述深沟槽前，通过一次离子注入形成所述电场缓冲区；形成所述深沟槽后，所述深沟槽贯穿所述电场缓冲区，所述电场缓冲区与第1级子沟槽的侧壁接触；
形成与所述外延层反型掺杂的掺杂层，包括：
通过另一次离子注入，在各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内均进行同步离子注入，形成所述掺杂层；
其中，所述电场缓冲区与所述掺杂层为不同的离子注入层。
优选的，在上述制作方法中，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；
形成与所述外延层反型掺杂的掺杂层，包括：
通过同一次离子注入，在所述深沟槽开口的四周区域表面内、各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内同步离子注入，同步形成所述电场缓冲区与所述掺杂层；
其中，所述电场缓冲区与所述掺杂层位于同一离子注入层。
优选的，在上述制作方法中，在所述外延层背离所述半导体基底的一侧表面内形成具有M+1个子沟槽的所述深沟槽，在第一方向上，该M+1个所述子沟槽依次为第1级子沟槽至第M+1级子沟槽，M为大于1的正整数；
形成与所述外延层反型掺杂的掺杂层，包括：
通过外延工艺，在所述外延层背离所述半导体基底的一侧表面上、各级子沟槽的侧壁表面上、相邻两子沟槽之间的台阶表面上以及第M级子沟槽的底部表面上形成外延覆盖层；
对所述外延层背离所述半导体基底的一侧表面进行减薄，至露出第1级子沟槽与第2级子沟槽之间台阶表面上的外延覆盖层，作为所述电场缓冲区。
通过上述描述可知，本申请技术方案提供的多级沟槽半导体器件及其制作方法中，所述多级沟槽半导体器件包括：外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；所述深沟槽的侧壁以及底部具有掺杂层；所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。
由于所述深沟槽的深度较大，会导致深沟槽内的掺杂层厚度在第一方向上逐渐减小，特别是靠近开口位置，由于掺杂层的厚度较薄，避免在此位置产生漏电，以及电场集聚导致的漏电或击穿，可以增强器件的可制造性和可靠性。本申请技术方案通过电场缓冲区实现电压缓冲功能，通过多级沟槽结构，能够避免单一宽度沟槽导致的器件正向导通阻抗与肖特基区耐压以及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时，保持较低的正向导通阻抗。电场缓冲区可以增强器件的工艺容差，避免肖特基接触工艺在开口附近产生漏电，以及电场集聚导致的漏电或击穿问题，增强器件的可制造性和可靠性。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
图1为本申请实施例提供的一种多级沟槽半导体器件的结构示意图；
图2为本申请实施例提供的另一种多级沟槽半导体器件的结构示意图；
图3-图11为本申请实施例提供的一种多级沟槽半导体器件制作方法的工艺流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
碳化硅材料由于其特性，离子注入深度只能在1μm深度内，典型深度是600nm。如果采用更高能量的离子注入，虽然能够增大注入深度，更高能量的离子注入特别是Al离子注入，会造成晶格损伤，影响器件的可靠性。
可以先形成深沟槽，在深沟槽内形成所需的掺杂层，以实现较大深度的掺杂。如果深沟槽的深度超过1μm，会导致离子注入分布在深沟槽侧壁出现不连续以及靠近深沟槽开口厚度较薄的问题，导致产生器件击穿以及漏电等问题。虽然通过设置宽度由上至下逐渐变大，具有倾斜侧壁的深沟槽能够在一定程度上解决侧壁离子注入不连续以及靠近深沟槽开口厚度较薄的问题，但是，如果侧壁倾斜程度较大会增大元胞面积，影响集成度，如果侧壁倾斜程度较小，对问题改善效果有限，且难以量产制作。
采用具有多级沟槽结构的深沟槽能够解决侧壁离子注入分布不均匀的问题，同样无法较好的解决开口位置离子注入深度较薄的问题。
为了解决上述问题，本申请实施例技术方案中，采用多级沟槽结构，能够解决侧壁掺杂层不连续的问题，并通过电场缓冲区，能够解决由于开口位置掺杂层厚度较薄导致的可靠性问题。
目前碳化硅SBD，尤其是高压SBD器件，其击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，特别是平面型JBS器件，高耐压设计时由于P+区的注入深度受到工艺设备的限制，很难实现1um以上结深的P+注入。业界针对这一问题提出了采用沟槽式SBD的结构，可以实现较深的P+构造。然而单一宽度沟槽的SBD结构在沟槽深度与器件正向导通阻抗之间需要折中考虑，而在沟槽间距和沟槽间肖特基区的耐压和表面电场强度之间也需要折中考虑，这给高耐压SBD器件的设计带来矛盾。本申请技术方案提供了一种新颖的多级沟槽结构半导体器件，构造出一种新颖的沟槽式SBD器件，能避免器件设计时单一宽度的沟槽结构导致的器件正向导通阻抗与肖特基区耐压及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时保持较低的正向导通阻抗。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
如图1所示，图1为本申请实施例提供的一种多级沟槽半导体器件的结构示意图，包括：
外延片，所述外延片包括半导体基底11以及位于所述半导体基底11表面上的外延层12；
设置在所述外延层背离所述半导体基底一侧的深沟槽13；所述深沟槽13包括在第一方向上依次排布的多个子沟槽131；所述第一方向为所述深沟槽13的开口指向底部的方向(即图1中由上至下的方向)；相邻的两个子沟槽131中，靠近所述深沟槽底部的子沟槽131的宽度小于远离所述深沟槽底部的子沟槽131的宽度，即在所述第一方向上，前一级子沟槽131的宽度大于后一级子沟槽131的宽度；
所述深沟槽13的侧壁以及底部具有掺杂层14；
所述外延层12背离所述半导体基底11一侧表面内具有包围所述深沟槽开口的电场缓冲区15，所述电场缓冲区15与所述掺杂层14接触；
其中，所述掺杂层14以及所述电场缓冲区15均是与所述外延层12反型掺杂。
设定与电场缓冲区15直接接触的子沟槽131的深度为t1，在第一方向上，各级子沟槽的深度依次为t1至tn，n为正整数。可以基于工艺需求设定t1至tn的尺寸以及相对大小关系，本申请实施例对此不作具体限定。
本申请实施例所述多级沟槽半导体器件中深沟槽为多级沟槽结构，故相邻两个深沟槽13之间，二者相对的子沟槽之间的距离依次为S1、S2、…Sn，二者电场缓冲区域15之间的距离为S0，则有：
S0＜S1＜S2＜…＜Sn
本申请实施例所述多级沟槽半导体器件中，通过多级沟槽结构，能够解决深沟槽内掺杂层14不连续问题，通过所述电场缓冲区15，能够解决由于开口位置掺杂层14厚度较薄导致的漏电和击穿问题，增强了器件的可制造性和可靠性。
第一种实施方式中，可以通过离子注入工艺，形成所述掺杂层14。此时，所述掺杂层14为位于所述深沟槽13的侧壁表面内以及底部表面内的离子注入层。
当通过离子注入工艺形成所述掺杂层14时，可以通过同一次离子注入同步形成所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14位于同一离子注入层。其他方式中，还可以通过两次离子注入工艺，分别制备所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14为不同的离子注入层。
第二种实施方式中，还可以通过外延工艺，形成所述掺杂层14。此时，所述掺杂层14为覆盖所述深沟槽13的侧壁表面上以及底部表面上的外延覆盖层。
当通过外延工艺形成所述掺杂层14时，可以通过同一次外延工艺同步形成所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14为同一外延覆盖层。
本申请实施例中，所述外延层12为碳化硅外延层，所述深沟槽13的深度不小于1μm。由于碳化硅材料的性质导致无法直接通过离子注入形成深度不小于1μm的离子注入区域，本申请技术方案通过多级沟槽结构，能够在碳化硅材料较大深度内形成掺杂层14。
可选的，在平行于所述外延片的方向(即图1中水平方向)上，所述电场缓冲区15的宽度L为200nm-500nm，以实现较好的防漏电以及防击穿效果。
本申请实施例中，所述半导体基底11与所述外延层12为同型掺杂，且所述半导体基底11的掺杂浓度较大。如可以设置所述半导体基底11可以为N+型掺杂(N型重掺杂)，外延层12可以为N-型掺杂(N型轻掺杂)。所述掺杂层14与所述电场缓冲区15为同型掺杂，且均与所述外延层12是反型掺杂。如可以设定掺杂层14与所述电场缓冲区15均为P+型掺杂(P型重掺杂)。
如图2所示，图2为本申请实施例提供的另一种多级沟槽半导体器件的结构示意图，基于图1所示方式，图2所示结构还包括：
在具有所述掺杂层14的深沟槽13内，具有填充介质16，所述填充介质16包括绝缘介质、多晶硅以及致密孔洞填充特性好的金属等，所述金属包括钛钨合金、钛以及绿灯；
在所述外延层12背离所述半导体基底11的一侧表面具有图形化的第一电极171，第一电极171与电场缓冲区15以及深沟槽13内的掺杂层14和填充介质16均具有肖特基接触；
在所述半导体基底11背离所述外延层12的一侧表面具有肖特基接触的第二电极172；
其中，所述外延层12具有元胞区和终端区19。所述终端区19包括结终端扩展(JTE)或场限环(FLR)。所述深沟槽13位于所述元胞区，所述外延层12背离所述半导体基底11的一侧表面在第一电极171外的区域覆盖有绝缘介质层18，所述绝缘介质层18包括氮化硅和二氧化硅。所述外延层12具有切割区域20，用于不同器件之间的切割分离。
本申请实施例提供了一种新型的多级沟槽半导体器件，通过电场缓冲区15实现电压缓冲功能，通过多级沟槽结构，能够避免单一宽度沟槽导致的器件正向导通阻抗与肖特基区耐压以及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时，保持较低的正向导通阻抗。电场缓冲区15可以增强器件的工艺容差，避免肖特基接触工艺在开口附近产生漏电，以及电场集聚导致的漏电或击穿问题，增强器件的可制造性和可靠性。
基于上述实施例，本申请另一实施例还提供了一种多级沟槽半导体器件的制作方法，如图3-图5所示，该制作方法包括：
步骤S11：如图3所示，提供一种外延片，所述外延片包括半导体基底11以及位于所述半导体基底11表面上的外延层12。
步骤S12：如图4所示，在所述外延层12背离所述半导体基底11一侧形成深沟槽13；所述深沟槽13包括在第一方向上依次排布的多个子沟槽131；所述第一方向为所述深沟槽13的开口指向底部的方向；相邻的两个子沟槽131中，靠近所述深沟槽13底部的子沟槽131的宽度小于远离所述深沟槽13底部的子沟槽131的宽度；
其中，所述深沟槽13通过ICP、RIE或激光烧孔等工艺制作。
步骤S13：如图5所示，形成与所述外延层12反型掺杂的掺杂层14；所述深沟槽13的侧壁以及底部具有所述掺杂层14；
其中，所述外延层12背离所述半导体基底11一侧表面内具有包围所述深沟槽13开口的电场缓冲区15，所述电场缓冲区15与所述掺杂层14接触。
本申请实施例所述制作方法中，可以设置所述深沟槽13具有M个所述子沟槽131，在第一方向上，该M个所述子沟槽131依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数，M＝n。此时，形成与所述外延层12反型掺杂的掺杂层14，包括：如图6所示，通过同一次离子注入，在所述深沟槽13开口的四周区域表面内、各级子沟槽131的侧壁表面内、相邻两子沟槽之间的台阶(图6中虚线圆圈所示区域)表面内以及第M级子沟槽的底部表面内同步离子注入，同步形成所述电场缓冲区15与所述掺杂层14；其中，所述电场缓冲区15与所述掺杂层14位于同一离子注入层。该方式中，需要采用第一掩膜版01进行离子注入，第一掩膜版01中具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13及其开口周围对应电场缓冲区15的区域。
在深沟槽13内进行离子注入时，通过控制离子注入方向，在侧壁中进行一定角度的P+离子注入，以便于在侧壁表面内形成掺杂层14。
另一种方式中，在形成所述深沟槽13前，先如图7所示，通过一次离子注入形成所述电场缓冲区15。可以采用第二掩膜版02进行离子注入，第二掩膜版02具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13及其开口周围对应电场缓冲区15的区域。第一掩膜版01和第二掩膜版02为相同的掩膜版。
然后如图8所示，形成深沟槽13。形成所述深沟槽13后，所述深沟槽13贯穿所述电场缓冲区15，所述电场缓冲区15与第1级子沟槽的侧壁接触。
基于图7和图8，形成与所述外延层12反型掺杂的掺杂层14，包括：
如图9所示，通过另一次离子注入，在各级子沟槽131的侧壁表面内、相邻两子沟槽131之间的台阶表面内以及第M级子沟槽的底部表面内均进行同步离子注入，形成所述掺杂层14；
其中，所述电场缓冲区15与所述掺杂层14为不同的离子注入层。此时，所述电场缓冲区15与所述掺杂层14的掺杂浓度可以相同或是不同。
在图9所示方式中，采用第三掩膜版03进行离子注入，第三掩膜版03具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13，遮挡其他区域。
其他方式中，形成深沟槽13时，如图10所示，在所述外延层12背离所述半导体基底11的一侧表面内形成具有M+1个子沟槽的所述深沟槽13，在第一方向上，该M+1个所述子沟槽依次为第1级子沟槽至第M+1级子沟槽，M为大于1的正整数。
基于图10所示方式，形成与所述外延层12反型掺杂的掺杂层14，包括：
首先，如图11所示，通过外延工艺，在所述外延层12背离所述半导体基底11的一侧表面上、各级子沟槽131的侧壁表面上、相邻两子沟槽131之间的台阶表面上以及第M级子沟槽的底部表面上形成外延覆盖层31；
然后，对所述外延层12背离所述半导体基底11的一侧表面进行减薄，至露出第1级子沟槽与第2级子沟槽之间台阶表面上的外延覆盖层31，该台阶表面上的外延覆盖层31作为所述电场缓冲区15。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
需要说明的是，在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (12)
1.一种多级沟槽半导体器件，其特征在于，包括：
外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；
设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；
所述深沟槽的侧壁以及底部具有掺杂层；
所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；
其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。
2.根据权利要求1所述的多级沟槽半导体器件，其特征在于，所述掺杂层为位于所述深沟槽的侧壁表面内以及底部表面内的离子注入层。
3.根据权利要求2所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层位于同一离子注入层。
4.根据权利要求2所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层为不同的离子注入层。
5.根据权利要求1所述的多级沟槽半导体器件，其特征在于，所述掺杂层为覆盖所述深沟槽的侧壁表面上以及底部表面上的外延覆盖层。
6.根据权利要求5所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层为同一外延覆盖层。
7.根据权利要求1所述多级沟槽半导体器件，其特征在于，所述外延层为碳化硅外延层，所述深沟槽的深度不小于1μm。
8.根据权利要求1所述多级沟槽半导体器件，其特征在于，在平行于所述外延片的方向上，所述电场缓冲区的宽度为200nm-500nm。
9.一种多级沟槽半导体器件的制作方法，其特征在于，包括：
提供一种外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；
在所述外延层背离所述半导体基底一侧形成深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；
形成与所述外延层反型掺杂的掺杂层；所述深沟槽的侧壁以及底部具有所述掺杂层；
其中，所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触。
10.根据权利要求9所述的制作方法，其特征在于，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；在形成所述深沟槽前，通过一次离子注入形成所述电场缓冲区；形成所述深沟槽后，所述深沟槽贯穿所述电场缓冲区，所述电场缓冲区与第1级子沟槽的侧壁接触；
形成与所述外延层反型掺杂的掺杂层，包括：
通过另一次离子注入，在各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内均进行同步离子注入，形成所述掺杂层；
其中，所述电场缓冲区与所述掺杂层为不同的离子注入层。
11.根据权利要求9所述的制作方法，其特征在于，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；
形成与所述外延层反型掺杂的掺杂层，包括：
通过同一次离子注入，在所述深沟槽开口的四周区域表面内、各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内同步离子注入，同步形成所述电场缓冲区与所述掺杂层；
其中，所述电场缓冲区与所述掺杂层位于同一离子注入层。
12.根据权利要求9所述的制作方法，其特征在于，在所述外延层背离所述半导体基底的一侧表面内形成具有M+1个子沟槽的所述深沟槽，在第一方向上，该M+1个所述子沟槽依次为第1级子沟槽至第M+1级子沟槽，M为大于1的正整数；
形成与所述外延层反型掺杂的掺杂层，包括：
通过外延工艺，在所述外延层背离所述半导体基底的一侧表面上、各级子沟槽的侧壁表面上、相邻两子沟槽之间的台阶表面上以及第M级子沟槽的底部表面上形成外延覆盖层；
对所述外延层背离所述半导体基底的一侧表面进行减薄，至露出第1级子沟槽与第2级子沟槽之间台阶表面上的外延覆盖层，作为所述电场缓冲区。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111363556.3A CN113990801A (zh) | 2021-11-17 | 2021-11-17 | 多级沟槽半导体器件及其制作方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202111363556.3A CN113990801A (zh) | 2021-11-17 | 2021-11-17 | 多级沟槽半导体器件及其制作方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
| CN117055092A (zh) * | 2023-10-13 | 2023-11-14 | 湖北九峰山实验室 | 一种集成apd的宽禁带中子检测计数器及其制备方法 |
-
2021
- 2021-11-17 CN CN202111363556.3A patent/CN113990801A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
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| CN117055092B (zh) * | 2023-10-13 | 2023-12-26 | 湖北九峰山实验室 | 一种集成apd的宽禁带中子检测计数器及其制备方法 |
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