JP3348090B2 - 半導体モジュール - Google Patents
半導体モジュールInfo
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Description
【０００１】本発明は、２つの主表面を備えた半導体基
体と、少なくとも２つの電極と、半導体基体内に交互に
配置されたゾーンとを有しており、電極はそれぞれ少な
くとも一方の主表面上に配置されており、ゾーンは２つ
の主表面に対して垂直に延在しており、かつ相互に反対
の導電型であり、交互に配置されたゾーンは電圧を２つ
の電極に印加する際に相互に電荷キャリアによって空乏
化され、半導体基体内で２つの電極間にほぼ一定の電界
強度が形成される、半導体モジュールに関する。
体と、少なくとも２つの電極と、半導体基体内に交互に
配置されたゾーンとを有しており、電極はそれぞれ少な
くとも一方の主表面上に配置されており、ゾーンは２つ
の主表面に対して垂直に延在しており、かつ相互に反対
の導電型であり、交互に配置されたゾーンは電圧を２つ
の電極に印加する際に相互に電荷キャリアによって空乏
化され、半導体基体内で２つの電極間にほぼ一定の電界
強度が形成される、半導体モジュールに関する。
【０００２】ドイツ連邦共和国特許出願第４３０９７６
４号明細書から類似の半導体モジュールが公知である。
この刊行物には、第１の導電型の内部ゾーンを有する半
導体基体と、内部ゾーンおよび半導体基体の第１の主表
面に隣接する第２の導電型のベースゾーンと、このベー
スゾーン内に埋め込まれたソースゾーンと、半導体基体
の一方の主表面に隣接するドレインゾーンとを備えたパ
ワーＭＯＳＦＥＴが記載されている。内部ゾーンには第
２の導電型の複数の付加的なゾーンが設けられており、
この複数の付加的なゾーンの間に、第１の導電型で内部
ゾーンよりも高濃度にドープされた別の付加的なゾーン
が設けられている。
４号明細書から類似の半導体モジュールが公知である。
この刊行物には、第１の導電型の内部ゾーンを有する半
導体基体と、内部ゾーンおよび半導体基体の第１の主表
面に隣接する第２の導電型のベースゾーンと、このベー
スゾーン内に埋め込まれたソースゾーンと、半導体基体
の一方の主表面に隣接するドレインゾーンとを備えたパ
ワーＭＯＳＦＥＴが記載されている。内部ゾーンには第
２の導電型の複数の付加的なゾーンが設けられており、
この複数の付加的なゾーンの間に、第１の導電型で内部
ゾーンよりも高濃度にドープされた別の付加的なゾーン
が設けられている。
【０００３】パワーＭＯＳＦＥＴとして実現されたいわ
ゆる“ジャンクショントレンチ”方式により（この呼称
は付加的なゾーンをトレンチによって形成する点に基づ
く）、強く阻止されるＤＭＯＳトランジスタに特有のス
イッチオン抵抗を著しく改善することができる。そうで
ない場合ＤＭＯＳトランジスタで均一にドープされるド
リフトゾーンは、相互に反対の導電型で交互に配置され
たゾーン、すなわち交互に配置されたｎ型のドープゾー
ンおよびｐ型のドープゾーンで置換される。このｎ型に
ドープされたゾーンおよびｐ型にドープされたゾーンは
それぞれの電極に小さな電圧が印加されれば相互に電荷
キャリアによって空乏化されるので、この種のＤＭＯＳ
トランジスタではＰＩＮダイオードと同様に、阻止電圧
の印加時にほぼ一定の電界強度が２つの電極間、すなわ
ちドレイン電極とソース電極との間、または高濃度にド
ープされたｎ+型のドレイン端子とのｐ型の半導体基体
との間に形成される。ｎ型にドープされたゾーンはこの
場合ほぼ１桁のオーダだけ高濃度にドープされ、このこ
とによりスイッチオン抵抗が相応に低減される。
ゆる“ジャンクショントレンチ”方式により（この呼称
は付加的なゾーンをトレンチによって形成する点に基づ
く）、強く阻止されるＤＭＯＳトランジスタに特有のス
イッチオン抵抗を著しく改善することができる。そうで
ない場合ＤＭＯＳトランジスタで均一にドープされるド
リフトゾーンは、相互に反対の導電型で交互に配置され
たゾーン、すなわち交互に配置されたｎ型のドープゾー
ンおよびｐ型のドープゾーンで置換される。このｎ型に
ドープされたゾーンおよびｐ型にドープされたゾーンは
それぞれの電極に小さな電圧が印加されれば相互に電荷
キャリアによって空乏化されるので、この種のＤＭＯＳ
トランジスタではＰＩＮダイオードと同様に、阻止電圧
の印加時にほぼ一定の電界強度が２つの電極間、すなわ
ちドレイン電極とソース電極との間、または高濃度にド
ープされたｎ+型のドレイン端子とのｐ型の半導体基体
との間に形成される。ｎ型にドープされたゾーンはこの
場合ほぼ１桁のオーダだけ高濃度にドープされ、このこ
とによりスイッチオン抵抗が相応に低減される。
【０００４】上述の方式でドリフト領域を電荷キャリア
によって空乏化することはラテラル形のRESURFトランジ
スタ（reduced surface field transistor）でも適用さ
れ、これはJ.S.Ajit, Dan Kinzer & Niraj Ranjan, ″1
200V High-Side Lateral MOSFET in Junction-Isolated
Power IC Technology Using Two Field-Reduction Lay
ers″, in: International Rectifier, 233 Kansas S
t., El Segundo, CA90245, P230-P235 に記載されてい
る。この種のラテラル形のRESURFトランジスタは交互に
異なる導電型のゾーンを有するヴァーティカル形の構造
よりも簡単に製造できる。ただしラテラル形の構造は格
段に大きな必要面積を要し、これはヴァーティカル形の
構造の場合よりもほぼ係数１０だけ大きくなる。
によって空乏化することはラテラル形のRESURFトランジ
スタ（reduced surface field transistor）でも適用さ
れ、これはJ.S.Ajit, Dan Kinzer & Niraj Ranjan, ″1
200V High-Side Lateral MOSFET in Junction-Isolated
Power IC Technology Using Two Field-Reduction Lay
ers″, in: International Rectifier, 233 Kansas S
t., El Segundo, CA90245, P230-P235 に記載されてい
る。この種のラテラル形のRESURFトランジスタは交互に
異なる導電型のゾーンを有するヴァーティカル形の構造
よりも簡単に製造できる。ただしラテラル形の構造は格
段に大きな必要面積を要し、これはヴァーティカル形の
構造の場合よりもほぼ係数１０だけ大きくなる。
【０００５】半導体基体の主表面に対して垂直に延在す
るゾーンを交互に変化する導電型で形成するために、す
なわちｎ型にドープされたゾーンとｐ型にドープされた
ゾーンとを形成するために、現在種々の手法が説明され
ている。第１の手法では、相応のマスクを用いてｎ型に
ドープされたゾーンとｐ型にドープされたゾーンとを段
階的に“積み上げる”いわゆる積み上げ技術（Aufbaute
chnik）が使用される。また最近特に議論されている第
２の手法では、ディープトレンチまたはホールを例えば
ｎ型にドープされた半導体基体内にエッチングし、この
ようにして生じたホールに反対型にドープされた半導体
材料（したがって有利にはシリコン）をエピタキシャル
に充填する。６００Ｖのオーダの電圧に対してこのトレ
ンチないしホールは約４０μｍの深さを有さなければな
らず、その場合に幅は２μｍを大きく越えてはならな
い。
るゾーンを交互に変化する導電型で形成するために、す
なわちｎ型にドープされたゾーンとｐ型にドープされた
ゾーンとを形成するために、現在種々の手法が説明され
ている。第１の手法では、相応のマスクを用いてｎ型に
ドープされたゾーンとｐ型にドープされたゾーンとを段
階的に“積み上げる”いわゆる積み上げ技術（Aufbaute
chnik）が使用される。また最近特に議論されている第
２の手法では、ディープトレンチまたはホールを例えば
ｎ型にドープされた半導体基体内にエッチングし、この
ようにして生じたホールに反対型にドープされた半導体
材料（したがって有利にはシリコン）をエピタキシャル
に充填する。６００Ｖのオーダの電圧に対してこのトレ
ンチないしホールは約４０μｍの深さを有さなければな
らず、その場合に幅は２μｍを大きく越えてはならな
い。
【０００６】前述の第２の手法によれば、積み上げ技術
で可能となるよりも格段に小さなパターン、ひいては小
さなスイッチオン抵抗を実現することができる。ただし
この場合トレンチないしホールの充填が大きな問題とな
る。つまりいずれの場合でもトレンチをボイドなしに充
填することができるか否かという点が目下のところ未解
決である。６００Ｖのオーダの電圧に対する所望の電圧
耐性を得るためには、トレンチないしホールは４０μｍ
の深さを有さなければならない。現時点で開発段階にあ
る手法によるヴァーティカル形のRESURFトランジスタは
したがって、約６００Ｖまでの電圧耐性または約６００
Ｖ以上の電圧耐性を達成すべき場合には問題がある。
で可能となるよりも格段に小さなパターン、ひいては小
さなスイッチオン抵抗を実現することができる。ただし
この場合トレンチないしホールの充填が大きな問題とな
る。つまりいずれの場合でもトレンチをボイドなしに充
填することができるか否かという点が目下のところ未解
決である。６００Ｖのオーダの電圧に対する所望の電圧
耐性を得るためには、トレンチないしホールは４０μｍ
の深さを有さなければならない。現時点で開発段階にあ
る手法によるヴァーティカル形のRESURFトランジスタは
したがって、約６００Ｖまでの電圧耐性または約６００
Ｖ以上の電圧耐性を達成すべき場合には問題がある。
【０００７】冒頭に言及した形式の半導体モジュールは
ドイツ連邦共和国特許出願第４３０９７６４号明細書に
記載されており、上述の半導体モジュールに類似のモジ
ュールは同様に米国特許第５２１６２７５号明細書、お
よび国際出願第９７２９５１８号明細書にも記載されて
いる。交互に異なるドーパントでヴァーティカルにドー
プされたゾーンを形成する方法は国際出願第９７４０５
２７号明細書から公知である。さらに PATENT ABSTRACT
S OF JAPAN vol.016, No.008 (E-1152), 10. Jan. 1992
および１９９１年１０月１１日付日本国特許出願第０
３２２９４４３号明細書から、アイソレーションに用い
られるトレンチをボロフォスフォロシリケートガラスで
充填した半導体装置が公知である。この半導体装置には
機械的な応力を収容するために用いられる中空スペース
が存在している。ドイツ連邦共和国特許出願公開第１９
６００４００号明細書から、中空スペース上のプレーナ
形カバーを備えたマイクロマシン構成ユニットが公知で
ある。このカバーはメンブレイン層とカバー層とを有し
ており、これらの層は有利にはドープされたガラスから
成っている。カバー層はこの場合流し工程にかけられる
が、このカバー層は中空スペース内には流れ込まず、上
方エッジおよび下方エッジが平坦なカバーを形成する。
ドイツ連邦共和国特許出願第４３０９７６４号明細書に
記載されており、上述の半導体モジュールに類似のモジ
ュールは同様に米国特許第５２１６２７５号明細書、お
よび国際出願第９７２９５１８号明細書にも記載されて
いる。交互に異なるドーパントでヴァーティカルにドー
プされたゾーンを形成する方法は国際出願第９７４０５
２７号明細書から公知である。さらに PATENT ABSTRACT
S OF JAPAN vol.016, No.008 (E-1152), 10. Jan. 1992
および１９９１年１０月１１日付日本国特許出願第０
３２２９４４３号明細書から、アイソレーションに用い
られるトレンチをボロフォスフォロシリケートガラスで
充填した半導体装置が公知である。この半導体装置には
機械的な応力を収容するために用いられる中空スペース
が存在している。ドイツ連邦共和国特許出願公開第１９
６００４００号明細書から、中空スペース上のプレーナ
形カバーを備えたマイクロマシン構成ユニットが公知で
ある。このカバーはメンブレイン層とカバー層とを有し
ており、これらの層は有利にはドープされたガラスから
成っている。カバー層はこの場合流し工程にかけられる
が、このカバー層は中空スペース内には流れ込まず、上
方エッジおよび下方エッジが平坦なカバーを形成する。
【０００８】本発明の課題は、冒頭に言及した形式の半
導体モジュールをトレンチ内のボイドなどの大きな問題
なしに形成できるように改善し、さらにこのような半導
体モジュールを形成する方法、およびその有利な使用法
を提供することである。
導体モジュールをトレンチ内のボイドなどの大きな問題
なしに形成できるように改善し、さらにこのような半導
体モジュールを形成する方法、およびその有利な使用法
を提供することである。
【０００９】この課題は請求項１の上位概念に記載の半
導体モジュールにおいて、本発明の請求項１の特徴部分
に記載の構成により解決される。
導体モジュールにおいて、本発明の請求項１の特徴部分
に記載の構成により解決される。
【００１０】この種の半導体モジュールを形成する方法
は請求項９に記載されている。この方法の有利な使用法
は請求項１１に記載されている。
は請求項９に記載されている。この方法の有利な使用法
は請求項１１に記載されている。
【００１１】また本発明の有利な実施形態は従属請求項
に記載されている。
に記載されている。
【００１２】本発明の半導体モジュールで重要なのは、
このモジュールが少なくとも１つの中空スペースを有し
ており、この中空スペースが幅例えば１μｍ、深さ例え
ば４０μｍのトレンチ構造を有することである。この中
空スペースは主表面に対抗する側の端部で閉じられてお
り、この個所にガラス層が利用される。このガラス層は
例えばドープされたポロフォスフォロシリケートＢＰＳ
Ｇから成る。中空スペースを閉じる他の手法はカバー層
のスパッタリングである。
このモジュールが少なくとも１つの中空スペースを有し
ており、この中空スペースが幅例えば１μｍ、深さ例え
ば４０μｍのトレンチ構造を有することである。この中
空スペースは主表面に対抗する側の端部で閉じられてお
り、この個所にガラス層が利用される。このガラス層は
例えばドープされたポロフォスフォロシリケートＢＰＳ
Ｇから成る。中空スペースを閉じる他の手法はカバー層
のスパッタリングである。
【００１３】中空スペースの内壁には例えば二酸化ケイ
素から成るパシベーション層を設けることができる。
素から成るパシベーション層を設けることができる。
【００１４】本発明の半導体モジュールで重要なのは、
ホールないしトレンチの完全な充填を省略できる点であ
る。完全に充填するのではなく、トレンチは相互に反対
型にドープされ交互に配置されたゾーンを形成した後に
も維持される。これらのゾーンは例えばトレンチをエッ
チングし、続いてエピタキシャル堆積させるか、または
トレンチの内壁にドープされた酸化物を堆積させ、続い
てドープされた酸化物から拡散を行うことにより形成さ
れる。
ホールないしトレンチの完全な充填を省略できる点であ
る。完全に充填するのではなく、トレンチは相互に反対
型にドープされ交互に配置されたゾーンを形成した後に
も維持される。これらのゾーンは例えばトレンチをエッ
チングし、続いてエピタキシャル堆積させるか、または
トレンチの内壁にドープされた酸化物を堆積させ、続い
てドープされた酸化物から拡散を行うことにより形成さ
れる。
【００１５】トレンチ自体の形成については通常のエッ
チング技術または電気化学的プロセスを使用することが
できる。ただし、相互に反対型にドープされたゾーンを
形成した後に、トレンチが例えば４０μｍの深さ全体に
わたって約１μｍの開口部を有することが重要である。
チング技術または電気化学的プロセスを使用することが
できる。ただし、相互に反対型にドープされたゾーンを
形成した後に、トレンチが例えば４０μｍの深さ全体に
わたって約１μｍの開口部を有することが重要である。
【００１６】既に言及したように、トレンチを閉じる前
にその内壁が薄い酸化物層によってパシベーションされ
る。このために例えば５０ｎｍの厚さのゲート酸化物が
利用される。
にその内壁が薄い酸化物層によってパシベーションされ
る。このために例えば５０ｎｍの厚さのゲート酸化物が
利用される。
【００１７】トレンチないしホールの閉鎖は例えばドー
プされたガラス、例えばボロフォスフォロシリケートガ
ラスＢＰＳＧを堆積させ、続いて真空中でフローするこ
とにより行われる。ただしスパッタリングにより閉鎖層
をトレンチないしホール上に構成してもよい。
プされたガラス、例えばボロフォスフォロシリケートガ
ラスＢＰＳＧを堆積させ、続いて真空中でフローするこ
とにより行われる。ただしスパッタリングにより閉鎖層
をトレンチないしホール上に構成してもよい。
【００１８】ドープされたガラスの堆積後、このガラス
は通常の場合には希釈されたフッ化水素ＨＦによりウェ
ットケミカルにエッチバックされる。これにより平坦な
主表面構造が生じる。
は通常の場合には希釈されたフッ化水素ＨＦによりウェ
ットケミカルにエッチバックされる。これにより平坦な
主表面構造が生じる。
【００１９】ヴァーティカル形のRESURFトランジスタが
形成される場合には、トランジスタ構造体が続いてトレ
ンチ間にスタンダードＤＭＯＳセルを用いて形成され
る。ただしまず最初に例えばＤＭＯＳトランジスタを形
成し、続いてトレンチないしホールをエッチングして、
その後上述のようにドープおよび閉鎖を行うこともでき
る。
形成される場合には、トランジスタ構造体が続いてトレ
ンチ間にスタンダードＤＭＯＳセルを用いて形成され
る。ただしまず最初に例えばＤＭＯＳトランジスタを形
成し、続いてトレンチないしホールをエッチングして、
その後上述のようにドープおよび閉鎖を行うこともでき
る。
【００２０】以下に本発明を図に即して詳細に説明す
る。図１には、トレンチおよび交互に反対型にドープさ
れた層を形成する第１の方法を説明する半導体装置の断
面図が示されている。図２には、トレンチおよび交互に
反対型にドープされた層を形成する第２の方法を説明す
る半導体装置の断面図が示されている。図３〜図５に
は、トレンチを閉じる方法を説明する断面図が示されて
いる。図６には本発明の第１の実施例のＤＭＯＳトラン
ジスタの断面図が示されている。図７には本発明の別の
実施例のＤＭＯＳトランジスタの断面図が示されてい
る。
る。図１には、トレンチおよび交互に反対型にドープさ
れた層を形成する第１の方法を説明する半導体装置の断
面図が示されている。図２には、トレンチおよび交互に
反対型にドープされた層を形成する第２の方法を説明す
る半導体装置の断面図が示されている。図３〜図５に
は、トレンチを閉じる方法を説明する断面図が示されて
いる。図６には本発明の第１の実施例のＤＭＯＳトラン
ジスタの断面図が示されている。図７には本発明の別の
実施例のＤＭＯＳトランジスタの断面図が示されてい
る。
【００２１】図１には、ｎ+導電型領域２およびｐ導電
型領域３から成る半導体基体１が示されている。ｐ導電
型領域３は例えば基板として用いられるｎ+導電型領域
２上のエピタキシャルな堆積により形成される。
型領域３から成る半導体基体１が示されている。ｐ導電
型領域３は例えば基板として用いられるｎ+導電型領域
２上のエピタキシャルな堆積により形成される。
【００２２】ｐ導電型領域３にはエッチングにより深さ
Ｔが約４０μｍ、幅Ｂが約３μｍのトレンチ４が設けら
れる。エッチングに代えて電気化学的プロセスを利用し
てもよい。エッチング深さは領域３の厚さより小さくて
もよい。
Ｔが約４０μｍ、幅Ｂが約３μｍのトレンチ４が設けら
れる。エッチングに代えて電気化学的プロセスを利用し
てもよい。エッチング深さは領域３の厚さより小さくて
もよい。
【００２３】次にトレンチ４にｎ導電型のエピタキシャ
ル層５が堆積され、この層は約１μｍの層厚さｄを有す
る。このエピタキシャル層５を堆積した後トレンチ４に
は中空スペース６が残り、この中空スペースは約１μｍ
の幅ｂを有する。
ル層５が堆積され、この層は約１μｍの層厚さｄを有す
る。このエピタキシャル層５を堆積した後トレンチ４に
は中空スペース６が残り、この中空スペースは約１μｍ
の幅ｂを有する。
【００２４】それぞれのエピタキシャル層５およびｐ導
電型領域３は交互に配置され、半導体基体１の２つの主
表面に対して垂直に延在するゾーンを形成する。これら
のゾーンは相互に反対の導電型である。
電型領域３は交互に配置され、半導体基体１の２つの主
表面に対して垂直に延在するゾーンを形成する。これら
のゾーンは相互に反対の導電型である。
【００２５】図２には相互に反対の導電型のゾーンを形
成する別の方法が示されている。この方法においてもま
ず最初に、幅約２．２μｍ〜３μｍのトレンチ４がｐ導
電型領域３内でｎ+導電型領域２まで設けられる。ただ
しエピタキシャル層５に代えて、ここではトレンチ４の
内壁にドープされた酸化物層８、例えばドープされた二
酸化ケイ素層が堆積される。この層は続いて熱処理さ
れ、これによりドープされた酸化物層８からドープ物質
例えばリンが隣接するｐ導電型領域３へ侵入し、そこで
ｎ導電型領域７を形成する。ドープされた酸化物層８の
層厚さは約０．１μｍ〜０．５μｍであり、ここでも中
空スペース６に対する残余幅ｂは約１μｍ残る。
成する別の方法が示されている。この方法においてもま
ず最初に、幅約２．２μｍ〜３μｍのトレンチ４がｐ導
電型領域３内でｎ+導電型領域２まで設けられる。ただ
しエピタキシャル層５に代えて、ここではトレンチ４の
内壁にドープされた酸化物層８、例えばドープされた二
酸化ケイ素層が堆積される。この層は続いて熱処理さ
れ、これによりドープされた酸化物層８からドープ物質
例えばリンが隣接するｐ導電型領域３へ侵入し、そこで
ｎ導電型領域７を形成する。ドープされた酸化物層８の
層厚さは約０．１μｍ〜０．５μｍであり、ここでも中
空スペース６に対する残余幅ｂは約１μｍ残る。
【００２６】図１の方法（“トレンチエッチングおよび
エピ堆積法”）が実施されるかまたは図２の方法（“ト
レンチエッチング、ドープされた酸化物の被着、および
拡散法”）が実施されるかに関わらず、中空スペース６
に対して約４０μｍの深さＴ全体にわたって（６００Ｖ
の電圧に対して充分なように）約１μｍの幅ｂを残すこ
とが重要である。
エピ堆積法”）が実施されるかまたは図２の方法（“ト
レンチエッチング、ドープされた酸化物の被着、および
拡散法”）が実施されるかに関わらず、中空スペース６
に対して約４０μｍの深さＴ全体にわたって（６００Ｖ
の電圧に対して充分なように）約１μｍの幅ｂを残すこ
とが重要である。
【００２７】図１または図２の半導体装置には次に、図
３〜図５に示された手法が行われる。すなわち例えば二
酸化ケイ素から成る薄いパシベーション層９が層厚さ約
５０ｎｍで堆積された後、中空スペース６の開口部にド
ープされたガラス１０、例えばボロフォスフォロシリケ
ートガラスＢＰＳＧが被着され、続いて真空中で流し工
程ないしフロー工程にかけられる。これにより図４に示
された構造体が発生する。次にドープされたガラス１０
がエッチバックされる。エッチバックは希釈されたフッ
化水素によるウェットケミカルエッチングを行ってもよ
い。これにより図５に相応するプレーナ形の構造体が得
られる。
３〜図５に示された手法が行われる。すなわち例えば二
酸化ケイ素から成る薄いパシベーション層９が層厚さ約
５０ｎｍで堆積された後、中空スペース６の開口部にド
ープされたガラス１０、例えばボロフォスフォロシリケ
ートガラスＢＰＳＧが被着され、続いて真空中で流し工
程ないしフロー工程にかけられる。これにより図４に示
された構造体が発生する。次にドープされたガラス１０
がエッチバックされる。エッチバックは希釈されたフッ
化水素によるウェットケミカルエッチングを行ってもよ
い。これにより図５に相応するプレーナ形の構造体が得
られる。
【００２８】ドープされたガラスの下方には約１μｍの
幅ｂを有する中空スペース６が真空のもとで残る。
幅ｂを有する中空スペース６が真空のもとで残る。
【００２９】図６には個々の中空スペース６ないしトレ
ンチ４の間に、ソース電極Ｓ、ドレイン電極Ｄ、ゲート
電極Ｇ、アルミニウムから成るソースコンタクト１１、
多結晶シリコンから成るゲートコンタクト１２、および
ｐ型ウェル１３内のｎ+導電型ソースゾーンを有するス
タンダードＤＭＯＳトランジスタが形成される様子が示
されている。ゲートコンタクト１２はこの場合例えば二
酸化ケイ素から成るアイソレーション層１５内に埋め込
まれている。
ンチ４の間に、ソース電極Ｓ、ドレイン電極Ｄ、ゲート
電極Ｇ、アルミニウムから成るソースコンタクト１１、
多結晶シリコンから成るゲートコンタクト１２、および
ｐ型ウェル１３内のｎ+導電型ソースゾーンを有するス
タンダードＤＭＯＳトランジスタが形成される様子が示
されている。ゲートコンタクト１２はこの場合例えば二
酸化ケイ素から成るアイソレーション層１５内に埋め込
まれている。
【００３０】図７にはまず最初にＤＭＯＳトランジスタ
を備えた構造体が形成され、トレンチ４のエッチングお
よび中空スペース６の形成が続いて行われる実施例が示
されている。
を備えた構造体が形成され、トレンチ４のエッチングお
よび中空スペース６の形成が続いて行われる実施例が示
されている。
【００３１】本発明によれば、簡単に製造可能な半導体
モジュールが得られる。なぜなら交互に異なる導電型の
ゾーンをトレンチ４を用いて容易に形成することがで
き、中空スペース６を残しながらこのトレンチを問題な
く閉じることができるからである。また本発明の半導体
モジュールの必要面積はきわめて小さい。なぜなら電荷
キャリアの空乏化に作用するゾーンが主表面に対してヴ
ァーティカルに延在しており、高い集積密度を達成でき
るからである。
モジュールが得られる。なぜなら交互に異なる導電型の
ゾーンをトレンチ４を用いて容易に形成することがで
き、中空スペース６を残しながらこのトレンチを問題な
く閉じることができるからである。また本発明の半導体
モジュールの必要面積はきわめて小さい。なぜなら電荷
キャリアの空乏化に作用するゾーンが主表面に対してヴ
ァーティカルに延在しており、高い集積密度を達成でき
るからである。
【００３２】本発明の半導体モジュールは有利にはトラ
ンジスタ、特にヴァーティカル形のRESURFトランジスタ
であるが、またはダイオード特にショットキーダイオー
ドであってもよいし、キャパシタであってもよい。 ［図面の簡単な説明］
ンジスタ、特にヴァーティカル形のRESURFトランジスタ
であるが、またはダイオード特にショットキーダイオー
ドであってもよいし、キャパシタであってもよい。 ［図面の簡単な説明］
【図１】第１の方法を説明する半導体装置の断面図であ
る。
る。
【図２】第２の方法を説明する半導体装置の断面図であ
る。
る。
【図３】トレンチを閉じる方法を説明する断面図であ
る。
る。
【図４】トレンチを閉じる方法を説明する断面図であ
る。
る。
【図５】トレンチを閉じる方法を説明する断面図であ
る。
る。
【図６】本発明の第１の実施例のＤＭＯＳトランジスタ
の断面図である。
の断面図である。
【図７】本発明の第１の実施例のＤＭＯＳトランジスタ
の断面図である。
の断面図である。
１ 半導体基体 ２ ｎ+領域 ３ ｐ領域 ４ トレンチ ５ エピタキシャル層 ６ 中空スペース ７ ｎ導電型ゾーン ８ ドープされた酸化物層 ９ パシベーション層 １０ ドープされたガラス １１ ソースコンタクト １２ ゲートコンタクト １３ ｐウェル １４ ソースゾーン １５ アイソレーション層 Ｔ 深さ Ｂ、ｂ 幅 ｄ 層厚さ Ｓ ソース電極 Ｄ ドレイン電極 Ｇ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/48 Ｆ 29/872 29/78 ６５８Ｆ 29/93 29/91 Ｄ (56)参考文献 特開 昭60−216540（ＪＰ，Ａ) 特開 平３−127850（ＪＰ，Ａ) 特開 平４−363069（ＪＰ，Ａ) 米国特許5216275（ＵＳ，Ａ) 国際公開97／29518（ＷＯ，Ａ１) 英国特許出願公開2089118（ＧＢ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/06 H01L 29/861 H01L 29/872 H01L 29/93
Claims (9)
- 【請求項１】 ２つの主表面を備えた半導体基体（１）
と、少なくとも２つの電極（Ｓ、Ｄ）と、半導体基体
（１）内に交互に配置されたゾーン（３；５、７）とを
有しており、 前記電極はそれぞれ少なくとも一方の主表面上に配置さ
れており、 前記ゾーンは２つの主表面に対して垂直に延在してお
り、かつ相互に反対の導電型であり、 交互に配置されたゾーン（３；５、７）は電圧を２つの
電極（Ｓ、Ｄ）に印加する際に相互に電荷キャリアによ
って空乏化され、半導体基体（１）内で２つの電極
（Ｓ、Ｄ）間にほぼ一定の電界強度が形成される、 半導体モジュールにおいて、 交互に配置されたゾーン（３；５、７）は少なくとも１
つの中空スペース（６）を有しており、 前記中空スペース（６）はガラス層（１０）またはスパ
ッタリングされた層により閉じられている、 ことを特徴とする半導体モジュール。 - 【請求項２】 前記中空スペース（６）は１μｍの幅
（ｂ）と４０μｍの深さ（Ｔ）とを有するトレンチ構造
を取る、請求項１記載の半導体モジュール。 - 【請求項３】 前記中空スペース（６）は一方の主表面
に対向する側の端部で閉じられている、請求項２記載の
半導体モジュール。 - 【請求項４】 前記ガラス層（１０）はドープされたボ
ロフォスフォロシリケートから成る、請求項１から３ま
でのいずれか１項記載の半導体モジュール。 - 【請求項５】 前記中空スペース（６）の内壁にはパシ
ベーション層（９）が設けられている、請求項１から４
までのいずれか１項記載の半導体モジュール。 - 【請求項６】 前記パシベーション層（９）は５０ｎｍ
の層厚さを有する二酸化ケイ素層である、請求項５記載
の半導体モジュール。 - 【請求項７】 トレンチ（４）を半導体基体（１）内に
設けた後、該トレンチ（４）の内壁に薄いエピタキシャ
ル層（５）を堆積するか、またはドープされた酸化物層
（８）を被着し、 ドープされたガラス層（１０）またはスパッタリングさ
れた層を用いて前記トレンチ（４）に残った中空スペー
ス（６）を閉じる、 ことを特徴とする請求項１から６までのいずれか１項記
載の半導体モジュールを形成する方法。 - 【請求項８】 前記ドープされたガラス層（１０）をエ
ッチバックして平坦化する、請求項７記載の方法。 - 【請求項９】 トランジスタ、例えばヴァーティカル形
のRESURFトランジスタ、またはダイオード、例えばショ
ットキーダイオード、またはキャパシタを形成するため
の請求項７または８記載の方法の使用。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19748523A DE19748523C2 (de) | 1997-11-03 | 1997-11-03 | Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens |
| DE19748523.5 | 1997-11-03 | ||
| PCT/DE1998/002373 WO1999023704A1 (de) | 1997-11-03 | 1998-08-17 | Halbleiterbauelement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001522146A JP2001522146A (ja) | 2001-11-13 |
| JP3348090B2 true JP3348090B2 (ja) | 2002-11-20 |
Family
ID=7847468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000519470A Expired - Lifetime JP3348090B2 (ja) | 1997-11-03 | 1998-08-17 | 半導体モジュール |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1029362A1 (ja) |
| JP (1) | JP3348090B2 (ja) |
| DE (1) | DE19748523C2 (ja) |
| WO (1) | WO1999023704A1 (ja) |
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|---|---|---|---|---|
| US10431491B2 (en) | 2017-05-24 | 2019-10-01 | Kabushiki Kaisha Toshiba | Semiconductor device having a triple insulating film surrounded void |
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| EP0973203A3 (de) * | 1998-07-17 | 2001-02-14 | Infineon Technologies AG | Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung |
| DE19923466B4 (de) * | 1999-05-21 | 2005-09-29 | Infineon Technologies Ag | Junctionsisolierter Lateral-MOSFET für High-/Low-Side-Schalter |
| US6593619B1 (en) | 1999-06-03 | 2003-07-15 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
| JP2006210368A (ja) * | 1999-07-02 | 2006-08-10 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置及びその製造方法 |
| FR2797094B1 (fr) * | 1999-07-28 | 2001-10-12 | St Microelectronics Sa | Procede de fabrication de composants unipolaires |
| GB0003186D0 (en) * | 2000-02-12 | 2000-04-05 | Koninkl Philips Electronics Nv | A semiconductor device |
| DE10014660C2 (de) * | 2000-03-24 | 2002-08-29 | Infineon Technologies Ag | Halbleiteranordnung mit einer durch einen Hohlraum von einer Driftstrecke getrennten Trenchelektrode |
| US6479352B2 (en) | 2000-06-02 | 2002-11-12 | General Semiconductor, Inc. | Method of fabricating high voltage power MOSFET having low on-resistance |
| US6660571B2 (en) | 2000-06-02 | 2003-12-09 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
| US6627949B2 (en) | 2000-06-02 | 2003-09-30 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
| JP4088033B2 (ja) * | 2000-11-27 | 2008-05-21 | 株式会社東芝 | 半導体装置 |
| EP1261036A3 (en) | 2001-05-25 | 2004-07-28 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| JP4559691B2 (ja) * | 2001-05-25 | 2010-10-13 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2003028108A1 (fr) * | 2001-09-19 | 2003-04-03 | Kabushiki Kaisha Toshiba | Semi-conducteur et procede de fabrication |
| JP2004311673A (ja) * | 2003-04-07 | 2004-11-04 | Denso Corp | 半導体装置の製造方法 |
| EP1611615B1 (de) | 2003-04-10 | 2011-08-31 | Infineon Technologies AG | Verfahren zur herstellung eines bipolaren halbleiterbauelements, insbesondere eines bipolartransistors, und entsprechendes bipolares halbleiterbauelement |
| JP2005150522A (ja) | 2003-11-18 | 2005-06-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7553740B2 (en) | 2005-05-26 | 2009-06-30 | Fairchild Semiconductor Corporation | Structure and method for forming a minimum pitch trench-gate FET with heavy body region |
| DE102007046557A1 (de) * | 2007-09-28 | 2009-04-02 | Infineon Technologies Austria Ag | Halbleiterstruktur mit verfüllter Ausnehmung |
| US9245754B2 (en) * | 2014-05-28 | 2016-01-26 | Mark E. Granahan | Simplified charge balance in a semiconductor device |
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|---|---|---|---|---|
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| JPS62193261A (ja) * | 1986-02-20 | 1987-08-25 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH03229443A (ja) * | 1990-02-05 | 1991-10-11 | Nec Corp | 半導体装置 |
| JPH04363069A (ja) * | 1990-09-24 | 1992-12-15 | Nippondenso Co Ltd | 縦型半導体装置 |
| CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
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-
1997
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-
1998
- 1998-08-17 WO PCT/DE1998/002373 patent/WO1999023704A1/de not_active Application Discontinuation
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- 1998-08-17 JP JP2000519470A patent/JP3348090B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19748523A1 (de) | 1999-05-12 |
| EP1029362A1 (de) | 2000-08-23 |
| WO1999023704A1 (de) | 1999-05-14 |
| JP2001522146A (ja) | 2001-11-13 |
| DE19748523C2 (de) | 1999-10-07 |
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