JPH03229443A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH03229443A
JPH03229443A JP2565590A JP2565590A JPH03229443A JP H03229443 A JPH03229443 A JP H03229443A JP 2565590 A JP2565590 A JP 2565590A JP 2565590 A JP2565590 A JP 2565590A JP H03229443 A JPH03229443 A JP H03229443A
Authority
JP
Japan
Prior art keywords
oxide film
groove
type
psg
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2565590A
Other languages
English (en)
Inventor
Manzo Saito
斉藤 万蔵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2565590A priority Critical patent/JPH03229443A/ja
Publication of JPH03229443A publication Critical patent/JPH03229443A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 二産業上の利用分野コ 本発明は、半導体装置に関し、特に、高密度集積化が可
能な溝絶縁分離構造を有する半導体装!に関する。
[従来の技術] 従来、この種の溝型絶縁分離構造は、第3図に示すよう
に、溝内が全て絶縁体あるいは半導体で充填される構造
となっていた。すなわち、第3図に示すように、p型半
導体基板31上にはn+型型数散層32n型エピタキシ
ャル層33、酸化膜34が形成されており、分離用溝は
これらの各層を貫通してp型半導体基板31に達するよ
うに形成されている。分離用溝の下端にはp+型型数散
層31a形成され、溝内は、熱酸化膜35を介して多結
晶シリコン膜36で充填されている。
多結晶シリコン膜36は、全面に多結晶シリコンを堆積
した後、ホトレジストの塗布、全面ドライエツチングを
施すなどして、溝外部の不用部分を除去して形成される
。多結晶シリコンを溝内のみに埋め込んだ後、溝上部は
シリコン酸化膜37で再充填され、電気的絶縁が図られ
る。
溝内は多結晶シリコンに限らず、シリコン酸化物で充填
する構造をとることも多い。
[発明が解決しようとする課題] 上述した従来の絶縁分離構造では、溝内が埋設物によっ
て完全に充填されているために、機械的ストレスを蓄積
しやすい。
すなわち、絶縁分離溝形成工程は、半導体装置形成の比
較的初期段階において行われ、半導体基板は該工程終了
後数回高温処理工程を経験する。
このとき、溝内埋設物とシリコン半導体基板との熱膨張
係数の違いから、強いストレスが発生し、このストレス
によりシリコン基板に欠陥が誘発される。その結果、製
造工程における歩留りの低下や製品の信頼性の低下が引
き起こされる。
[課題を解決するための手段] 本発明の半導体装置は、半導体基板の一主面上に溝型絶
縁分離構造を有し、そしてこの絶縁分離溝は内部に空洞
を有する絶縁膜で埋設される。
また、この溝型絶縁分離構造において、埋設されている
空洞を有する絶縁膜は、リンあるいはボロン等の不純物
を含有したシリコン酸化物により形成される。
[実施例] 次に、本発明の実施例について、図面を参照して説明す
る。
第1図は、本発明の第1の実施例を示す断面図である。
この半導体装置は次のように形成される。p型シリコン
基板11の表面にヒ素を拡散してn+型型数散層12形
成し、次に、n型エピタキシャル層13を膜厚3μmに
形成する。エピタキシャル層13の表面を熱酸化し、表
面を酸化膜14で保護した後に、所望の位1に絶縁分離
用の溝を幅1μm、深さ6μmに形成する。溝の底部に
分離用のp4型拡散層11aを形成した後、溝の側壁に
熱酸化により酸化膜15を形成する。
この状態で、常圧気相成長法により、リンが4mob%
添加されたPSG(リンケイ酸ガラス)を成長させる。
このとき、溝内の酸化膜(PSG)中には空洞16aが
形成される。続いて、ホトレジストを用いた全面ドライ
エツチング法により基板表面のPSGを除去すると、溝
の内部にのみCVD酸化膜16が形成される。
次に、溝上部の凹部を充填するため、CVD法により全
面に酸化膜を成長させ、ホトレジストを用いた全面ドラ
イエツチング法により基板表面の酸化膜を除去し、溝上
部に酸化膜17を残存させる。
以下、詳細な説明は省略するが、引き続き、半導体素子
形成に必要な他の多くの工程を施して、半導体装置を完
成させる。
半導体基板11あるいはエピタキシャル層13と酸化膜
16との熱膨張係数の違いによる機械的ストレスは、溝
内が非流動性酸化物によって完全充填された場合には極
めて大きくなる。しかし、本実施例では、酸化膜16中
にはリンが4moII%含まれているので、膜の軟化点
が低く、かつ、膜中には空洞16aが存在しているため
、半導体装1形成に必要な900〜1000℃程度の熱
処理工程では、ストレスは空洞の形状変化として吸収さ
れる。したがって、熱処理によるストレスが半導体基板
11あるいはエピタキシャル層13に蓄積して結晶欠陥
を誘起することがなくなる。
ここで、空洞16a内部にとり込まれた空気の膨張によ
る内部圧力は、固体間の熱膨張係数の差によるストレス
と比較すると格段と低いので、無視することができる。
しかしながら、なお空洞内部の気体圧力が問題となると
きには、酸化膜16は、減圧気相成長法により形成すれ
ばよい。
第2図は、本発明の第2の実施例を示す断面図である。
同図において、第1図の部分と共通する部分には下1桁
が共通する記号が付されている。
本実施例では、溝内壁に熱酸化による酸化膜25を形成
した後に、高温CVD法を用いてCVD酸化膜28を形
成する。次に、リン及びボロンを含むCVD酸化膜29
を形成する。ここで、酸化膜29中のリン濃度は4mo
!2%、ボロン濃度は1510ρ%とした。不純物濃度
が高く、容易に軟化、流動化するため、酸化膜29中の
空洞29aは、断面形状が楕円形となっている。酸化膜
29の流動性が高いため、先の実施例と比較して、より
低温においてもストレス緩和がなされる。
なお、ここで高温CVD酸化膜28を形成したのは、酸
化膜29中に含まれる不純物が溝側壁に拡散することの
ないようにするためである。この膜は膜厚1000Å以
上とすることが望ましい7[発明の効果] 以上説明したように、本発明は、絶縁分離用溝内に充填
する絶縁膜に意図的に空洞を形成するものであるので、
本発明によれば、熱処理工程終了後に半導体装置中にス
トレスが蓄積されないようにすることができる。したが
って、本発明によれば、過剰なストレスに起因する製品
不良の発生を防止し、製造工程での歩留りを向上させる
ことができる。さらに、市場へ製品が供給された後にお
いても、絶縁分離溝に起因するストレスが蓄積されてい
ないので、リーク電流などの市場での不良発生を未然に
防止することができ、装置の信頼性を向上させることが
できる。
上記効果は、溝内に充填される絶縁膜にヒ素あるいはリ
ンなどの不純物を含有させたシリコン酸化膜を用いるこ
とにより一層高められる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す断面図、第2図は
本発明の第2の実施例を示す断面図、第3図は従来例を
示す断面図である。 11.21.31・・・p型半導体基板、  11a、
21a、31a・・・p1型拡散層、   12.22
.32・・・n+型型数散層   13.23.33・
・・n型エピタキシャル層、   14.24.34・
・・酸化膜、  15.25.35・・・酸化膜516
.28.29 ・CV D酸化膜、   16a、29
a・・・空洞、   17.27.37・・・酸化膜、
36・・・多結晶シリコン膜。

Claims (2)

    【特許請求の範囲】
  1. (1)一主面上に絶縁分離用溝を有する半導体基板と、
    前記絶縁分離用溝内に埋設された内部に空洞を有する絶
    縁膜とを備えた半導体装置。
  2. (2)前記絶縁膜は不純物を含有したシリコン酸化膜で
    ある請求項1記載の半導体装置。
JP2565590A 1990-02-05 1990-02-05 半導体装置 Pending JPH03229443A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2565590A JPH03229443A (ja) 1990-02-05 1990-02-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2565590A JPH03229443A (ja) 1990-02-05 1990-02-05 半導体装置

Publications (1)

Publication Number Publication Date
JPH03229443A true JPH03229443A (ja) 1991-10-11

Family

ID=12171833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2565590A Pending JPH03229443A (ja) 1990-02-05 1990-02-05 半導体装置

Country Status (1)

Country Link
JP (1) JPH03229443A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440166A (en) * 1991-10-31 1995-08-08 Sgs-Thomson Microelectronics, Inc. Planarized isolation structure for CMOS devices
US5516720A (en) * 1994-02-14 1996-05-14 United Microelectronics Corporation Stress relaxation in dielectric before metallization
WO1999023704A1 (de) * 1997-11-03 1999-05-14 Infineon Technologies Ag Halbleiterbauelement
US6001705A (en) * 1995-03-31 1999-12-14 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for realizing trench structures
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US6828646B2 (en) * 2001-10-17 2004-12-07 Stmicroelectronics Sa Isolating trench and manufacturing process

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440166A (en) * 1991-10-31 1995-08-08 Sgs-Thomson Microelectronics, Inc. Planarized isolation structure for CMOS devices
US5516720A (en) * 1994-02-14 1996-05-14 United Microelectronics Corporation Stress relaxation in dielectric before metallization
US5661049A (en) * 1994-02-14 1997-08-26 United Microelectronics Corporation Stress relaxation in dielectric before metallization
US5665632A (en) * 1994-02-14 1997-09-09 United Microelectronics Corporation Stress relaxation in dielectric before metalization
US6001705A (en) * 1995-03-31 1999-12-14 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for realizing trench structures
US6362072B1 (en) 1995-03-31 2002-03-26 Stmicroelectronics S.R.L. Process for realizing trench structures
WO1999023704A1 (de) * 1997-11-03 1999-05-14 Infineon Technologies Ag Halbleiterbauelement
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US6828646B2 (en) * 2001-10-17 2004-12-07 Stmicroelectronics Sa Isolating trench and manufacturing process

Similar Documents

Publication Publication Date Title
EP0107902B1 (en) A method for fabricating isolation regions in semiconductor devices
US4888300A (en) Submerged wall isolation of silicon islands
JPH0344419B2 (ja)
US5856700A (en) Semiconductor device with doped semiconductor and dielectric trench sidewall layers
JPH1056059A (ja) 半導体装置およびその製造方法
JPH0574927A (ja) 半導体装置の製造方法
JPH11176924A (ja) 半導体装置のトレンチ素子分離方法
JPH03229443A (ja) 半導体装置
JP2654607B2 (ja) 半導体装置の製造方法
JPH0697400A (ja) Soiウェーハ及びその製造方法
JPS6325708B2 (ja)
JPS59232437A (ja) 半導体装置の製造方法
JPS59108325A (ja) 半導体装置の製造方法
JPH0334541A (ja) 半導体装置の製造方法
JP2757358B2 (ja) 半導体装置の製造方法
JPS5850753A (ja) 半導体装置の製造方法
JPH05121535A (ja) 不純物拡散方法およびウエハの誘電体分離方法
JPH05114646A (ja) 半導体装置の製造方法
JP3189387B2 (ja) 半導体装置の製造方法
JPH0521592A (ja) 半導体装置の製造方法及び半導体装置
JPH033948B2 (ja)
JPS61135136A (ja) 半導体装置の製造方法
KR0140734B1 (ko) 반도체 소자의 제조방법
JPH01258439A (ja) 半導体装置およびその製造方法
JPS6152982B2 (ja)