CN113497054A - 立体存储器装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种立体存储器装置及其制造方法，立体内存存储器装置包括衬底、形成于衬底上的多个叠层结构、多个共同源极线接触窗与多个NOR闪存。衬底具有与一方向平行且交替排列的多条共同源极线与多个存储器单元区。叠层结构位于存储器单元区上并包括一接地选择线层以及一字线层。共同源极线接触窗则沿另一方向配置，以连接共同源极线。NOR闪存设于存储器单元区内，且每个NOR闪存至少包括穿过叠层结构的一外延柱、位于外延柱与字线层之间的一电荷捕捉层与位于电荷捕捉层与字线层之间的一高介电常数层。外延柱在穿过接地选择线层的部分具有内缩侧壁。

Description

立体存储器装置及其制造方法
技术领域
本发明是有关于一种半导体存储器技术，且特别是有关于一种立体存储器装置及其制造方法。
背景技术
在高密度存储器装置的制造中，集成电路中每单位面积的数据量已成为关键因素。特别是为了达到有竞争力的位成本(bit cost)，每一位的单元尺寸不断缩小，但是对于传统的平面NOR闪存阵列结构来说仍旧不足。尤其是低Vcc/功率应用的2T-NOR闪存，其需求的是选择晶体管要具备低阈值电压(Vt)且不发生击穿(punch through)。
由于平面存储器单元的尺寸缩小是通过减小存储器单元的栅极长度方式来达成，所以一旦栅极长度变小就会缩短通道长度，容易发生漏极区与源极区之间不正常的击穿现象，而严重影响此存储器单元的电性表现，而导致数据误判。
发明内容
本发明提供一种立体存储器装置，能同时达到缩减存储器单元面积与避免击穿现象发生的功效。
本发明另提供一种立体存储器装置的制造方法，能制作出存储器单元密度高且不易发生击穿的NOR闪存。
本发明的立体存储器装置，包括衬底、多个叠层结构、多个共同源极线接触窗以及多个NOR闪存。衬底具有与一第一方向平行且交替排列的多条共同源极线(CSL)与多个存储器单元(cell)区。叠层结构则形成于衬底的多个存储器单元区上，且每个叠层结构包括与衬底电性隔离的一接地选择线(GSL)层以及与接地选择线层电性隔离并形成于其上的一字线(WL)层。共同源极线接触窗沿一第二方向形成于衬底的多条共同源极在线，以连接每个共同源极线。NOR闪存则穿过叠层结构并设置于多个存储器单元区内，且每个NOR闪存包括一外延柱、一电荷捕捉层、一高介电常数(high-k)层与一第一绝缘层。外延柱是从衬底外延形成，且外延柱在穿过接地选择线层的部分具有内缩侧壁。电荷捕捉层是位于外延柱与叠层结构中的WL层之间；高介电常数层则是位于电荷捕捉层与WL层之间。第一绝缘层位于外延柱的上述内缩侧壁与GSL层之间。
在本发明的一实施例中，每个共同源极线接触窗并与共同源极线直接接触。
在本发明的一实施例中，上述电荷捕捉层环绕外延柱并可延伸至字线层的上表面与下表面。
在本发明的一实施例中，上述立体存储器装置还可包括一第二绝缘层，形成于所述共同源极线接触窗与所述叠层结构之间
在本发明的一实施例中，上述立体存储器装置还可包括形成于外延柱的顶面内的多个第一导电型掺杂区。
在本发明的一实施例中，上述立体存储器装置还可包括形成于外延柱底下的衬底内的多个第二导电型掺杂区。
在本发明的一实施例中，上述衬底为硅衬底，上述外延柱为硅外延柱。
本发明的立体存储器装置的制造方法，包括提供一个具有与一第一方向平行且交替排列的多个共同源极线(CSL)区与多个存储器单元(cell)区的衬底。然后，在所述衬底上形成一叠层结构，且叠层结构包括互相交替的N+1层第一材料层与N层第二材料层，N为大于1的整数。于存储器单元区上的叠层结构中形成多个穿孔，直到露出衬底，再从所述衬底成长多个外延柱贯穿所述穿孔。在共同源极线区上的叠层结构中形成多个第一狭缝，并露出最上层的第二材料层，其中每个第一狭缝对准每个共同源极线区。先完全移除最上层的第二材料层，以形成露出每个外延柱的一部分的第一空间，再在第一狭缝的表面与露出的每个外延柱的表面共形地沉积一电荷捕捉层。接着，在第一狭缝下方形成露出多个共同源极线区的多个第二狭缝，并露出最下层的第二材料层。完全移除最下层的第二材料层，以形成露出每个外延柱的另一部分的第二空间，再进行热氧化法，以于露出的每个外延柱的表面与所述共同源极线区的表面形成热氧化层。于第一空间与第二空间中露出的热氧化层的表面与电荷捕捉层的表面上沉积一高介电常数(high-k)层，然后在第一空间与第二空间内沉积金属材料。之后，在原本的第一狭缝与第二狭缝的位置形成截断金属材料的多个第三狭缝，并露出衬底，其中留在第一空间内的金属材料作为字线，留在第二空间内的金属材料是作为接地选择线。进行离子注入工艺，以在露出的衬底内形成多条共同源极线。然后在第三狭缝内沉积绝缘层，再沿一第二方向于所述绝缘层中形成多个共同源极线接触窗，分别连接所述多个共同源极线。
基于上述，本发明将存储器阵列改成立体装置，不但能缩减存储器单元面积，还可通过工艺的改良，在NOR闪存中加入high-k层作为阻挡氧化层(blocking oxide)与带隙工程隧穿氧化层(bandgap engineered tunnel oxide)，并且可选择使用金属栅极(字线)来改善存储器性能。此外，本发明的工艺方法可实现在GSL与外延通道之间设置质量佳的绝缘层，以避免击穿现象发生。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种立体存储器装置的俯视图。
图2是图1的I-I′线段的剖面示意图。
图3显示图2中的外延柱与电荷捕捉层的立体示意图。
图4是第一实施例的一种立体存储器装置的立体简化图。
图5A至图5R是依照本发明的第二实施例的一种立体存储器装置的制造流程剖面示意图。
图6是依照本发明的第三实施例的一种立体存储器装置于擦除操作期间的一种电路图。
图7是依照本发明的第三实施例的一种立体存储器装置于擦除操作期间的另一种电路图。
图8是依照本发明的第四实施例的一种立体存储器装置于读取操作期间的一种电路图。
【符号说明】
10：立体存储器装置
100、500：衬底
102、506：叠层结构
104、546：共同源极线接触窗
106：NOR闪存
108、540：共同源极线
110、504：存储器单元区
112：接地选择线层
114：字线层
114a：上表面
114b：下表面
116、544：绝缘层
118、514：外延柱
118a、514a：内缩侧壁
118b、500a、514b：顶面
120、524：电荷捕捉层
122、532：高介电常数层
124：第一绝缘层
126：第二绝缘层
128：第一导电型掺杂区
130：第二导电型掺杂区
502：共同源极线区
5081、5082、5083：第一材料层
5101、5102：第二材料层
512：穿孔
512a：底部
513：P型离子注入工艺
516：第三材料层
518：硬掩模层
518a：开口
520：第一狭缝
522：第一空间
526：第二狭缝
528：第二空间
530：热氧化层
534：金属材料
536：第三狭缝
538：离子注入工艺
542：掺杂区
BL、BL0、BL1：位线
CSL：线路
GSL0、GSL1：接地选择线
Vblr：读取电压
Vers1、Vers2、Vgers、Vders：擦除电压
WL0、WL1：字线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以下内容提供许多不同的实施方式或实施例，用于实施本发明的不同特征。而且，这些实施例仅为示范例，并不用来限制本发明的范围与应用。再者，为了清楚起见，各区域或结构元件的相对尺寸(如长度、厚度、间距等)及相对位置可能缩小或放大。另外，在各附图中使用相似或相同的元件符号表示相似或相同元件或特征。
图1是依照本发明的第一实施例的一种立体存储器装置的俯视图；图2是图1的I-I′线段的剖面示意图。
请同时参照图1与图2，第一实施例的立体存储器装置10包括衬底100、多个叠层结构102、多个共同源极线接触窗104以及多个NOR闪存106。衬底100具有与一第一方向平行且交替排列的多条共同源极线(CSL)108与多个存储器单元(cell)区110。叠层结构102则形成于衬底100的多个存储器单元区110上，且每个叠层结构102包括与衬底100电性隔离的一接地选择线(GSL)层112以及与接地选择线层112电性隔离并形成于其上的一字线(WL)层114。更详细地说，每个叠层结构102至少由三层绝缘层116与上述接地选择线层112和字线层114所构成，并通过绝缘层116达成接地选择线层112和字线层114的电性隔离。在一实施例中，接地选择线层112和字线层114都是金属材料(例如钨)；在另一实施例中，接地选择线层112是多晶硅，而字线层114是金属材料(例如钨)。共同源极线接触窗104是沿一第二方向形成于衬底10的多条共同源极线108上，以连接每个共同源极线108，且共同源极线接触窗104可与共同源极线108直接接触。在本实施例中，第一方向垂直于第二方向；但本发明并不限于此，上述第一方向也可与第二方向之间具有一夹角(如锐角)。多条位线BL可平行第二方向配置，并电性耦接至底下的NOR闪存106，共同源极线接触窗104则经由同一条线路CSL外接出去。
请继续参照图2，第一实施例中的NOR闪存106则穿过叠层结构102并设置于存储器单元区110内，且每个NOR闪存106至少包括一外延柱118、一电荷捕捉层120、一高介电常数(high-k)层122与一第一绝缘层124。外延柱118是从衬底100外延形成的，其中上述衬底100为硅衬底，则外延柱118为硅外延柱，所以不同于传统由多晶硅构成的元件通道，具有更高的迁移率(mobility)可改善元件的效能，且外延柱118在穿过接地选择线层112的部分具有内缩侧壁118a。也就是说，外延柱118的截面形状若是圆形，则穿过接地选择线层112的部分的直径会小于其他部分的直径，这是因为在此处具有第一绝缘层124来隔离外延柱118与接地选择线层112，且第一绝缘层124可以是通过热氧化法形成的热氧化层。然而，本发明并不限于此，上述外延柱118的截面形状也可以是椭圆形、方形、多边形或其组合。至于电荷捕捉层120是位于外延柱118与叠层结构102中的字线层114之间；举例来说，电荷捕捉层120的位置可环绕外延柱118并延伸至字线层114的上表面114a与下表面114b，因此电荷捕捉层120的结构会如同图3所示，其显示外延柱118与电荷捕捉层120的立体图。在一实施例中，电荷捕捉层120例如ONO层或ONONO层。而高介电常数层122是位于电荷捕捉层120与字线层114之间。在一实施例中，高介电常数层122的材料例如二氧化铪(HfO2)、二氧化钛(TiO2)、二氧化锆(ZrO2)、氧化钽(Ta2O5)或氧化铝(Al2O3)。另外，在本实施例中，于共同源极线接触窗104与叠层结构102之间有一第二绝缘层126，作为电性隔离结构。
在图2中，立体存储器装置10还包括形成于外延柱118的顶面118b内的第一导电型掺杂区128，且第一导电型掺杂区128可与共同源极线108具有相同的导电型。另外，在外延柱118底下的衬底100内还可形成有第二导电型掺杂区130，其可调节接地选择线层112的阈值电压(Vt)，以使GSL的Vt变小并具有很窄的Vt分布。在一实施例中，上述第一导电型是n型、上述第二导电型是p型；在另一实施例中，上述第一导电型是p型、上述第二导电型是n型。
为了更清楚了解本发明的立体存储器装置的结构，请参照图4，其中仅显示第一实施例的WL层114、GSL层112、衬底100、外延柱118、CSL108与CSL接触窗104。从图4可观察到，代表元件通道的外延柱118是被WL层114包围，所以本发明的立体存储器装置10是属于GAA元件，因此具有较好的栅极可控性(gate controllability)与较好的元件效能。
图5A至图5R是依照本发明的第二实施例的一种立体存储器装置的制造流程剖面示意图。
请先参照图5A，提供一个衬底500，其具有共同源极线(CSL)区502与存储器单元(cell)区504，且本实施例可对照图1得到，衬底500的共同源极线区502与存储器单元区504实际上是在第一方向平行且交替排列的多个区域；也就是说，共同源极线区502是后续要形成共同源极线(请见图1标示的108)的区域，存储器单元区504是后续要形成存储器的区域(请见图1标示的110)。然后，在衬底500上形成一叠层结构506，且叠层结构506包括互相交替的N+1层第一材料层与N层第二材料层，N为大于1的整数。譬如图5A显示的是三层第一材料层5081、5082、5083与两层第二材料层5101、5102构成的叠层结构506。然而，本发明并不限于此，叠层结构506中也可加设其他中间层，以利工艺进行。
接着，请参照图5B，于存储器单元区504上的叠层结构506中形成多个穿孔512，直到露出衬底500。在本实施例中，穿孔512的底部512a可低于衬底500的顶面500a。然而，本发明并不限于此；在另一实施例中，穿孔512的底部512a可与衬底500的顶面500a齐平。而在形成穿孔512之后，还可额外进行一道P型离子注入工艺513，以调节后续形成的接地选择线的阈值电压(Vt)。
然后，请参照图5C，从衬底500成长多个外延柱514贯穿穿孔512。举例来说，衬底500若是硅衬底，则外延形成的外延柱514可为(单晶)硅外延柱。在本实施例中，外延柱514的形成方式可采型目前既有的外延工艺。
接着，请参照图5D，为了在共同源极线区502上的叠层结构506中形成多个狭缝，可先在衬底500上全面形成一层第三材料层516，且形成方式可以利用沉积或涂布的方式，在叠层结构506上形成覆盖外延柱514的膜层。上述第三材料层516可与第一材料层5083是相同材料，以利后续工艺。但是，本发明并不限于此，第三材料层516的材料也可不同于第一材料层5083。为了表面的平坦度，还可在第三材料层516形成后进行如CMP的平坦化工艺。
然后，请参照图5E，在第三材料层516上形成一层硬掩模层518，其中硬掩模层518为了后续刻蚀形成狭缝时能作为刻蚀掩模，所以优先选用刻蚀率远低于叠层结构506的材料；在一实施例中，硬掩模层518的材料例如多晶硅、第一材料层5081,2,3的材料例如氧化硅、第二材料层51081,2的材料例如氮化硅。但是，本发明并不限于此，上述材料的选用也可根据需求做变化。
之后，请参照图5F，图案化硬掩模层518，使其形成预定形成狭缝的开口518a，并暴露出第三材料层516。
随后，请参照图5G，以图案化的硬掩模层518作为刻蚀掩模，刻蚀去除开口518a内的第一材料层5083、最上层的第二材料层5102和部分第一材料层5082，而形成位于共同源极线区502上的第一狭缝520，并露出最上层的第二材料层5102，其中第一狭缝520优选是对准共同源极线区502。
接着，请参照图5H，完全移除最上层的第二材料层，以形成露出每个外延柱514的一部分的第一空间522。完全移除最上层的第二材料层的方法例如刻蚀，且所述刻蚀相对于第一材料层5082,3而对第二材料层5102具有高选择比。
之后，请参照图5I，在第一狭缝520的表面与露出的每个外延柱514的表面共形地沉积一电荷捕捉层524，其中电荷捕捉层524例如ONO层或ONONO层。由于工艺的关系，除了外延柱514的表面，电荷捕捉层524还会全面形成在其他结构层露出的表面，如硬掩模层518、第三材料层516、第一材料层5082,3的表面。
接着，请参照图5J，在第一狭缝502下方形成露出共同源极线区502的第二狭缝526，并露出最下层的第二材料层5101。在一实施例中，形成第二狭缝526的步骤包括先回刻蚀电荷捕捉层524，直到露出第一狭缝520的底面，再使用为了形成第一狭缝520的掩模进行光刻刻蚀工艺，直到露出衬底500。在一实施例中，形成第二狭缝526的步骤包括先回刻蚀电荷捕捉层524，直到露出第一狭缝520的底面，再使用剩下的电荷捕捉层524作为刻蚀掩模，刻蚀掉第一狭缝520下方的第一材料层5082、最下层的第二材料层5101与第一材料层5081。
然后，请参照图5K，完全移除最下层的第二材料层，以形成露出每个外延柱514的另一部分的第二空间528。完全移除最下层的第二材料层的方法例如刻蚀，且所述刻蚀相对于第一材料层5081,2而对第二材料层5101具有高选择比。
接着，请参照图5L，进行热氧化法，以于露出的每个外延柱514的表面与共同源极线区502的表面形成热氧化层530。由于热氧化层530的质量佳，所以能降低击穿现象发生的机率，其中热氧化层530的厚度例如在100nm～300nm之间，且会使得外延柱514于热氧化层530所在部位具有内缩侧壁514a。
之后，请参照图5M，于第一空间522与第二空间528中露出的热氧化层530的表面与电荷捕捉层524的表面上沉积一高介电常数(high-k)层532，其中沉积高介电常数层532的方法例如PVD、CVD、ALD等。高介电常数层532的材料例如二氧化铪(HfO2)、二氧化钛(TiO2)、二氧化锆(ZrO2)、氧化钽(Ta2O5)或氧化铝(Al2O3)。由于工艺的关系，除了上述提及的表面，高介电常数层532还会全面形成在其他结构层露出的表面，如硬掩模层518、第一材料层5081,2的表面。
然后，请参照图5N，在第一空间522与第二空间528内沉积金属材料534，金属材料534例如钨。
之后，请参照图5O，在原本的第一狭缝(请见图5J的520)与第二狭缝(请见图5J的526)的位置形成截断金属材料534的第三狭缝536，并露出衬底500，其中留在第一空间528内的金属材料534可作为字线，留在第二空间528内的金属材料可作为接地选择线。而且，形成第三狭缝536的步骤可使用为了形成第一狭缝的掩模进行光刻刻蚀工艺，直到露出衬底500。另外，在刻蚀出第三狭缝536之前，可选择先移除硬掩模层(请见图5N的518)、第三材料层(请见图5N的516)与部分叠层结构506(如第一材料层5083)，直到露出外延柱514的顶面514b。但是，本发明并不限于此，也可在第三狭缝536形成之后的后续工艺将上述膜层移除。
接着，请参照图5P，进行离子注入工艺538，以在露出的衬底500内形成多条共同源极线540。同时，若是外延柱514的顶面514b已露出，则可在进行上述离子注入工艺538的同时，在每个外延柱514的顶面514形成掺杂区542，有助于改善后续电性接触的导电率。
然后，请参照图5Q，在第三狭缝536内沉积绝缘层544，其中沉积绝缘层544的方法例如低温氧化层沉积(Low Temperature Oxidation)等。
随后，请参照图5R，于绝缘层544中形成共同源极线接触窗546，连接共同源极线540，其中形成共同源极线接触窗546方是例如先在绝缘层544中刻蚀形成露出共同源极线540的开口，然后于此开口中沉积金属材料(如钨)直到填满口，再进行如CMP的金属平坦化步骤，得到共同源极线接触窗546。若是对照图1可得到，共同源极线接触窗(请见图1标示的104)是沿第二方向排列，并且每一条共同源极线(请见图1标示的108)都至少有一个共同源极线接触窗，以由同一条线路CSL连接。由于本实施例的共同源极线接触窗546是利用一道沉积工艺连通至衬底500内的共同源极线540，所以本发明的立体存储器装置能达成按位(by-bit)擦除的操作。
以下说明本发明的立体存储器装置的电路及其操作。
首先，关于立体存储器装置的PGM操作，可实行常见的方式，譬如利用+Vg FN注入(FN Injection)或者通道热电子注入(Channel-hot-electron injection)的方式对被选存储器单元进行PGM(编程)。
关于立体存储器装置的ERS(擦除)操作，则有两种方式。图6显示的是立体存储器装置于可选字线的擦除操作；图7显示的是立体存储器装置于可选位的擦除操作。
在图6中，两条WL分别连接四个NOR闪存，若要擦除虚线框住的两个NOR闪存，则可对共同源极线供应擦除电压Vers1以及对接地选择线GSL0供应擦除电压Vers2，字线WL0为0V，其余线路则维持浮动(floating)，以完成按分页(by-page)擦除的操作。
在图7中，为了擦除虚线框住的单一个NOR闪存，可对字线WL0供应小于0V的擦除电压Vgers以及对位线BL0供应擦除电压Vders，其余线路则为0V，以完成by-bit擦除的操作。
关于立体存储器装置的read(读取)操作，如图8所示。
在图8中显示的是一种低功率读取的操作，虚线框住的是要读取的存储器单元，未选单元的字线WL1和接地选择线GSL1都是0V；被选单元的字线WL0为0V(其中低阈值电压LVt<0V且高阈值电压HVt>0V)、对接地选择线GSL0供应Vcc且不需要增压电路(pumpingcircuit)，供应位线BL0、BL1的电压都是读取电压Vblr。
综上所述，本发明将NOR闪存阵列改成垂直式的立体存储器装置，不但能缩减存储器单元面积，还可通过工艺的改良，在NOR闪存中加入high-k材料作为阻挡介电层与带隙工程隧穿介电层。此外，本发明的工艺方法可实现在GSL与外延通道之间设置质量佳的绝缘层，以避免击穿现象发生；还能选择沉积金属作为栅极(字线)，进而改善存储器单元的性能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种立体存储器装置，包括：
衬底，具有与一第一方向平行且交替排列的多条共同源极线与多个存储器单元区；
多个叠层结构，形成于所述衬底的所述多个存储器单元区上，每个所述叠层结构包括与所述衬底电性隔离的一接地选择线层以及与所述接地选择线层电性隔离并形成于其上的一字线层；
多个共同源极线接触窗，沿一第二方向形成于所述衬底的所述多条共同源极在线，以连接每个所述共同源极线；以及
多个NOR闪存，穿过所述叠层结构并设置于所述多个存储器单元区内，且每个所述NOR闪存包括：
一外延柱，从所述衬底外延形成，且所述外延柱在穿过所述接地选择线层的部分具有内缩侧壁；
一电荷捕捉层，位于所述外延柱与所述叠层结构中的所述字线层之间；
一高介电常数层，位于所述电荷捕捉层与所述字线层之间；以及
一第一绝缘层，位于所述外延柱的所述内缩侧壁与所述接地选择线层之间。
2.根据权利要求1所述的立体存储器装置，其中每个所述共同源极线接触窗与所述共同源极线直接接触。
3.根据权利要求1所述的立体存储器装置，其中所述电荷捕捉层环绕所述外延柱并延伸至所述字线层的上表面与下表面。
4.根据权利要求1所述的立体存储器装置，还包括第二绝缘层，形成于所述共同源极线接触窗与所述叠层结构之间。
5.根据权利要求1所述的立体存储器装置，还包括多个第一导电型掺杂区，形成于所述外延柱的顶面内。
6.根据权利要求1所述的立体存储器装置，还包括多个第二导电型掺杂区，形成于所述外延柱底下的所述衬底内。
7.根据权利要求1所述的立体存储器装置，其中所述第一方向与所述第二方向之间具有一夹角。
8.根据权利要求1所述的立体存储器装置，其中所述第一方向垂直于所述第二方向。
9.根据权利要求1所述的立体存储器装置，其中所述衬底为硅衬底，所述外延柱为硅外延柱。
10.一种立体存储器装置的制造方法，包括：
提供一衬底，具有与一第一方向平行且交替排列的多个共同源极线区与多个存储器单元区；
在所述衬底上形成一叠层结构，所述叠层结构包括互相交替的N+1层第一材料层与N层第二材料层，N为大于1的整数；
于所述多个存储器单元区上的所述叠层结构中形成多个穿孔，直到露出所述衬底；
从所述衬底成长多个外延柱贯穿所述多个穿孔；
在所述多个共同源极线区上的所述叠层结构中形成多个第一狭缝，并露出最上层的所述第二材料层，其中每个所述第一狭缝对准每个所述共同源极线区；
完全移除最上层的所述第二材料层，以形成露出每个所述外延柱的一部分的第一空间；
在所述多个第一狭缝的表面与露出的每个所述外延柱的表面共形地沉积一电荷捕捉层；
在所述多个第一狭缝下方形成露出多个共同源极线区的多个第二狭缝，并露出最下层的所述第二材料层；
完全移除最下层的所述第二材料层，以形成露出每个所述外延柱的另一部分的第二空间；
进行热氧化法，以于露出的每个所述外延柱的表面与所述多个共同源极线区的表面形成热氧化层；
沉积一高介电常数层于所述第一空间与所述第二空间中露出的所述热氧化层的表面与所述电荷捕捉层的表面上；
在所述第一空间与所述第二空间内沉积金属材料；
在原本的所述第一狭缝与所述第二狭缝的位置形成截断所述金属材料的多个第三狭缝，并露出所述衬底，其中位于所述第一空间内的所述金属材料是作为字线，位于所述第二空间内的所述金属材料是作为接地选择线；
进行离子注入工艺，以在露出的所述衬底内形成多个共同源极线；
在所述多个第三狭缝内沉积绝缘层；以及
在所述绝缘层内形成多个共同源极线接触窗，沿一第二方向分别连接所述多个共同源极线。
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