JP2003163329A - 強誘電性メモリ装置及びその形成方法 - Google Patents
強誘電性メモリ装置及びその形成方法Info
- Publication number
- JP2003163329A JP2003163329A JP2002264766A JP2002264766A JP2003163329A JP 2003163329 A JP2003163329 A JP 2003163329A JP 2002264766 A JP2002264766 A JP 2002264766A JP 2002264766 A JP2002264766 A JP 2002264766A JP 2003163329 A JP2003163329 A JP 2003163329A
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- forming
- lower electrode
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Abstract
(57)【要約】
【課題】 強誘電性メモリ装置及びその形成方法を提
供する。 【解決手段】 本装置は、メモリセルの強誘電体キャパ
シタの下部構造が形成された基板に一定の高さの柱形で
形成されたキャパシタ下部電極、該電極を含む基板の全
面にコンフォマルに積層された強誘電膜、該膜を挟んで
キャパシタ下部電極の側壁にスペーサ形態で形成された
キャパシタ上部電極を備え、本方法は、キャパシタ下部
電極コンタクトにより貫通される層間絶縁膜が形成され
た基板を準備する段階と、該膜上にコンタクトを覆う柱
形キャパシタ下部電極を形成する段階と、該電極が形成
された基板上に強誘電膜をコンフォマルに積層する段階
と、強誘電膜で囲まれたキャパシタ下部電極の側壁にス
ペーサ形態のキャパシタ上部電極を形成する段階とを備
える。
供する。 【解決手段】 本装置は、メモリセルの強誘電体キャパ
シタの下部構造が形成された基板に一定の高さの柱形で
形成されたキャパシタ下部電極、該電極を含む基板の全
面にコンフォマルに積層された強誘電膜、該膜を挟んで
キャパシタ下部電極の側壁にスペーサ形態で形成された
キャパシタ上部電極を備え、本方法は、キャパシタ下部
電極コンタクトにより貫通される層間絶縁膜が形成され
た基板を準備する段階と、該膜上にコンタクトを覆う柱
形キャパシタ下部電極を形成する段階と、該電極が形成
された基板上に強誘電膜をコンフォマルに積層する段階
と、強誘電膜で囲まれたキャパシタ下部電極の側壁にス
ペーサ形態のキャパシタ上部電極を形成する段階とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明はＦＲＡＭのような強
誘電体キャパシタを有する強誘電性メモリ装置及びその
形成方法に関するものである。
誘電体キャパシタを有する強誘電性メモリ装置及びその
形成方法に関するものである。
【０００２】
【従来の技術】強誘電体は、外部電界を掛けると、分極
（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除
去されても、分極状態が相当部分残存する物質であり、
自発分極の方向を外部電界の変化を通じて調節できる物
質として、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]、ＳＢＴ
[ＳｒＢｉ２Ｔ２ａＯ９]などの高誘電物質を処理して形
成することができる。このような強誘電体の性質は、現
在広く用いられる２進メモリ（ｂｉｎａｒｉ ｍｅｍｏ
ｒｙ）素子の基本原理と合致される点を有する。これに
よって、ＦＲＡＭなど強誘電体を用いたメモリ素子の研
究が活発に行われている。
（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除
去されても、分極状態が相当部分残存する物質であり、
自発分極の方向を外部電界の変化を通じて調節できる物
質として、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]、ＳＢＴ
[ＳｒＢｉ２Ｔ２ａＯ９]などの高誘電物質を処理して形
成することができる。このような強誘電体の性質は、現
在広く用いられる２進メモリ（ｂｉｎａｒｉ ｍｅｍｏ
ｒｙ）素子の基本原理と合致される点を有する。これに
よって、ＦＲＡＭなど強誘電体を用いたメモリ素子の研
究が活発に行われている。
【０００３】強誘電体を形成するためには、ＰＺＴ、Ｓ
ＢＴなどの高誘電性物質がペロブスカイト構造という強
誘電性結晶構造を有するようにする。このような構造
は、通常、これら高誘電性物質をアモルファス状態で積
層した後に、酸化性雰囲気で高温、例えば、７００℃程
度で加熱して結晶化させる時に得られる。一方、一旦、
ＰＺＴなどのペロブスカイト構造が形成された後にも後
続工程でのエッチングなどによる物理的衝撃、水素、そ
の他の物質の拡散による強誘電膜内への浸透などが発生
する場合に、強誘電膜の強誘電性特性には深刻な劣化が
生じて問題になる。このような後続的強誘電性劣化の問
題は、酸素雰囲気アニ−リング処理を通じて相当部分キ
ュアが可能である。
ＢＴなどの高誘電性物質がペロブスカイト構造という強
誘電性結晶構造を有するようにする。このような構造
は、通常、これら高誘電性物質をアモルファス状態で積
層した後に、酸化性雰囲気で高温、例えば、７００℃程
度で加熱して結晶化させる時に得られる。一方、一旦、
ＰＺＴなどのペロブスカイト構造が形成された後にも後
続工程でのエッチングなどによる物理的衝撃、水素、そ
の他の物質の拡散による強誘電膜内への浸透などが発生
する場合に、強誘電膜の強誘電性特性には深刻な劣化が
生じて問題になる。このような後続的強誘電性劣化の問
題は、酸素雰囲気アニ−リング処理を通じて相当部分キ
ュアが可能である。
【０００４】ところで、ペロブスカイト構造を形成する
段階、または前記アニーリング処理は全部高温の酸素雰
囲気で行う。したがって、もし、ポリシリコンのような
物質が強誘電膜の上下でキャパシタ電極を構成すれば、
少なくともその表面や界面が酸化されて導電性とキャパ
シタンスに損傷を与える。したがって、強誘電体キャパ
シタでは、強誘電膜と接するキャパシタ上下部電極に酸
化高温雰囲気で絶縁性酸化膜を形成する問題がない白
金、イリジウム、その他の貴金属を通常用いる。
段階、または前記アニーリング処理は全部高温の酸素雰
囲気で行う。したがって、もし、ポリシリコンのような
物質が強誘電膜の上下でキャパシタ電極を構成すれば、
少なくともその表面や界面が酸化されて導電性とキャパ
シタンスに損傷を与える。したがって、強誘電体キャパ
シタでは、強誘電膜と接するキャパシタ上下部電極に酸
化高温雰囲気で絶縁性酸化膜を形成する問題がない白
金、イリジウム、その他の貴金属を通常用いる。
【０００５】図１及び図２は従来の強誘電性メモリ装置
において、主に採択する平面構造（ｐｌａｎａｒ ｓｔ
ｒｕｃｔｕｒｅ）強誘電体キャパシタが形成された形態
を示す工程断面図である。
において、主に採択する平面構造（ｐｌａｎａｒ ｓｔ
ｒｕｃｔｕｒｅ）強誘電体キャパシタが形成された形態
を示す工程断面図である。
【０００６】図１において、基板１０に形成された層間
絶縁膜１２上の下部電極１６、強誘電膜パターン１８、
上部電極２０の外郭線が互いに連続されないことによっ
て各層が別途の露光工程を通じてパターニングされるこ
とを示している。図１を参照してその形成方法を見る
と、先ず、キャパシタ下部電極コンタクト１４が形成さ
れた層間絶縁膜１２上に下部電極層、強誘電膜、上部電
極層が順次に形成される。そして、下部電極１６、上部
電極２０及び強誘電膜パターン１８を形成するこれら各
層は露光及びエッチング工程を通じてパターニングされ
る。しかし、この時に、エッチング工程において、パタ
ーニングに用いられるフォトレジスト層と各電極層を形
成する貴金属層との間にはエッチング選択比が良くない
ので、各電極層及び強誘電膜は一つのフォトレジストパ
ターン（図示しない）を利用して一回に露光されずに、
三回の別途の露光工程を通じてパターニングされる。
絶縁膜１２上の下部電極１６、強誘電膜パターン１８、
上部電極２０の外郭線が互いに連続されないことによっ
て各層が別途の露光工程を通じてパターニングされるこ
とを示している。図１を参照してその形成方法を見る
と、先ず、キャパシタ下部電極コンタクト１４が形成さ
れた層間絶縁膜１２上に下部電極層、強誘電膜、上部電
極層が順次に形成される。そして、下部電極１６、上部
電極２０及び強誘電膜パターン１８を形成するこれら各
層は露光及びエッチング工程を通じてパターニングされ
る。しかし、この時に、エッチング工程において、パタ
ーニングに用いられるフォトレジスト層と各電極層を形
成する貴金属層との間にはエッチング選択比が良くない
ので、各電極層及び強誘電膜は一つのフォトレジストパ
ターン（図示しない）を利用して一回に露光されずに、
三回の別途の露光工程を通じてパターニングされる。
【０００７】図２でも図１のようなパターンが見られ
る。ここで、上部電極２０は別途の露光及びエッチング
工程を通じてパターンが形成され、強誘電膜パターン１
８と下部電極１６は同一のフォトレジストパターン（図
示しない）を利用して連続的にパターニングされたこと
である。したがって、キャパシタ形成に二回の露光工程
が用いられる。
る。ここで、上部電極２０は別途の露光及びエッチング
工程を通じてパターンが形成され、強誘電膜パターン１
８と下部電極１６は同一のフォトレジストパターン（図
示しない）を利用して連続的にパターニングされたこと
である。したがって、キャパシタ形成に二回の露光工程
が用いられる。
【０００８】結果的に、従来の平面構造強誘電体キャパ
シタを形成する時に、一回の露光で全体キャパシタ構造
を形成し難い。したがって、強誘電体キャパシタ形成工
程が複雑になり、コストの増加及び露光工程での不良可
能性が高くなる問題が生じる。さらに、平面構造強誘電
体キャパシタは単純平面構造を有するので、キャパシタ
が占める単位面積当たりのキャパシタンスを増やすのに
は限界がある。
シタを形成する時に、一回の露光で全体キャパシタ構造
を形成し難い。したがって、強誘電体キャパシタ形成工
程が複雑になり、コストの増加及び露光工程での不良可
能性が高くなる問題が生じる。さらに、平面構造強誘電
体キャパシタは単純平面構造を有するので、キャパシタ
が占める単位面積当たりのキャパシタンスを増やすのに
は限界がある。
【０００９】図３及び図４は単純平面構造のキャパシタ
のキャパシタンスの限界を克服するために、従来の他の
強誘電性半導体装置の例を示したことであり、米国特許
第６，０４３，５２６号明細書及び米国特許第５，４９
９，２０７号明細書に各々開示されている。
のキャパシタンスの限界を克服するために、従来の他の
強誘電性半導体装置の例を示したことであり、米国特許
第６，０４３，５２６号明細書及び米国特許第５，４９
９，２０７号明細書に各々開示されている。
【００１０】図３を参照すると、下部にゲート電極３１
とソース／ドレイン領域１５からなるＭＯＳトランジス
タ及びビットライン２３を有する基板１０に層間絶縁膜
１２が積層、かつ平坦化される。層間絶縁膜１２にキャ
パシタ下部電極３５とトランジスタのソース領域を連結
させるコンタクト１４が形成される。コンタクト１４上
に円柱形の下部電極３５が形成される。下部電極３５が
形成された基板上にバリヤ層、強誘電膜、上部電極層が
ＣＶＤを通じて積層される。これら膜をパターニングし
て上部電極４３、強誘電膜パターン４１、バリヤ層パタ
ーン３８が形成される。これによって、立体構造の強誘
電体キャパシタが形成される。しかし、この場合にも、
下部電極層に対するパターニングと上部電極層及び強誘
電膜のパターニングのための別途の露光工程が必要であ
るだけではなく、前記上下部電極が貴金属であるので、
一度にエッチングを実施すると、プロファイルが良くな
い。
とソース／ドレイン領域１５からなるＭＯＳトランジス
タ及びビットライン２３を有する基板１０に層間絶縁膜
１２が積層、かつ平坦化される。層間絶縁膜１２にキャ
パシタ下部電極３５とトランジスタのソース領域を連結
させるコンタクト１４が形成される。コンタクト１４上
に円柱形の下部電極３５が形成される。下部電極３５が
形成された基板上にバリヤ層、強誘電膜、上部電極層が
ＣＶＤを通じて積層される。これら膜をパターニングし
て上部電極４３、強誘電膜パターン４１、バリヤ層パタ
ーン３８が形成される。これによって、立体構造の強誘
電体キャパシタが形成される。しかし、この場合にも、
下部電極層に対するパターニングと上部電極層及び強誘
電膜のパターニングのための別途の露光工程が必要であ
るだけではなく、前記上下部電極が貴金属であるので、
一度にエッチングを実施すると、プロファイルが良くな
い。
【００１１】図４を参照すると、下部構造が形成された
基板１０に層間絶縁膜１２が形成され、層間絶縁膜１２
を貫通するコンタクトプラグ１４が形成される。コンタ
クトプラグ１４を覆うように柱形の下部電極３５が形成
される。図示しないが、この時、下部電極３５パターニ
ング過程において、過エッチングが行われて層間絶縁膜
１２の上部が一定の深さまで選択的にエッチングされる
ことができる。そして、基板１０の全面にコンフォマル
ＣＶＤ強誘電膜４１と厚いＣＶＤ上部電極４３が積層さ
れる。この場合には、上部電極４３が広い板（Ｐｌａｔ
ｅ）形からなる寄生キャパシタによる素子動作劣化が問
題になることができる。
基板１０に層間絶縁膜１２が形成され、層間絶縁膜１２
を貫通するコンタクトプラグ１４が形成される。コンタ
クトプラグ１４を覆うように柱形の下部電極３５が形成
される。図示しないが、この時、下部電極３５パターニ
ング過程において、過エッチングが行われて層間絶縁膜
１２の上部が一定の深さまで選択的にエッチングされる
ことができる。そして、基板１０の全面にコンフォマル
ＣＶＤ強誘電膜４１と厚いＣＶＤ上部電極４３が積層さ
れる。この場合には、上部電極４３が広い板（Ｐｌａｔ
ｅ）形からなる寄生キャパシタによる素子動作劣化が問
題になることができる。
【００１２】
【発明が解決しようとする課題】本発明は、上述した従
来の平面構造強誘電体キャパシタ形成時の問題点を解決
するためのものであり、強誘電体キャパシタ形成時の露
光工程の数を減らして工程を単純化させることができる
強誘電性メモリ装置及びその形成方法を提供することを
目的とする。
来の平面構造強誘電体キャパシタ形成時の問題点を解決
するためのものであり、強誘電体キャパシタ形成時の露
光工程の数を減らして工程を単純化させることができる
強誘電性メモリ装置及びその形成方法を提供することを
目的とする。
【００１３】同時に、本発明は、平面構造強誘電体キャ
パシタに比べて同一の所要面積にさらに多いキャパシタ
ンスを有することができる強誘電体キャパシタを有する
強誘電性メモリ装置及びその形成方法を提供することを
目的とする。
パシタに比べて同一の所要面積にさらに多いキャパシタ
ンスを有することができる強誘電体キャパシタを有する
強誘電性メモリ装置及びその形成方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めの本発明の強誘電性メモリ装置は、メモリセルの強誘
電体キャパシタが下部構造が形成された基板に一定の高
さの柱形で形成されたキャパシタ下部電極、前記キャパ
シタ下部電極を含む基板の全面にコンフォマル（ｃｏｎ
ｆｏｒｍａｌ）に積層された強誘電膜、前記強誘電膜を
挟んでキャパシタ下部電極の側壁にスペーサ形態で形成
されたキャパシタ上部電極を備える。
めの本発明の強誘電性メモリ装置は、メモリセルの強誘
電体キャパシタが下部構造が形成された基板に一定の高
さの柱形で形成されたキャパシタ下部電極、前記キャパ
シタ下部電極を含む基板の全面にコンフォマル（ｃｏｎ
ｆｏｒｍａｌ）に積層された強誘電膜、前記強誘電膜を
挟んでキャパシタ下部電極の側壁にスペーサ形態で形成
されたキャパシタ上部電極を備える。
【００１５】キャパシタ下部電極の上端には下部電極パ
ターニングのためのハードマスクパターンが位置するこ
とができる。このハードマスクパターンは大体シリコン
酸化膜で形成され、下部電極の厚さの半分の以下の厚さ
で形成されることが望ましい。
ターニングのためのハードマスクパターンが位置するこ
とができる。このハードマスクパターンは大体シリコン
酸化膜で形成され、下部電極の厚さの半分の以下の厚さ
で形成されることが望ましい。
【００１６】キャパシタ上部電極はメモリセルの行列の
一方向に並んで形成されるプレートラインに接続されて
統合されることができ、一つのプレートラインを中心に
両側にある二キャパシタの上部電極が共通的にこのプレ
ートラインに接続されることができる。また、セルメモ
リ領域において、キャパシタとキャパシタとの間のギャ
ップ（ｇａｐ）領域には、プレートラインを形成する前
に、絶縁物質膜を一部満たすことが望ましい。すなわ
ち、ギャップの縦横比を減らすことによって、プレート
ライン形成時のギャップフィル（ｇａｐ ｆｉｌｌ）と
ボイド（ｖｏｉｄ）の問題を防止できる。
一方向に並んで形成されるプレートラインに接続されて
統合されることができ、一つのプレートラインを中心に
両側にある二キャパシタの上部電極が共通的にこのプレ
ートラインに接続されることができる。また、セルメモ
リ領域において、キャパシタとキャパシタとの間のギャ
ップ（ｇａｐ）領域には、プレートラインを形成する前
に、絶縁物質膜を一部満たすことが望ましい。すなわ
ち、ギャップの縦横比を減らすことによって、プレート
ライン形成時のギャップフィル（ｇａｐ ｆｉｌｌ）と
ボイド（ｖｏｉｄ）の問題を防止できる。
【００１７】基板の下部構造のキャパシタ下部電極コン
タクト及び層間絶縁膜とキャパシタ下部電極が接する部
分には、コンタクト部分の酸化を防止できる導電性酸素
バリヤ層、前記層間絶縁膜と下部電極との付着力強化の
ための付着補助膜が備えられることが望ましい。下部電
極と上部電極を形成する主な物質層、バリヤ層、強誘電
膜の種類とサイズ、これら膜に対するエッチング条件な
どは通常の強誘電性半導体装置を製造する場合と同一の
方式により行われることができる。
タクト及び層間絶縁膜とキャパシタ下部電極が接する部
分には、コンタクト部分の酸化を防止できる導電性酸素
バリヤ層、前記層間絶縁膜と下部電極との付着力強化の
ための付着補助膜が備えられることが望ましい。下部電
極と上部電極を形成する主な物質層、バリヤ層、強誘電
膜の種類とサイズ、これら膜に対するエッチング条件な
どは通常の強誘電性半導体装置を製造する場合と同一の
方式により行われることができる。
【００１８】上述の課題を解決するための本発明の強誘
電性半導体装置形成方法は、キャパシタ下部電極コンタ
クトにより貫通される層間絶縁膜が形成された基板を準
備する段階と、層間絶縁膜上にコンタクトを覆う柱形の
キャパシタ下部電極を形成する段階と、キャパシタ下部
電極が形成された基板上に強誘電膜をコンフォマルに積
層する段階と、強誘電膜で囲まれたキャパシタ下部電極
の側壁にスペーサ形態のキャパシタ上部電極を形成する
段階とを備える。
電性半導体装置形成方法は、キャパシタ下部電極コンタ
クトにより貫通される層間絶縁膜が形成された基板を準
備する段階と、層間絶縁膜上にコンタクトを覆う柱形の
キャパシタ下部電極を形成する段階と、キャパシタ下部
電極が形成された基板上に強誘電膜をコンフォマルに積
層する段階と、強誘電膜で囲まれたキャパシタ下部電極
の側壁にスペーサ形態のキャパシタ上部電極を形成する
段階とを備える。
【００１９】本発明方法はキャパシタ上部電極が形成さ
れた後、基板に絶縁膜を積層し、キャパシタ上部電極の
少なくとも一部が露出されるように絶縁膜の上面に凹み
を形成してキャパシタと間のギャップを一部満たす段階
とプレートラインを形成する段階とがさらに備えられ
る。この時に、プレートラインは、アルミニウムなどの
導電層を段差が一部解消された基板に全面的に積層し、
パターニングする方法により形成されることができ、導
電層がアルミニウム層のような金属層である場合には、
積層にスパッタリング方法が多く用いられる。
れた後、基板に絶縁膜を積層し、キャパシタ上部電極の
少なくとも一部が露出されるように絶縁膜の上面に凹み
を形成してキャパシタと間のギャップを一部満たす段階
とプレートラインを形成する段階とがさらに備えられ
る。この時に、プレートラインは、アルミニウムなどの
導電層を段差が一部解消された基板に全面的に積層し、
パターニングする方法により形成されることができ、導
電層がアルミニウム層のような金属層である場合には、
積層にスパッタリング方法が多く用いられる。
【００２０】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２１】図５乃至図９は本発明方法により強誘電性
半導体装置の強誘電体キャパシタを形成する重要段階を
示す工程断面図であり、図１０は図９の状態で半導体装
置を上から見た平面図である。
半導体装置の強誘電体キャパシタを形成する重要段階を
示す工程断面図であり、図１０は図９の状態で半導体装
置を上から見た平面図である。
【００２２】図５を参照すると、図示しないが、メモリ
セルトランジスタ及びビットラインのような下部構造が
形成された基板１０に平坦化された層間絶縁膜１２が形
成される。層間絶縁膜１２のパターニングを通じて基板
１０の導電領域を露出させるコンタクトホールが形成さ
れ、コンタクトホールに導電膜が満たされてコンタクト
プラグ１４を形成する。コンタクトプラグ１４を覆うよ
うに、下部電極層が５０００Åの厚さで積層されること
が望ましい。下部電極層上にハードマスク層でシリコン
酸化膜が２０００Åの厚さで形成された後に、通常の露
光及びエッチング工程を通じて前記ハードマスク層及び
下部電極層を順次にパターニングして下部電極を形成す
ることが望ましい。下部電極層は、後続強誘電膜の熱処
理段階において、導電性を維持することができる白金、
イリジウム、ルテニウム、タンタル、オスミウム、パラ
ジウム、ロジウムなどとこれらの導電性酸化物からなる
膜のうちの少なくとも一つを含む組み合わせ膜で形成す
ることができる。
セルトランジスタ及びビットラインのような下部構造が
形成された基板１０に平坦化された層間絶縁膜１２が形
成される。層間絶縁膜１２のパターニングを通じて基板
１０の導電領域を露出させるコンタクトホールが形成さ
れ、コンタクトホールに導電膜が満たされてコンタクト
プラグ１４を形成する。コンタクトプラグ１４を覆うよ
うに、下部電極層が５０００Åの厚さで積層されること
が望ましい。下部電極層上にハードマスク層でシリコン
酸化膜が２０００Åの厚さで形成された後に、通常の露
光及びエッチング工程を通じて前記ハードマスク層及び
下部電極層を順次にパターニングして下部電極を形成す
ることが望ましい。下部電極層は、後続強誘電膜の熱処
理段階において、導電性を維持することができる白金、
イリジウム、ルテニウム、タンタル、オスミウム、パラ
ジウム、ロジウムなどとこれらの導電性酸化物からなる
膜のうちの少なくとも一つを含む組み合わせ膜で形成す
ることができる。
【００２３】下部電極層が積層される前に、層間絶縁膜
に対する下部電極層の付着力を高める導電性付着補助膜
がさらに積層されることができる。付着補助膜は下部電
極層と層間絶縁膜との間の熱工程によるストレスを緩和
させ、付着力を高める役割を果たす。付着補助膜はチタ
ン、チタン窒化膜、チタンシリサイド、チタンアルミニ
ウム窒化膜（ＴｉＡＩＮ）、ＴｉＳｉＮのようなチタン
の窒素化合物やチタンのシリサイド物質で形成されるこ
とができる。その他、タンタル、イリジウム、ルテニウ
ム、タングステンなどの高融点金属、またはそのシリサ
イド及びその窒化物、その酸化物、ＴａＳｉＮ、ＴａＡ
ＩＮなども付着補助膜として用いられる。
に対する下部電極層の付着力を高める導電性付着補助膜
がさらに積層されることができる。付着補助膜は下部電
極層と層間絶縁膜との間の熱工程によるストレスを緩和
させ、付着力を高める役割を果たす。付着補助膜はチタ
ン、チタン窒化膜、チタンシリサイド、チタンアルミニ
ウム窒化膜（ＴｉＡＩＮ）、ＴｉＳｉＮのようなチタン
の窒素化合物やチタンのシリサイド物質で形成されるこ
とができる。その他、タンタル、イリジウム、ルテニウ
ム、タングステンなどの高融点金属、またはそのシリサ
イド及びその窒化物、その酸化物、ＴａＳｉＮ、ＴａＡ
ＩＮなども付着補助膜として用いられる。
【００２４】下部電極層の形成の後に、高誘電膜を積層
し、高誘電膜のペロブスカイト構造形成のための強誘電
化熱工程が実施される場合に、コンタクトプラグが下部
電極層と接する界面で酸化されて不導体が形成されるこ
とができる。この時、下部電極層を通過したり、下部電
極と層間絶縁膜の界面へ酸素が流入されたりして酸化が
行われる。したがって、酸素流入を防止する別途の導電
性バリヤ膜が下部電極層の積層の前にさらに積層される
ことができる。前記酸素バリヤ膜は、前記付着補助膜形
成の前に形成することが望ましい。前記酸素バリヤ膜
は、イリジウム、ルテニウムなどの高融点金属、または
これらの金属酸化物、またはこれらの組み合わせ物質か
らなる。
し、高誘電膜のペロブスカイト構造形成のための強誘電
化熱工程が実施される場合に、コンタクトプラグが下部
電極層と接する界面で酸化されて不導体が形成されるこ
とができる。この時、下部電極層を通過したり、下部電
極と層間絶縁膜の界面へ酸素が流入されたりして酸化が
行われる。したがって、酸素流入を防止する別途の導電
性バリヤ膜が下部電極層の積層の前にさらに積層される
ことができる。前記酸素バリヤ膜は、前記付着補助膜形
成の前に形成することが望ましい。前記酸素バリヤ膜
は、イリジウム、ルテニウムなどの高融点金属、または
これらの金属酸化物、またはこれらの組み合わせ物質か
らなる。
【００２５】フォトレジストパターンは通常的に、異方
性エッチング工程の間、下部電極層に対して低いエッチ
ング選択比を有する。また、前記フォトレジストパター
ンをエッチングマスクとして用いる場合に、エッチング
過程において、ポリマ形成によるスロープエッチング問
題が発生し易い。これによる問題点を防止し、垂直側壁
を形成するために、ハードマスク層がエッチングマスク
として用いられる。下部電極形成方法は、層間絶縁膜上
に犠牲酸化膜を形成した後、下部電極が形成される領域
にコンタクトホールを形成し、前記コンタクトホール内
に下部電極物質を電気鍍金法などによって満たすダマシ
ン工程を用いることができる。ハードマスク層は、シリ
コン酸化膜の以外にチタン窒化膜、チタン、チタン酸化
膜、ＢＳＴなどの単一膜、または組み合わせ膜の形態で
形成することができる。ハードマスク層上にフォトレジ
ストパターン（図示しない）が形成され、これをエッチ
ングマスクを用いてエッチングを実施し、下部電極領域
を覆うハードマスクパターン１３７が形成される。フォ
トレジストパターンはアッシングなどにより除去され
る。ハードマスクパターン１３７をエッチングマスクを
用いて下部電極層をエッチングして円柱形の下部電極１
３５が形成される。次に、ハードマスクパターン１３７
は除去されることもできる。
性エッチング工程の間、下部電極層に対して低いエッチ
ング選択比を有する。また、前記フォトレジストパター
ンをエッチングマスクとして用いる場合に、エッチング
過程において、ポリマ形成によるスロープエッチング問
題が発生し易い。これによる問題点を防止し、垂直側壁
を形成するために、ハードマスク層がエッチングマスク
として用いられる。下部電極形成方法は、層間絶縁膜上
に犠牲酸化膜を形成した後、下部電極が形成される領域
にコンタクトホールを形成し、前記コンタクトホール内
に下部電極物質を電気鍍金法などによって満たすダマシ
ン工程を用いることができる。ハードマスク層は、シリ
コン酸化膜の以外にチタン窒化膜、チタン、チタン酸化
膜、ＢＳＴなどの単一膜、または組み合わせ膜の形態で
形成することができる。ハードマスク層上にフォトレジ
ストパターン（図示しない）が形成され、これをエッチ
ングマスクを用いてエッチングを実施し、下部電極領域
を覆うハードマスクパターン１３７が形成される。フォ
トレジストパターンはアッシングなどにより除去され
る。ハードマスクパターン１３７をエッチングマスクを
用いて下部電極層をエッチングして円柱形の下部電極１
３５が形成される。次に、ハードマスクパターン１３７
は除去されることもできる。
【００２６】図６を参照すると、円柱形の下部電極１３
５が複数個で形成された基板の全面に強誘電膜１４１が
ＣＶＤ方法によりコンフォマルに積層される。強誘電膜
１４１はＰＺＴ[Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３]の以外にＳｒ
ＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ[（Ｂａ、Ｓｒ）Ｔｉ
Ｏ３]、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２などの誘
電率が高いことで知られた高誘電物質で形成されること
ができる。強誘電膜１４１をＣＶＤで形成する時には、
強誘電膜１４１のステップカバレージを良好にする。次
に、強誘電性構造化のための酸素雰囲気の熱処理が５０
０℃乃至６００℃で行われることができる。このような
温度は、ゾル−ゲル変換方式で形成した高誘電膜の強誘
電化処理温度より多少低いことである。キャパシタ電極
の間の内圧を高めるために強誘電膜１４１の形成の後
に、酸素バリヤ及び水素バリヤを兼ねる酸化アルミニウ
ムを薄く積層することができる。
５が複数個で形成された基板の全面に強誘電膜１４１が
ＣＶＤ方法によりコンフォマルに積層される。強誘電膜
１４１はＰＺＴ[Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３]の以外にＳｒ
ＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ[（Ｂａ、Ｓｒ）Ｔｉ
Ｏ３]、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２などの誘
電率が高いことで知られた高誘電物質で形成されること
ができる。強誘電膜１４１をＣＶＤで形成する時には、
強誘電膜１４１のステップカバレージを良好にする。次
に、強誘電性構造化のための酸素雰囲気の熱処理が５０
０℃乃至６００℃で行われることができる。このような
温度は、ゾル−ゲル変換方式で形成した高誘電膜の強誘
電化処理温度より多少低いことである。キャパシタ電極
の間の内圧を高めるために強誘電膜１４１の形成の後
に、酸素バリヤ及び水素バリヤを兼ねる酸化アルミニウ
ムを薄く積層することができる。
【００２７】図７を参照すると、強誘電膜１４１上に上
部電極層がコンフォマルに積層される。上部電極層の形
成には、ＣＶＤ方法の以外にＡＬＤ、スパッタリングな
どが用いられる。上部電極層も下部電極層のように白
金、イリジウムなどの貴金属とその導電性酸化膜を単
層、または組み合わせ層の状態で多く用いる。次に、上
部電極層に対する全面異方性エッチングを実施する。エ
ッチングでは、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒのうち
の少なくとも一つを含む組み合わせガスに酸素を添加し
て強誘電膜１４１との選択比を有するようにした状態で
上部電極層をエッチングする。
部電極層がコンフォマルに積層される。上部電極層の形
成には、ＣＶＤ方法の以外にＡＬＤ、スパッタリングな
どが用いられる。上部電極層も下部電極層のように白
金、イリジウムなどの貴金属とその導電性酸化膜を単
層、または組み合わせ層の状態で多く用いる。次に、上
部電極層に対する全面異方性エッチングを実施する。エ
ッチングでは、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒのうち
の少なくとも一つを含む組み合わせガスに酸素を添加し
て強誘電膜１４１との選択比を有するようにした状態で
上部電極層をエッチングする。
【００２８】上部電極層からなるスペーサが円柱形態の
下部電極１３５の側壁を囲む形態で残られて上部電極１
４３を形成する。下部電極１３５パターニング段階にお
いて、下部電極側壁を垂直に近接するように形成しなけ
ればならない理由の一つは、上部電極１４３がスペーサ
形態で形成されるからである。下部電極１３５と上部電
極１４３との間には強誘電膜１４１が介されており、下
部電極１３５の上方は強誘電膜１４１が露出された状態
になる。したがって、キャパシタのキャパシタンスは下
部電極１３５を形成する円柱の高さに主に関連される。
下部電極１３５の側壁を囲む形態で残られて上部電極１
４３を形成する。下部電極１３５パターニング段階にお
いて、下部電極側壁を垂直に近接するように形成しなけ
ればならない理由の一つは、上部電極１４３がスペーサ
形態で形成されるからである。下部電極１３５と上部電
極１４３との間には強誘電膜１４１が介されており、下
部電極１３５の上方は強誘電膜１４１が露出された状態
になる。したがって、キャパシタのキャパシタンスは下
部電極１３５を形成する円柱の高さに主に関連される。
【００２９】図８を参照すると、スペーサ形の上部電極
１４３が形成された基板１０の全面に不導体物質膜を積
層する。物質膜はキャパシタが形成する円柱形の凸部の
間のギャップを満たせるように、隣接したキャパシタが
離隔された距離の半分より厚く形成することが望まし
い。そして、物質膜に対する全面エッチングを実施して
キャパシタ上部の強誘電膜１４１が露出され、キャパシ
タ側部の上部電極１４３の上端が少なくとも一部露出さ
れるように、上面に凹みが形成された物質膜パターン１
４５を形成する。この時に、エッチングでは、ＣＨ
Ｆ３、ＣＦ４、Ａｒ、Ｃｌ２のうちの少なくとも一つを
含む組み合わせからなるエッチングガスを用いて上部電
極１４３及び強誘電膜１４１との選択比を有するように
する。物質膜に対するエッチングは全面異方性エッチン
グが通常的であるが、等方性エッチングでも実施される
ことができる。
１４３が形成された基板１０の全面に不導体物質膜を積
層する。物質膜はキャパシタが形成する円柱形の凸部の
間のギャップを満たせるように、隣接したキャパシタが
離隔された距離の半分より厚く形成することが望まし
い。そして、物質膜に対する全面エッチングを実施して
キャパシタ上部の強誘電膜１４１が露出され、キャパシ
タ側部の上部電極１４３の上端が少なくとも一部露出さ
れるように、上面に凹みが形成された物質膜パターン１
４５を形成する。この時に、エッチングでは、ＣＨ
Ｆ３、ＣＦ４、Ａｒ、Ｃｌ２のうちの少なくとも一つを
含む組み合わせからなるエッチングガスを用いて上部電
極１４３及び強誘電膜１４１との選択比を有するように
する。物質膜に対するエッチングは全面異方性エッチン
グが通常的であるが、等方性エッチングでも実施される
ことができる。
【００３０】図９乃至図１０を参照すると、キャパシタ
の間のギャップが物質膜パターン１４５で一部満たされ
た基板１０に、導電層としてアルミニウム層を積層す
る。ギャップが物質膜で一部満たされるので、ギャップ
の縦横比は低くなり、アルミニウム層はステップカバレ
ージ特性が相対的に不良なスパッタリング方法によって
も形成するこができる。
の間のギャップが物質膜パターン１４５で一部満たされ
た基板１０に、導電層としてアルミニウム層を積層す
る。ギャップが物質膜で一部満たされるので、ギャップ
の縦横比は低くなり、アルミニウム層はステップカバレ
ージ特性が相対的に不良なスパッタリング方法によって
も形成するこができる。
【００３１】アルミニウム層に対するパターニングを実
施してメモリセルがなす行例の一行、または列方向にプ
レートライン１４７を形成する。各プレートライン１４
７はメモリセルの行列の行、または列をなすセルのキャ
パシタ上部電極１４３と連結されるように形成される。
プレートライン１４７の中心がメモリセルの行列の行、
または列の間にあり、プレートライン１４７幅をキャパ
シタの間の間隔より大きくすれば、一つのプレートライ
ン１４７にその両側のキャパシタ列、または行をなすメ
モリセルのキャパシタ上部電極１４３全部が共通に接続
されることができる。図９では、平面ではなく、断面を
示すので、中央に形成されたプレートライン１４７に両
側にある二キャパシタが接続された形態のみを示してい
る。
施してメモリセルがなす行例の一行、または列方向にプ
レートライン１４７を形成する。各プレートライン１４
７はメモリセルの行列の行、または列をなすセルのキャ
パシタ上部電極１４３と連結されるように形成される。
プレートライン１４７の中心がメモリセルの行列の行、
または列の間にあり、プレートライン１４７幅をキャパ
シタの間の間隔より大きくすれば、一つのプレートライ
ン１４７にその両側のキャパシタ列、または行をなすメ
モリセルのキャパシタ上部電極１４３全部が共通に接続
されることができる。図９では、平面ではなく、断面を
示すので、中央に形成されたプレートライン１４７に両
側にある二キャパシタが接続された形態のみを示してい
る。
【００３２】
【発明の効果】上述のように、本発明によると、強誘電
体キャパシタ形成時の露光工程の数を減らして工程を単
純化させることができ、強誘電膜を立体的に形成するこ
とによって、平面構造強誘電体キャパシタに比べて同一
所要面積にさらに多いキャパシタンスを有することがで
きる強誘電体キャパシタを有する強誘電性メモリ装置が
得られる。
体キャパシタ形成時の露光工程の数を減らして工程を単
純化させることができ、強誘電膜を立体的に形成するこ
とによって、平面構造強誘電体キャパシタに比べて同一
所要面積にさらに多いキャパシタンスを有することがで
きる強誘電体キャパシタを有する強誘電性メモリ装置が
得られる。
【図１】 従来の強誘電性メモリ装置において、主に採
択する平面構造強誘電体キャパシタが形成された形態を
示す工程断面図。
択する平面構造強誘電体キャパシタが形成された形態を
示す工程断面図。
【図２】 従来の強誘電性メモリ装置において、主に採
択する平面構造強誘電体キャパシタが形成された形態を
示す工程断面図である。
択する平面構造強誘電体キャパシタが形成された形態を
示す工程断面図である。
【図３】 単純平面構造のキャパシタのキャパシタンス
の限界を克服するための従来の他の強誘電性半導体装置
の構成例を示す断面図である。
の限界を克服するための従来の他の強誘電性半導体装置
の構成例を示す断面図である。
【図４】 単純平面構造のキャパシタのキャパシタンス
の限界を克服するための従来の他の強誘電性半導体装置
の構成例を示す断面図である。
の限界を克服するための従来の他の強誘電性半導体装置
の構成例を示す断面図である。
【図５】 本発明方法により強誘電性半導体装置の強誘
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
【図６】 本発明方法により強誘電性半導体装置の強誘
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
【図７】 本発明方法により強誘電性半導体装置の強誘
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
【図８】 本発明方法により強誘電性半導体装置の強誘
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
【図９】 本発明方法により強誘電性半導体装置の強誘
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
電体キャパシタを形成する重要段階を示す工程断面図で
ある。
【図１０】 図９の段階において、セルメモリ一部領域
を上から見た平面図である。
を上から見た平面図である。
１０ 半導体基板
１２ 層間絶縁膜
１４ コンタクト
１５ ソース／ドレイン領域
１６、３５、１３５ 下部電極
１８、４１ 強誘電膜パターン
２０、４３、１４３ 上部電極
２３ ビットライン
３８ バリヤ層パターン
１３７ ハードマスクパターン
１４１ 強誘電膜
１４５ 物質膜パターン
１４７ プレートライン
Claims (18)
- 【請求項１】 メモリセルの強誘電体キャパシタが、 下部構造が形成された基板に一定の高さの柱形で形成さ
れたキャパシタ下部電極、 前記キャパシタ下部電極を含んで前記基板の全面にコン
フォマルに積層された強誘電膜、 前記強誘電膜を挟んで前記キャパシタ下部電極の側壁に
スペーサ形態で形成されたキャパシタ上部電極を備える
ことを特徴とする強誘電性メモリ装置。 - 【請求項２】 前記下部電極の上端には前記下部電極パ
ターニングに用いられたハードマスクパターンが残存す
ることを特徴とする請求項１に記載の強誘電性メモリ装
置。 - 【請求項３】 前記ハードマスクパターンはシリコン酸
化膜、チタン窒化膜、チタン、チタン酸化膜、ＢＳＴ、
これらの組み合わせ膜のうちのいずれか一つで形成さ
れ、前記下部電極の厚さの半分以下の厚さで形成される
ことを特徴とする請求項２に記載の強誘電性メモリ装
置。 - 【請求項４】 前記メモリセルからなる行列の一方向に
複数個に並んで形成されるプレートラインをさらに備え
ることを特徴とする請求項１に記載の強誘電性メモリ装
置。 - 【請求項５】 前記上部電極の少なくとも一部を露出さ
せ、前記キャパシタの間の領域を満たす物質膜パターン
をさらに含み、 前記プレートラインは前記物質膜パターン上に形成され
ることを特徴とする請求項４に記載の強誘電性メモリ装
置。 - 【請求項６】 前記プレートラインはその中心が前記行
列の中間に隣接した二行の間に位置し、その幅が、前記
二行に各々形成されたメモリセルのキャパシタ上部電極
の間の近接した離隔距離より大きくて、前記プレートラ
インには前記二行をなす全てのメモリセルのキャパシタ
上部電極が共通的に接続されることを特徴とする請求項
４に記載の強誘電性メモリ装置。 - 【請求項７】 酸素バリヤ膜パターンと、 前記基板に対する前記下部電極の付着力を高めるために
前記基板と前記下部電極との間には付着補助膜がさらに
備えられ、 前記付着補助膜はチタン、チタン窒化膜、チタンシリサ
イド、ＴｉＳｉＮのうちのいずれか一つ、またはタンタ
ル、イリジウム、ルテニウム、タングステン及びこれら
金属のシリサイド、またはその窒化物のうちのいずれか
一つからなることを特徴とする請求項１に記載の強誘電
性メモリ装置。 - 【請求項８】 前記基板の上面は層間絶縁膜と前記層間
絶縁膜を貫通するキャパシタ下部電極コンタクトの露出
された上端からなることを特徴とする請求項１に記載の
強誘電性メモリ装置。 - 【請求項９】 前記上部電極と前記下部電極を含む電極
は白金、Ｒｕ、Ｉｒ、Ｒｈ、Ｏｓ、Ｐｄ、これら金属の
導電性酸化物各々からなる物質層のうち、少なくとも一
つを含む単一層、または複層膜からなることを特徴とす
る請求項１に記載の強誘電性メモリ装置。 - 【請求項１０】 キャパシタ下部電極コンタクトにより
貫通された層間絶縁膜が形成された基板を準備する段階
と、 前記層間絶縁膜上に前記コンタクトが覆われるように柱
形キャパシタ下部電極を形成する段階と、 前記下部電極が形成された基板上の全面に強誘電膜をＣ
ＶＤ方法によりコンフォマルに積層する段階と、 前記強誘電膜で覆われた前記下部電極の側壁にスペーサ
形態のキャパシタ上部電極を形成する段階とを備えるこ
とを特徴とする強誘電性半導体装置形成方法。 - 【請求項１１】 前記上部電極が形成された基板の全面
に前記上部電極と接続されるプレートラインを形成する
段階がさらに備えられることを特徴とする請求項１０に
記載の強誘電性半導体装置形成方法。 - 【請求項１２】 前記上部電極を形成する段階と前記プ
レートラインを形成する段階との間に、 基板の全面に絶縁膜を積層してキャパシタの間のギャッ
プを満たす段階と、 前記上部電極の少なくとも一部が露出されるように、前
記絶縁膜の上面に凹みを形成する段階とをさらに備える
ことを特徴とする請求項１１に記載の強誘電性半導体装
置形成方法。 - 【請求項１３】 前記の凹みを形成する段階は前記絶縁
膜に対する全面エッチングを通じて行われ、 前記全面エッチングにおいて、ＣＨＦ３、ＣＦ４、Ａ
ｒ、Ｎ２のうちの少なくとも一つを含む組み合わせから
なるエッチングガスを用いて前記絶縁膜が前記上部電極
及び強誘電膜との選択比を有するようにすることを特徴
とする請求項１２に記載の強誘電性半導体装置形成方
法。 - 【請求項１４】 前記下部電極を形成する段階は、 基板の全面に下部電極層及びハードマスク層を順次に積
層する段階と、 前記ハードマスク層に対する露光及びエッチング工程を
通じてハードマスクパターンを形成する段階と、 前記ハードマスクパターンをエッチングマスクとして用
いて前記下部電極層をエッチングして前記下部電極を形
成する段階とを備えることを特徴とする請求項１０に記
載の強誘電性半導体装置形成方法。 - 【請求項１５】 前記下部電極層の積層の前に、導電性
付着補助膜を積層する段階がさらに備えられ、 前記付着補助膜は前記下部電極層と共にパターニングさ
れることを特徴とする請求項１４に記載の強誘電性半導
体装置形成方法。 - 【請求項１６】 前記下部電極を形成する段階は、 前記基板に犠牲膜を形成する段階と、 前記犠牲膜の下部電極領域にコンタクトホールを形成す
る段階と、 前記コンタクトホールに導電膜を満たす段階と、 前記犠牲膜の残余部分を除去する段階とを備えることを
特徴とする請求項１０に記載の強誘電性半導体装置形成
方法。 - 【請求項１７】 前記導電膜を満たす段階は、電気鍍金
法により行われることを特徴とする請求項１６に記載の
強誘電性半導体装置形成方法。 - 【請求項１８】 前記上部電極を形成する段階は基板の
全面に上部電極層を積層する段階と前記上部電極層に対
する全面異方性エッチングを通じて前記強誘電膜が露出
されるようにする段階とを備え、 前記上部電極層に対するエッチングでは、Ｃｌ２、ＢＣ
ｌ３、ＨＢｒ、Ａｒのうちの少なくとも一つを含む組み
合わせガスに酸素を添加し、前記上部電極層が前記強誘
電体膜との選択比を有するようにするエッチングガスを
用いることを特徴とする請求項１０に記載の強誘電性半
導体装置形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056392A KR100395767B1 (ko) | 2001-09-13 | 2001-09-13 | 강유전성 메모리 장치 및 그 형성 방법 |
| KR2001-056392 | 2001-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163329A true JP2003163329A (ja) | 2003-06-06 |
| JP4091383B2 JP4091383B2 (ja) | 2008-05-28 |
Family
ID=19714226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002264766A Expired - Lifetime JP4091383B2 (ja) | 2001-09-13 | 2002-09-10 | 強誘電性メモリ装置及びその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6717196B2 (ja) |
| JP (1) | JP4091383B2 (ja) |
| KR (1) | KR100395767B1 (ja) |
| DE (1) | DE10242033B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581225B2 (en) | 2010-04-28 | 2013-11-12 | Panasonic Corporation | Variable resistance nonvolatile memory device and method of manufacturing the same |
| JP2016105473A (ja) * | 2014-11-21 | 2016-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
| KR100456698B1 (ko) * | 2002-09-04 | 2004-11-10 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
| US20050185486A9 (en) * | 2002-11-26 | 2005-08-25 | Kyu-Mann Lee | Ferroelectric memory devices including protection adhesion layers and methods of forming the same |
| US20060186491A1 (en) * | 2003-02-19 | 2006-08-24 | Park Hee-Sook | Methods of forming semiconductor devices having metal gate electrodes and related devices |
| KR100634163B1 (ko) * | 2003-02-19 | 2006-10-16 | 삼성전자주식회사 | 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법 |
| US20040217087A1 (en) * | 2003-04-30 | 2004-11-04 | Celii Francis G. | Boron trichloride-based plasma etch |
| KR100661094B1 (ko) | 2004-05-20 | 2006-12-22 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조방법 |
| US7026676B2 (en) * | 2004-06-29 | 2006-04-11 | Seagate Technology Llc | Memory array having a layer with electrical conductivity anisotropy |
| KR100645041B1 (ko) | 2004-07-12 | 2006-11-10 | 삼성전자주식회사 | 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법 |
| DE102004047305B4 (de) * | 2004-09-29 | 2008-01-24 | Qimonda Ag | Verfahren zum Herstellen eines Bauteils mit vertikalen Kondensatoren mit mehreren voneinander getrennten Dielektrikumsblöcken |
| KR100590564B1 (ko) * | 2004-10-29 | 2006-06-19 | 삼성전자주식회사 | 이방성 전도층을 구비하는 강유전체 기록 매체, 이를구비하는 기록 장치 및 그 기록 방법 |
| KR100657956B1 (ko) * | 2005-04-06 | 2006-12-14 | 삼성전자주식회사 | 다치 저항체 메모리 소자와 그 제조 및 동작 방법 |
| US8174017B2 (en) * | 2005-08-17 | 2012-05-08 | Georgia Tech Research Corporation | Integrating three-dimensional high capacitance density structures |
| JP4017650B2 (ja) | 2005-12-02 | 2007-12-05 | シャープ株式会社 | 可変抵抗素子及びその製造方法 |
| US7782741B2 (en) | 2007-01-18 | 2010-08-24 | Seagate Technology Llc | Probe-scanned ferroelectric media with imprinted regions |
| JP2009158956A (ja) * | 2007-12-05 | 2009-07-16 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US8445883B2 (en) * | 2008-10-30 | 2013-05-21 | Panasonic Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
| TWI509740B (zh) * | 2010-11-22 | 2015-11-21 | United Microelectronics Corp | 雙鑲嵌製程 |
| US8298935B2 (en) | 2010-11-22 | 2012-10-30 | United Microelectronics Corp. | Dual damascene process |
| US9219225B2 (en) | 2013-10-31 | 2015-12-22 | Micron Technology, Inc. | Multi-bit ferroelectric memory device and methods of forming the same |
| US9767989B2 (en) * | 2014-11-11 | 2017-09-19 | Seagate Technology Llc | Methods of forming features |
| CN109920794B (zh) * | 2019-03-25 | 2020-11-03 | 中国科学院微电子研究所 | 一种三维铁电存储器及其制造方法 |
| CN113707614B (zh) * | 2021-08-24 | 2024-03-29 | 长鑫存储技术有限公司 | 柱状电容器阵列结构的制备方法及半导体结构 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499207A (en) | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
| DE59510080D1 (de) * | 1995-04-24 | 2002-04-04 | Infineon Technologies Ag | Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung |
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| JPH10178155A (ja) * | 1996-10-18 | 1998-06-30 | Sony Corp | 半導体メモリセル及びその作製方法、並びに周辺回路用トランジスタ素子及びその作製方法 |
| JP3454058B2 (ja) * | 1996-12-11 | 2003-10-06 | 富士通株式会社 | 半導体メモリおよびその製造方法 |
| JPH10242426A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| JP3024747B2 (ja) * | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
| US6136660A (en) * | 1998-09-28 | 2000-10-24 | Siemens Aktiengesellschaft | Stacked capacitator memory cell and method of fabrication |
| KR100376268B1 (ko) * | 1999-09-10 | 2003-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US6534809B2 (en) * | 1999-12-22 | 2003-03-18 | Agilent Technologies, Inc. | Hardmask designs for dry etching FeRAM capacitor stacks |
| JP2001284549A (ja) * | 2000-03-24 | 2001-10-12 | Samsung Electronics Co Ltd | 強誘電性キャパシタの製造方法 |
| TW466674B (en) * | 2000-12-12 | 2001-12-01 | United Microelectronics Corp | Manufacturing method and structure of cylindrical capacitor |
| US7172497B2 (en) * | 2001-01-05 | 2007-02-06 | Asm Nutool, Inc. | Fabrication of semiconductor interconnect structures |
-
2001
- 2001-09-13 KR KR10-2001-0056392A patent/KR100395767B1/ko not_active IP Right Cessation
-
2002
- 2002-08-30 US US10/232,928 patent/US6717196B2/en not_active Expired - Fee Related
- 2002-09-10 JP JP2002264766A patent/JP4091383B2/ja not_active Expired - Lifetime
- 2002-09-11 DE DE10242033A patent/DE10242033B4/de not_active Expired - Fee Related
-
2004
- 2004-01-12 US US10/756,443 patent/US6887720B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581225B2 (en) | 2010-04-28 | 2013-11-12 | Panasonic Corporation | Variable resistance nonvolatile memory device and method of manufacturing the same |
| JP2016105473A (ja) * | 2014-11-21 | 2016-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| US10811540B2 (en) | 2014-11-21 | 2020-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4091383B2 (ja) | 2008-05-28 |
| US6887720B2 (en) | 2005-05-03 |
| US20040142498A1 (en) | 2004-07-22 |
| DE10242033A1 (de) | 2003-04-10 |
| DE10242033B4 (de) | 2008-04-24 |
| KR20030023262A (ko) | 2003-03-19 |
| US20030047764A1 (en) | 2003-03-13 |
| US6717196B2 (en) | 2004-04-06 |
| KR100395767B1 (ko) | 2003-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4091383B2 (ja) | 強誘電性メモリ装置及びその形成方法 | |
| JP4405710B2 (ja) | 強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 | |
| KR100407575B1 (ko) | 강유전체 메모리 장치 및 그 형성 방법 | |
| KR100423906B1 (ko) | 강유전성 메모리 장치 및 그 제조방법 | |
| KR20020066568A (ko) | 강유전체 기억 소자 및 그 형성 방법 | |
| JP2003273328A (ja) | ビアエッチング阻止膜を用いる強誘電体メモリ素子及びその製造方法 | |
| KR100432881B1 (ko) | 강유전성 메모리 장치 및 그 제조방법 | |
| WO2007077598A1 (ja) | 半導体装置及びその製造方法 | |
| KR100508094B1 (ko) | 커패시터를 구비하는 반도체 소자 및 그 형성 방법 | |
| KR100442103B1 (ko) | 강유전성 메모리 장치 및 그 형성 방법 | |
| JP2003174145A (ja) | 強誘電体メモリ装置及びその製造方法 | |
| US6534810B2 (en) | Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor | |
| US20080230818A1 (en) | Non-volatile memory device | |
| KR100432882B1 (ko) | 강유전성 메모리 장치 형성 방법 | |
| KR100624695B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100605101B1 (ko) | 강유전체 메모리 장치 및 그 제조 방법 | |
| JP2007035915A (ja) | 半導体装置及びその製造方法 | |
| JP2006253194A (ja) | 半導体装置およびその製造方法 | |
| US20080296646A1 (en) | Semiconductor memory device and method for fabricating the same | |
| JP2006066796A (ja) | 強誘電体メモリ及びその製造方法 | |
| KR20040008718A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JP2011134783A (ja) | 半導体装置及びその製造方法 | |
| KR20040059779A (ko) | 반도체 장치의 제조방법 | |
| KR20040059750A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JP2010062330A (ja) | 不揮発性記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070912 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 5 |