JP2011134783A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜の結晶化時に酸素バリアが還元されることを確実に防止する。
【解決手段】半導体装置は、複数の酸素バリア膜１６と、複数の酸素バリア膜１６の各々の上に、下部電極１７、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１と、複数のキャパシタ２１を覆うように形成された層間絶縁膜２２とを備えている。層間絶縁膜２２における隣り合うキャパシタ２１間に位置する部分の上面が、層間絶縁膜２２におけるキャパシタ２１の直上に位置する部分の上面よりも低い。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、強誘電体を容量絶縁膜に用いた半導体装置及びその製造方法に関するものである。

容量絶縁膜に強誘電体又は高誘電体を用いた半導体装置はヒステリシス特性による残留分極及び高い比誘電率を有している。このため、不揮発性メモリ装置又はＤＲＡＭ装置の技術分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有する半導体装置と置き替わる可能性がある。

しかしながら、強誘電体又は高誘電体は、結晶構造自体がその物理的特性を決定する酸化物であるため、水素による還元作用の影響が大きい。一方、ＭＯＳトランジスタ形成プロセス、多層配線形成プロセス及び保護膜形成プロセス等には、水素ガスはもとより、水素原子を含むシランガス、レジスト材料及び水（水分）等を用いる工程を多く含む。

そこで、近年、キャパシタの上下に水素バリア膜を設け、キャパシタ全体を水素バリア層で覆う技術が提案されている（例えば、特許文献１参照）。

以下、従来例に係る強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置について、図１８を参照しながら説明する。

図１８に示すように、シリコン基板１０１の上に、半導体能動素子として複数のメモリセルトランジスタ１０２が形成されている。図１８では、メモリトランジスタ１０２は簡略化して図示しており、シリコン基板１０１中に形成された拡散層のみを表示している。ここで、メモリセルトランジスタ１０２は、下部電極１０８、強誘電体膜１０９及び上部電極１１０からなる複数の情報記憶用コンデンサの下に形成された半導体能動素子である。

コンデンサ層とトランジスタ層との間には、両者を電気的に絶縁する層間絶縁層１０４が形成されており、これらコンデンサとトランジスタとは、第１のプラグ１０５と第２のプラグ１０６とによって電気的に接続されている。

また、層間絶縁層１０４とコンデンサ層との間には、該層間絶縁層１０４よりも水素拡散の程度が小さい絶縁物からなる水素拡散阻止層１０７が配置されている。また、コンデンサの上部電極１１０の上面及び側面は、水素吸着解離阻止層１１１によってその端部が水素拡散阻止層１０７の側端面と接続されるように覆われている。

水素吸着解離阻止層１１１を含む層間絶縁層１０４の上には、層間絶縁膜１１２が形成され、該層間絶縁膜１１２の上には、上部配線層１１４が形成されている。上部配線層１１４とシリコン基板１０１に形成された周辺トランジスタ１０３とは、層間絶縁膜１１２に設けられた接続プラグ１１３と、層間絶縁層１０４に設けられた第１のプラグ１０５及び第２のプラグ１０６とによって導通が図られている。

このように、従来例における複数の情報記憶用コンデンサは、その下側を水素拡散阻止層１０７によって、また、その上側及び側面を水素吸着解離阻止層１１１によって覆われている。水素拡散阻止層１０７と水素吸着解離阻止層１１１とはコンデンサの周縁部において互いに接続しており、これによってコンデンサはその周囲全体が水素バリア層で覆われた構成となっている。

特開平１１−１２６８８１号公報（第３〜５頁、第１、７〜１０図）

しかしながら、上述した従来例のように、上下水素バリア層によってキャパシタ全体を覆う構成では、容量絶縁膜の結晶化時に酸素バリア層が還元されやすくなるという問題がある。

すなわち、酸素バリア層は、コンタクトプラグの酸化を防止する目的で、下部電極と下部水素バリア層との間に一般的に酸化物導電体を用いて形成されるが、温度又は酸素供給の変化によって酸化還元反応が生じる。

強誘電体の結晶化時に下部電極下に配置された酸素バリア層が還元することを防止するためには、結晶化時に酸素バリア層への酸素供給が必要となる。しかしながら、層間絶縁膜の最上部から酸素バリア層までの距離が長くなると十分な酸素が供給されず、酸素バリア層の還元が生じやすくなる。還元した酸素バリア層はそのバリア機能が低下して酸素を透過してしまう。その結果、下部水素バリア層又はコンタクトプラグが酸化し、下部水素バリア層又はコンタクトプラグと酸素バリア層との接触面で剥離が生じてしまうという問題が発生する。

前記に鑑み、本発明の目的は、容量絶縁膜の結晶化時に酸素バリア層が還元されることを確実に防止できる構造を備えた、強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置及びその製造方法を提供することである。

上記の目的を達成するため、本発明の一側面の半導体装置は、半導体基板上に形成された複数の酸素バリア膜と、複数の酸素バリア膜の各々の上に、この順で積層して形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、半導体基板上に、複数のキャパシタを覆うように形成された層間絶縁膜と、層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面が、層間絶縁膜におけるキャパシタの直上に位置する部分の上面よりも低い。

本発明の一側面の半導体装置において、層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面と、酸素バリア膜との最短距離が、層間絶縁膜におけるキャパシタの直上に位置する部分の上面と酸素バリア膜との最短距離と同等又はそれ以下であってもよい。

本発明の一側面の半導体装置において、キャパシタは平面型形状であってもよい。

本発明の一側面の半導体装置において、キャパシタは断面凹型の立体形状であってもよい。

本発明の一側面の半導体装置において、容量絶縁膜は、強誘電体膜又は高誘電体膜からなってもよい。

本発明の一側面の半導体装置において、容量絶縁膜は、（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）、Ｐｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、ｘはいずれも、０≦ｘ≦１の関係を満たす）、又はＴａ_２Ｏ_５からなってもよい。

本発明の第１の側面の半導体装置の製造方法は、半導体基板上に第１の導電膜及び第２の導電膜をこの順に形成する工程（ａ）と、第１の導電膜及び第２の導電膜を選択的にエッチングして、第１の導電膜からなる酸素バリア膜及び第２の導電膜からなる下部電極によって構成される複数の積層膜を形成する工程（ｂ）と、半導体基板上に、複数の積層膜間を埋め込む第１の層間絶縁膜を形成する工程（ｃ）と、第１の層間絶縁膜及び複数の積層膜上に、容量絶縁膜形成膜及び第３の導電膜をこの順に形成する工程（ｄ）と、容量絶縁膜形成膜及び第３の導電膜を選択的にエッチングして、複数の積層膜の各々の上に位置するように、容量絶縁膜形成膜からなる容量絶縁膜及び第３の導電膜からなる上部電極を形成することにより、下部電極、容量絶縁膜及び上部電極からなる複数のキャパシタを形成する工程（ｅ）と、半導体基板上に、複数のキャパシタを覆うように、第２の層間絶縁膜を形成する工程（ｆ）とを備え、第２の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面が、第２の層間絶縁膜におけるキャパシタの直上に位置する部分の上面よりも低くなるように、工程（ｅ）が、当該工程（ｅ）におけるエッチングにより、第１の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上部を除去する工程を含んでいるか、又は、工程（ｆ）の後に第２の層間絶縁膜におけるキャパシタ間に位置する部分の上部をエッチング除去する工程（ｇ）をさらに備えている。

本発明の第１の側面の半導体装置の製造方法において、第２の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面が、第２の層間絶縁膜におけるキャパシタの直上に位置する部分の上面よりも低くなるように、工程（ｅ）が、当該工程（ｅ）におけるエッチングにより、第１の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上部を除去する工程を含んでいる場合において、当該工程（ｅ）におけるエッチングは、用いるマスクパターンの側面部分を後退させながら、マスクパターンの側面部分に付着する第３の導電膜を構成する材料を除去するものであってもよい。

本発明の第２の側面の半導体装置の製造方法は、半導体基板上に第１の導電膜を形成する工程（ａ）と、第１の導電膜を選択的にエッチングして、第１の導電膜からなる複数の酸素バリア膜を形成する工程（ｂ）と、半導体基板上に、複数の酸素バリア膜を覆うように、第１の層間絶縁膜を形成する工程（ｃ）と、記第１の層間絶縁膜に、複数の酸素バリア膜の表面を露出する複数の開口部を形成する工程（ｄ）と、複数の開口部の底部上及び壁部上に、第２の導電膜からなる下部電極を形成する工程（ｅ）と、第１の層間絶縁膜上に、複数の下部電極上を覆うように、容量絶縁膜形成膜及び第３の導電膜をこの順に形成する工程（ｆ）と、容量絶縁膜形成膜及び第３の導電膜を選択的にエッチングして、複数の開口部における少なくとも内部に、容量絶縁膜形成膜からなる容量絶縁膜及び第３の導電膜からなる上部電極を形成することにより、下部電極、容量絶縁膜及び上部電極からなる複数のキャパシタを形成する工程（ｇ）と、半導体基板上に、複数のキャパシタを覆うように、第２の層間絶縁膜を形成する工程（ｈ）とを備え、第２の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面が、第２の層間絶縁膜におけるキャパシタの直上に位置する部分の上面よりも低くなるように、工程（ｇ）が、当該工程（ｇ）におけるエッチングにより、第１の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上部を除去する工程を含んでいるか、又は、工程（ｈ）の後に第２の層間絶縁膜におけるキャパシタ間に位置する部分の上部をエッチング除去する工程（ｉ）をさらに備えている。

本発明の第２の側面の半導体装置の製造方法において、第２の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面が、第２の層間絶縁膜におけるキャパシタの直上に位置する部分の上面よりも低くなるように、工程（ｇ）が、当該工程（ｇ）におけるエッチングにより、第１の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上部を除去する工程を含んでいる場合において、当該工程（ｇ）におけるエッチングは、用いるマスクパターンの側面部分を後退させながら、マスクパターンの側面部分に付着する第３の導電膜を構成する材料を除去するものであってもよい。

本発明の第１又は第２の側面の半導体装置の製造方法において、第２の層間絶縁膜における隣り合うキャパシタ間に位置する部分の上面と、酸素バリア膜との最短距離が、第２の層間絶縁膜におけるキャパシタの直上に位置する部分の上面と酸素バリア膜との最短距離と同等又はそれ以下であってもよい。

本発明の第１又は第２の側面の半導体装置の製造方法において、容量絶縁膜は、強誘電体膜又は高誘電体膜からなってもよい。

本発明の第１又は第２の側面の半導体装置の製造方法において、容量絶縁膜は（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）、Ｐｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、ｘはいずれも、０≦ｘ≦１の関係を満たす）、又はＴａ_２Ｏ_５からなってもよい。

以上のように、本発明によると、強誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜の結晶化時に酸素バリアが還元されることを確実に防止できる。

図１は、本発明の第１の実施形態に係る第１及び第２の半導体装置の構成を示す平面図である。 図２は、本発明の第１の実施形態に係る第１の半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面図である。 図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図６は、本発明の第１の実施形態に係る第２の半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面図である。 図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係る第２の半導体装置の製造方法を工程順に示す断面図である。 図８は、本発明の第１の実施形態に係る第２の半導体装置の製造方法における参考の工程を示す断面図である。 図９は、本発明の第１の実施形態に係る第１及び第２の半導体装置の変形例の構成を示す平面図である。 図１０は、本発明の第２の実施形態に係る第１の半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面図である。 図１１（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図１３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図１４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を工程順に示す断面図である。 図１５は、本発明の第２の実施形態に係る第２の半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面図である。 図１６（ａ）及び（ｂ）は、本発明の第２の実施形態に係る第２の半導体装置の製造方法を工程順に示す断面図である。 図１７は、本発明の第２の実施形態に係る第２の半導体装置の製造方法における参考の工程を示す断面図である。 図１８は、従来の半導体装置の構成を示す断面図である。

（第１の実施形態）
以下、本発明の第１の実施形態に係る第１の半導体装置及びその製造方法について、図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る第１の半導体装置のセルブロックの平面構成を示している。

図１に示すセルブロック６０において、例えばシリコン（Ｓｉ）からなる半導体基板の上には、複数のキャパシタ２１が行列状に配置されている。複数のキャパシタ２１における後述のビット線が延びる方向と交差する方向に配置された一群は、複数の上部電極が互いに接続されてセルプレート５０を構成している。また、後述するように、セルプレート５０間には溝部２６が形成されている。

図２は、本発明の第１の実施形態に係る第１の半導体装置の構成を示す断面図であって、図１のII-II線に対応するセルブロック６０の断面構成を示している。

図２に示すように、例えばＰ型半導体基板１０の上部には、イオン注入されてなる拡散層１１が形成されている。Ｐ型半導体基板１０の上には、膜厚が約４００ｎｍとなるように平坦化された酸化シリコン（ＳｉＯ_２）からなる層間絶縁膜１２が形成されている。層間絶縁膜１２における拡散層１１の上側部分には、拡散層１１と接続されるように、それぞれタングステン（Ｗ）からなる複数のコンタクトプラグ１３が形成されている。ここで、図示はしていないが、各コンタクトプラグ１３の底面及び側面には、半導体基板１０と接続する膜厚約１０ｎｍのチタン（Ｔｉ）と、その上に積層された膜厚約２０ｎｍの窒化チタン（ＴｉＮ）とからなり、タングステンの拡散層１１に対する密着性を高めるバリア膜が形成されている。

層間絶縁膜１２の上には、膜厚５ｎｍ〜２００ｎｍ程度、より好ましくは約１００ｎｍの窒化シリコンからなる絶縁性下部水素バリア膜１４が形成されている。なお、本実施形態において、絶縁性下部水素バリア膜１４として窒化シリコンを用いたが、これに限定されるものではなく、例えば酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）を用いても構わない。更には、絶縁性下部水素バリア膜１４を形成しない構成においても、本発明の後述する効果は得ることができる。

絶縁性下部水素バリア膜１４の上には、膜厚約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる複数の導電性下部水素バリア膜１５が各コンタクトプラグ１３をそれぞれ覆うように選択的に形成されている。各導電性下部水素バリア膜１５は、それぞれ対応する各コンタクトプラグ１３と接していると共に、その周囲の絶縁性下部水素バリア膜１４とも接している。また、各導電性下部水素バリア膜１５の上には、該導電性下部水素バリア膜１５と同一形状で、膜厚約５０ｎｍのイリジウム（Ｉｒ）と膜厚約５０ｎｍの酸化イリジウム（ＩｒＯ_２）とからなる酸素バリア膜１６が形成されている。なお、本実施形態において、酸素バリア膜１６としてＩｒとその酸化物を用いたが、これに限定されるものではなく、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）及び白金（Ｐｔ）などの白金族元素とその酸化物導電体を用いても構わない。また、導電性下部水素バリア膜１５を形成せずに、コンタクトプラグ１３の上及び絶縁性下部水素バリア膜１４の上に直接、酸素バリア膜１６を形成しても構わない。

酸素バリア膜１６の上には、膜厚約５０ｎｍの白金（Ｐｔ）からなる下部電極１７が形成されている。また、絶縁性下部水素バリア膜１４上における導電性下部水素バリア膜１５、酸素バリア膜１６及び下部電極１７からなる積層膜同士の間には、酸化シリコンからなる層間絶縁膜１８が形成されている。

ここで、隣り合うキャパシタにおける酸素バリア膜１６同士の間において、層間絶縁膜１８は、図２に示すように、隣り合うキャパシタにおける酸素バリア膜１６同士の間に亘って形成されていてもよいし、後述する図６に示すように、隣り合うキャパシタにおける酸素バリア膜１６同士の間を分離するように形成されていてもよい。

下部電極１７及び層間絶縁膜１８の上には、下部電極１７を覆うように、膜厚約５０ｎｍの、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）及びタンタル（Ｔａ）を主成分とするビスマス層状ペロブスカイト型酸化物（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）である強誘電体からなる容量絶縁膜１９が形成されている。なお、容量絶縁膜１９は、例えばＰｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、いずれもｘは、０≦ｘ≦１である関係を満たす。）又はＴａ_２Ｏ_５などの他の強誘電体又は高誘電体を用いても構わない。

容量絶縁膜１９の上には、該容量絶縁膜１９を覆うように、膜厚約５０ｎｍの白金からなり、上述したセルプレート５０を構成する上部電極２０が形成されている。容量絶縁膜１９及び上部電極２０はビット線方向に独立して配置されており、これにより、下部電極１７、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１が形成されている。

層間絶縁膜１８の上には、キャパシタ２１を覆うように、膜厚約３００ｎｍの酸化シリコン膜からなる層間絶縁膜２２が形成されている。ここで、層間絶縁膜２２には、隣り合うキャパシタ２１間の直上部に位置するように例えば深さ２５０ｎｍの溝部２６が形成されている。この溝部２６が形成されていることにより、層間絶縁膜２２におけるキャパシタ２１の直上部に位置する部分の上面の高さ位置に比べて、層間絶縁膜２２における隣り合うキャパシタ２１間の直上に位置する部分の上面の高さ位置（溝部２６の底部の高さ位置）は、低くなっている。

図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、並びに図５（ａ）及び（ｂ）は、本実施形態に係る第１の半導体装置の製造方法を工程順に示している。

まず、図３（ａ）に示すように、Ｐ型半導体基板１０の上部にイオン注入により拡散層１１を形成した後、Ｐ型半導体基板１０の上に層間絶縁膜１２及び絶縁性下部水素バリア膜１４をこの順に形成する。続いて、層間絶縁膜１２及び絶縁性下部水素バリア膜１４における拡散層１１の上側部分に、該層間絶縁膜１２及び絶縁性下部水素バリア膜１４を貫通し、拡散層１１と接続されるようにコンタクトプラグ１３を形成する。

次に、図３（ｂ）に示すように、絶縁性下部水素バリア膜１４の上に、導電性下部水素バリア膜形成膜１５ｓ、酸素バリア膜形成膜１６ｓ及び下部電極形成膜１７ｓを形成する。

次に、図３（ｃ）に示すように、下部電極形成膜１７ｓ、酸素バリア膜形成膜１６ｓ及び導電性下部水素バリア膜形成膜１５ｓの一部を選択的にエッチングすることにより、下部電極１７、酸素バリア膜１６及び導電性下部水素バリア膜１５を形成する。

次に、図４（ａ）に示すように、導電性下部水素バリア膜１５の上に、下部電極１７、酸素バリア膜１６及び導電性下部水素バリア膜１５からなる積層膜を覆うように、層間絶縁膜を堆積した後、該層間絶縁膜を下部電極１７の上面が露出するまで研磨除去することにより、表面が平坦化され、且つ、上記積層膜間を埋め込む層間絶縁膜１８を形成する。

次に、図４（ｂ）に示すように、下部電極１７上及び層間絶縁膜１８上に、容量絶縁膜形成膜１９ｓ及び上部電極形成膜２０ｓをこの順に形成する。

次に、図４（ｃ）に示すように、レジストパターン２５をマスクに用いて、上部電極形成膜２０ｓ及び容量絶縁膜形成膜１９ｓをエッチングすることにより、上部電極２０と容量絶縁膜１９を形成する。このときのエッチング条件は、例えばＡｒ流量４０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、Ｃｌ_２流量１０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、圧力０．７Ｐａ、バイアス５００Ｗである。このようにして、下部電極１７、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１が形成される。

次に、図５（ａ）に示すように、レジストパターン２５を除去した後、層間絶縁膜１８の上に、キャパシタ２１を覆うように、層間絶縁膜を堆積した後、該層間絶縁膜の表面を研磨除去することにより、表面が平坦化された層間絶縁膜２２を形成する。

次に、図５（ｂ）に示すように、層間絶縁膜２２のうち、隣り合うキャパシタ２１間における上部電極形成膜２０ａと容量絶縁膜形成膜１９ａとが除去されている領域をエッチングすることにより、層間絶縁膜２２に、隣り合うキャパシタ２１には接しない例えば深さ３５０ｎｍの溝部２６を形成する。

以上の製造工程を経て、上記図２に示した第１の実施形態に係る第１の半導体装置が製造される。

以上の第１の実施形態に係る第１の半導体装置及びその製造方法によると、図２及び図５（ｂ）に示すように、層間絶縁膜２２におけるキャパシタ２１間の直上部に溝部２６が形成されていることにより、層間絶縁膜２２を形成した後に行われる容量絶縁膜１９を構成する強誘電体の結晶化のための熱処理において、酸素が酸素バリア膜１６まで到達するための距離２３Ｌが短いため、酸素バリア膜１６への酸素供給が十分に促進される。その結果、酸素バリア膜１６の還元及び剥離を確実に防止することができる。

さらに、本件発明者らが鋭意検討した結果によると、酸素バリア膜の剥離を防止するためには、酸素バリア膜１６の側面からの還元を抑制することが特に重要であることが確認されており、層間絶縁膜２２の溝部２６から酸素バリア膜１６の側部への酸素供給を促進することは、酸素バリア膜１６の還元防止に非常に有効である。

ここで、酸素バリア膜１６の上面から、キャパシタ２１を介して、層間絶縁膜２２におけるキャパシタ２１の直上に位置する部分の上面までの最短距離２４Ｌよりも、酸素バリア膜１６の上面の端部から、層間絶縁膜２２における隣り合うキャパシタ２１間の直上に位置する部分の上面（溝部２６の底部）までの最短距離２３Ｌが、同一又は短くなっていれば、層間絶縁膜２２の溝部２６からの酸素バリア膜１６への酸素供給がより促進されるため好ましい。

また、図６は、本実施形態に係る第２の半導体装置の構成を示す断面図であって、図１のII-II線に対応するセルブロック６０の断面構成を示している。

図６に示す第２の半導体装置の構成では、層間絶縁膜１８におけるキャパシタ２１間における部分が除去されて絶縁性下部水素バリア膜１４が露出しており、その下地を反映するように層間絶縁膜２２が形成されている点で、上記図２に示した第１の半導体装置の構成と異なっており、その他の構成は同様である。

図７（ａ）及び（ｂ）は、本実施形態に係る第２の半導体装置の製造方法を工程順に示している。

まず、上記図３（ａ）〜（ｃ）並びに図４（ａ）及び（ｂ）を用いて説明した工程と同様の工程を行う。なお、具体的な説明は上述の通りであるため、その説明は繰り返さない。

次に、図７（ａ）に示すように、レジストパターン２５をマスクに用いたエッチングにより、上部電極２０、容量絶縁膜１９及び下部電極１７からなるキャパシタ２１を形成する際に、レジストパターン２５の側面部分２５ａを後退させるエッチング条件を用いる。このときのエッチング条件は、例えばＡｒ流量３０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、Ｃｌ_２流量２０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、圧力０．７Ｐａ、バイアス５００Ｗである。

このエッチング条件によると、上部電極形成膜２０ｓ及び容量絶縁膜１９ｓをエッチングする際に、レジストパターン２５の側面を後退させてその側面部分２５ａを除去することができる。このエッチング条件を用いることにより、図８に示すような、上部電極形成膜２０ｓ及び容量絶縁膜１９ｓのエッチング時に上部電極形成膜２０ｓを構成する白金がレジストパターン２５の側面に付着してなるフェンス２０ａが形成される可能性を確実に防止することができる。すなわち、レジストパターン２５の側面に付着する上部電極形成膜２０ｓを構成する白金を除去しながら、上部電極形成膜２０ｓ及び容量絶縁膜形成膜１９ｓをエッチングして上部電極２０、容量絶縁膜１９及び下部電極１７からなるキャパシタ２１を形成することができる。その結果、フェンス２０ａの形成による不良の発生を確実に抑制することができる。なお、この工程では、一般的に層間絶縁膜１８もエッチングされるため、層間絶縁膜１８における隣り合うキャパシタ２１間の部分が大きく除去されることになる。ここでは、層間絶縁膜１８のエッチング量が大きく、絶縁性下部水素バリア膜１４の表面が露出した場合を示しているが、層間絶縁膜１８の一部が残存する場合であってもよい。

次に、図７（ｂ）に示すように、レジストパターン２５を除去した後、絶縁性下部水素バリア膜１４の上に、キャパシタ２１を覆うように、層間絶縁膜２２を形成する。このとき、図７（ａ）の工程により、上述したように、層間絶縁膜１８における隣り合うキャパシタ２１間の部分が大きく除去されているため、層間絶縁膜２２は、下地の段差を反映する。このため、層間絶縁膜２２における隣り合うキャパシタ間の直上に位置する部分の上面の高さは、層間絶縁膜２２における上部電極２０及び容量絶縁膜１９の直上に位置する部分の上面の高さよりも低くなっている。

以上の製造工程を経て、上記図２に示した第１の実施形態に係る第２の半導体装置が製造される。

以上の第１の実施形態に係る第２の半導体装置及びその製造方法によると、図６及び図７（ｂ）に示すように、層間絶縁膜２２におけるキャパシタ２１間の直上部に溝部２６が形成されていることにより、上記第１の半導体装置及びその製造方法と同様に、酸素バリア膜１６への酸素供給が十分に促進されて、酸素バリア膜１６の還元及び剥離を確実に防止することができる。また、同様に、最短距離２４Ｌよりも、最短距離２３Ｌが、同一又は短くなっていれば、層間絶縁膜２２の溝部２６からの酸素バリア膜１６への酸素供給がより促進されるため好ましい。

さらに、第２の半導体装置の製造方法によると、層間絶縁膜２２を形成した時点で、下地の段差が反映されて自然に溝部２６が形成されるため、溝部２６を形成する工程を必要とする上記第１の半導体装置の製造方法に比べてコストを低減できる。

−変形例−
図９は、本発明の第１の実施形態に係る上記第１及び第２の半導体装置の変形例の構成を示している。

以上の第１及び第２の半導体装置及びその製造方法では、図１に示したように、セルプレート５０が延びる方向において、層間絶縁膜２２に溝部２６を設ける構成を説明したが、図９に示すような溝部２６の構成を上記第１及び第２の半導体装置及びその製造方法に適用することも可能である。

すなわち、図９に示すように、セルプレート５０が延びる上記の方向と垂直に交差するように横切る方向に、層間絶縁膜２２に溝部２６を設けることによっても、上述した効果と同様の効果を得ることができる。このようにすると、溝部２６によってキャパシタ２１毎に分割されてなるセルブロック６０が構成されるため、得られる効果がより大きくなる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る第１の半導体装置及びその製造方法について、図面を参照しながら説明する。

本実施形態が第１の実施形態と異なる点は、第１の実施形態におけるキャパシタ２１が平面型形状であるのに対し、本実施形態におけるキャパシタ２１が立体型形状であることである。

まず、本発明の第２の実施形態に係る第１の半導体装置のセルブロック６０の平面構成は、上記図１と同様である。すなわち、図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板の上には、複数のキャパシタ２１が行列状に配置されている。複数のキャパシタ２１における後述のビット線が延びる方向と交差する方向に配置された一群は、複数の上部電極が互いに接続されてセルプレート５０を構成している。また、後述するように、セルプレート５０間には溝部２６が形成されている。

図１０は、本発明の第２の実施形態に係る第１の半導体装置の構成を示す断面図であって、図１のII-II線に対応するセルブロック６０の断面構成を示している。

図１０に示す第２の実施形態に係る第１の半導体装置の一部の構成（半導体基板１０、拡散層１１、層間絶縁膜１２、絶縁性下部水素バリア膜１４、コンタクトプラグ１３、導電性下部水素バリア膜１５、及び酸素バリア膜１６）は、上述した図２の構成と同様の構成であって、その説明は繰り返さない。

さらに、図１０に示すように、酸素バリア膜１６の上には、膜厚約５０ｎｍの白金（Ｐｔ）からなる下部電極１７ａが形成されている。下部電極１７ａの上には、その上側部分の膜厚約５００ｎｍとなるように平坦化された酸化シリコンからなる層間絶縁膜１８が形成されており、該層間絶縁膜１８には、下部電極１７ａの少なくとも一部を露出する開口部１８ａが形成されている。ここで、開口部１８ａは、キャパシタ２１を構成する各膜のカバレッジを良好にするために、例えば断面が上方に広がるテーパー状に形成されていてもよい。

層間絶縁膜１８の各開口部８ａの底部上及び壁部上には、この開口部８ａに沿うように、膜厚約５０ｎｍの白金（Ｐｔ）からなる下部電極１７ｂが形成されている。ここで、隣り合うキャパシタ２１における下部電極１７ｂ同士の間において、層間絶縁膜１８は、図１０に示すように、隣り合うキャパシタ２１における下部電極１７ｂの間に亘って平坦に形成されていてもよいし、後述する図１５に示すように、隣り合うキャパシタ間に溝部が形成されていてもよい。

各開口部１８ａの内部を含む層間絶縁膜１８上には、下部電極１７ａを覆うように、膜厚約５０ｎｍの、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）及びタンタル（Ｔａ）を主成分とするビスマス層状ペロブスカイト型酸化物（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）である強誘電体からなる容量絶縁膜１９が形成されている。なお、容量絶縁膜１９は、例えばＰｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、いずれもｘは、０≦ｘ≦１の関係を満たす。）又はＴａ_２Ｏ_５などの他の強誘電体又は高誘電体を用いても構わない。

容量絶縁膜１９の上には、該容量絶縁膜１９を覆うように、膜厚約５０ｎｍの白金からなり、セルプレート５０を構成する上部電極２０が形成されている。容量絶縁膜１９及び上部電極２０はビット線方向に独立して配置されており、これにより、下部電極１７ａ、下部電極１７ｂ、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１が形成されている。

層間絶縁膜１８の上には、キャパシタ２１を覆うように、膜厚約３００ｎｍの酸化シリコン膜からなる層間絶縁膜２２が形成されている。ここで、層間絶縁膜２２には、隣り合うキャパシタ２１間に位置する部分に例えば深さ２５０ｎｍの溝部２６が形成されている。なお、ここでは、層間絶縁膜２２におけるキャパシタ２１の直上の部分は平坦に形成されているが、例えば深さ１００ｎｍの溝部が形成されていても構わない。この溝部２６が形成されていることにより、層間絶縁膜２２におけるキャパシタ２１の直上部に溝部が形成されていても、当該溝部における底面の高さ位置に比べて、層間絶縁膜２２における隣り合うキャパシタ２１間の直上部に位置する部分の上面の高さの方が、低く形成されることになる。

図１１（ａ）〜（ｃ）、図１２（ａ）及び（ｂ）、図１３（ａ）及び（ｂ）、並びに図１４（ａ）及び（ｂ）は、本実施形態に係る第１の半導体装置の製造方法を工程順に示している。

まず、図１１（ａ）及び（ｂ）に示す工程を行う。なお、当該工程は、上述した図３（ａ）及び（ｂ）を用いた説明と同様であって、その説明は繰り返さない。

次に、図１１（ｃ）に示すように、下部電極形成膜１７ｓ、酸素バリア膜形成膜１６ｓ及び導電性下部水素バリア膜形成膜１５ｓの一部を選択的にエッチングすることにより、下部電極１７ａ、酸素バリア膜１６及び導電性下部水素バリア膜１５を形成した後、これらを覆うように、層間絶縁膜１８を形成する。ここで、層間絶縁膜１８は、下部電極１７ａの上側部分の膜厚が約５００ｎｍとなるように平坦化する。

次に、図１２（ａ）に示すように、層間絶縁膜１８に、下部電極１７ａの少なくとも一部を露出する開口部１８ａを形成する。ここで、キャパシタ２１を構成する各膜のカバレッジを良好にするために、開口部１８ａを例えば断面が上方に広がるテーパー状に形成してもよい。

次に、図１２（ｂ）に示すように、層間絶縁膜１８の上に、層間絶縁膜１８の開口部１８ａの底部上及び壁部上に沿うように、下部電極形成膜を堆積した後、エッチバックを行うことにより、層間絶縁膜１８の上面上に形成された下部電極形成膜のみを除去して、開口部１８ａの底部及び壁部のみに残存する下部電極１７ｂを形成する。

次に、図１３（ａ）に示すように、開口部１８ａの内部を含む層間絶縁膜１８上に、開口部１８ａの底部上及び壁部上に沿うと共に、下部電極１７ｂを覆うように、容量絶縁膜形成膜１９ｓ及び上部電極形成膜２０ｓをこの順に形成する。

次に、図１３（ｂ）に示すように、レジストパターン２５をマスクに用いて、上部電極形成膜２０ｓ及び容量絶縁膜形成膜１９ｓをエッチングすることにより、上部電極２０及び容量絶縁膜１９を形成する。このときのエッチング条件は、例えばＡｒ流量４０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、Ｃｌ_２流量１０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、圧力０．７ｐａ、バイアス５００Ｗである。このようにして、下部電極１７ａ、下部電極１７ｂ、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１が形成される。

次に、図１４（ａ）に示すように、レジストパターン２５を除去した後、層間絶縁膜１８上に、キャパシタ２１を覆うように、層間絶縁膜を堆積した後、該層間絶縁膜の表面を研磨除去することにより、表面が平坦化された層間絶縁膜２２を形成する。

次に、図１４（ｂ）に示すように、層間絶縁膜２２のうち、少なくとも隣り合うキャパシタ２１間における上部電極形成膜２０ｓと容量絶縁膜形成膜１９ｓとが除去されている領域をエッチングすることにより、層間絶縁膜２２に、隣り合うキャパシタ２１には接しない溝部２６を形成する。このとき、何らかの理由で、層間絶縁膜２２のうち、キャパシタ２１が形成された開口部１８ａの中央部の直上に位置する領域に溝部（又は凹部）が形成されたとしても、層間絶縁膜２２における、隣り合うキャパシタ２１間における上部電極形成膜２０ｓと容量絶縁膜形成膜１９ｓとが除去された領域をエッチングして形成する溝部２６を、層間絶縁膜２２における、キャパシタ２１が形成された開口部１８ａの中央部の直上領域に形成する場合の溝部（又は凹部）と同一又はそれ以上の深さに形成することにより、後述する追加の効果を得ることができる。

以上の製造工程を経て、上記図２に示した第２の実施形態に係る第２の半導体装置が製造される。

以上の第２の実施形態に係る第１の半導体装置及びその製造方法によると、図１０及び図１４（ｂ）に示すように、層間絶縁膜２２におけるキャパシタ２１間の直上部に溝部２６が形成されていることにより、層間絶縁膜２２を形成した後に行われる容量絶縁膜１９を構成する強誘電体の結晶化のための熱処理において、酸素が酸素バリア膜１６まで到達するための距離２３Ｌが短いため、酸素バリア膜１６への酸素供給が十分に促進される。その結果、酸素バリア膜１６の還元及び剥離を確実に防止することができる。

さらに、本件発明者らが鋭意検討した結果によると、酸素バリア膜の剥離を防止するためには、酸素バリア膜１６の側面からの還元を抑制することが特に重要であることが確認されており、層間絶縁膜２２の溝部２６から酸素バリア膜１６の側部への酸素供給を促進することは、酸素バリア膜１６の還元防止に非常に有効である。

ここで、酸素バリア膜１６の上面から、キャパシタ２１を介して、層間絶縁膜２２におけるキャパシタ２１の直上に位置する部分の上面（溝部が形成されていない場合の上面又は溝部（若しくは凹部）が形成された場合の溝部（若しくは凹部の底部）までの最短距離２４Ｌよりも、酸素バリア膜１６の上面の端部から、隣り合うキャパシタ２１間の直上に位置する部分の上面（溝部２６の底部）までの最短距離２３Ｌが、同一又は短くなっていれば、層間絶縁膜２２の溝部２６からの酸素バリア膜１６への酸素供給がより促進されるため好ましい。

また、図１５は、本実施形態に係る第２の半導体装置の構成を示す断面図であって、図１のII-II線に対応するセルブロック６０の断面構成を示している。

図１５に示す第２の半導体装置の構成では、層間絶縁膜１８におけるキャパシタ２１間における部分が除去されて溝部が形成されており、その下地を反映するように層間絶縁膜２２が形成されている点で、上記図１０に示した第１の半導体装置の構成と異なっている。さらに、図１５に示す第２の半導体装置の構成では、層間絶縁膜２２におけるキャパシタ２１の直上の領域にもその下地を反映するように溝部が形成されている点においても、上記図１０に示した第１の半導体装置の構成と異なっている。なお、その他の構成は上記図１０に示した第１の半導体装置の構成同様である。

図１６（ａ）及び（ｂ）は、本実施形態に係る第２の半導体装置の製造方法を工程順に示している。

まず、上記図１１（ａ）〜（ｃ）、図１２（ａ）及び（ｂ）、並びに図１３（ａ）を用いて説明した工程と同様の工程を行う。なお、具体的な説明は上述の通りであるため、その説明は繰り返さない。

次に、図１６（ａ）に示すように、レジストパターン２５をマスクに用いたエッチングにより、上部電極２０、容量絶縁膜１９、下部電極１７ａ、及び下部電極１７ｂからなるキャパシタ２１を形成する際に、レジストパターン２５の側面部分２５ａを後退させるエッチング条件を用いる。このときのエッチング条件は、例えばＡｒ流量３０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、Ｃｌ_２流量２０ｓｃｃｍ（１×１０^−３ｍＬ／ｍｉｎ）、圧力０．７Ｐａ、バイアス５００Ｗである。

このエッチング条件によると、上部電極形成膜２０ｓ及び容量絶縁膜１９ｓをエッチングする際に、レジストパターン２５の側面を後退させてその側面部分２５ａを除去することができる。このエッチング条件を用いることにより、図１７に示すような、上部電極形成膜２０ｓ及び容量絶縁膜１９ｓのエッチング時に上部電極形成膜２０ｓを構成する白金がレジストパターン２５の側面に付着してなるフェンス２０ａが形成される可能性を確実に防止することができる。すなわち、レジストパターン２５の側面に付着する上部電極形成膜２０ｓを構成する白金を除去しながら、上部電極形成膜２０ｓ及び容量絶縁膜形成１９ｓをエッチングして上部電極２０、容量絶縁膜１９、下部電極１７ａ、及び下部電極１７ｂからなるキャパシタ２１を形成することができる。その結果、フェンス２０ａの形成による不良の発生を確実に抑制することができる。また、この工程では、一般的に層間絶縁膜１８もエッチングされるため、層間絶縁膜１８における隣り合うキャパシタ２１間の部分が大きく除去されることになる。ここでは例えば深さ３５０ｎｍの溝部が形成されている。

次に、図１６（ｂ）に示すように、レジストパターン２５を除去した後、溝部を有する層間絶縁膜の上に、キャパシタ２１を覆うように、層間絶縁膜２２を形成する。このとき、図１６（ａ）の工程により、上述したように、層間絶縁膜１８における隣り合うキャパシタ２１間の部分に溝部が形成されているため、層間絶縁膜２２は、下地の段差を反映し、隣り合うキャパシタ２１に接しない例えば深さ３００ｎｍの溝部２６が形成される。なお、層間絶縁膜２２のうち、キャパシタ２１が形成された開口部１８ａの中央部の直上に位置する領域にも、下地の凹型形状を反映して凹部が形成される。しかしながら、層間絶縁膜２２のうち、キャパシタ２１が形成された開口部１８ａの中央部の直上の領域に、下地の凹型形状を反映して凹部が形成されても、層間絶縁膜２２におけるキャパシタ間２１に形成される溝部２６を、層間絶縁膜２２のうちキャパシタ２１が形成された開口部１８ａの中央部の直上の領域の凹部と同一又はそれ以上の深さに形成すれば、後述する追加の効果を得ることができる。

以上の製造工程を経て、上記図２に示した第２の実施形態に係る第２の半導体装置が製造される。

以上の第２の実施形態に係る第２の半導体装置及びその製造方法によると、図１５及び図１６（ｂ）に示すように、層間絶縁膜２２におけるキャパシタ２１間の直上部に溝部２６が形成されていることにより、上記第１の半導体装置及びその製造方法と同様に、酸素バリア膜１６への酸素供給が十分に促進されて、酸素バリア膜１６の還元及び剥離を確実に防止することができる。また、同様に、最短距離２４Ｌよりも、最短距離２３Ｌが、同一又は短くなっていれば、層間絶縁膜２２の溝部２６からの酸素バリア膜１６への酸素供給がより促進されるため好ましい。

さらに、第２の半導体装置の製造方法によると、層間絶縁膜２２を形成した時点で、下地の段差が反映されて自然に溝部２６が形成されるため、溝部２６を形成する工程を必要とする上記第１の半導体装置の製造方法に比べてコストを低減できる。

なお、以上の本実施形態における第１及び第２の半導体装置及びその製造方法において、下部電極１７ａは必須の要素ではなく、その形成がなされていない場合であっても構わない。

なお、以上の本実施形態における第１及び第２の半導体装置及びその製造方法においても、上記図９に示した第１の実施形態における第１及び第２の半導体装置の変形例の構成を適用することができる。すなわち、上記図９に示したように、セルプレート５０が延びる上記の方向と垂直に交差するように横切る方向に、層間絶縁膜２２に溝部２６を設けることによっても、上述した効果と同様の効果を得ることができる。このようにすると、溝部２６によってキャパシタ２１毎に分割されてなるセルブロック６０が構成されるため、得られる効果がより大きくなる。

以上に説明したように、本発明に係る半導体装置およびその製造方法は、容量絶縁膜の結晶化時に酸素バリアが還元されることを確実に防止できるものであり、特に、強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置及びその製造方法にとって有用である。

１０ 半導体基板
１１ 拡散層
１２ 層間絶縁膜
１３ コンタクトプラグ
１４ 絶縁性下部水素バリア膜
１５ｓ 導電性下部水素バリア膜形成膜
１５ 導電性下部水素バリア膜
１６ｓ 酸素バリア膜形成膜
１６ 酸素バリア膜
１７ｓ 下部電極形成膜
１７ 下部電極
１７ａ 下部電極
１７ｂ 下部電極
１８ 第２の層間絶縁膜
１８ａ コンタクトホール
１９ｓ 容量絶縁膜形成膜
１９ 容量絶縁膜
２０ｓ 上部電極形成膜
２０ 上部電極
２０ａ フェンス
２１ キャパシタ
２２ 層間絶縁膜
２３Ｌ 酸素バリア膜端部から隣り合うキャパシタ間直上上方の層間絶縁膜の上面までの距離
２４Ｌ 酸素バリア膜から酸素バリア膜直上上方の層間絶縁膜の上面までの距離
２５ レジストパターン
２６ 溝部
５０ セルプレート
６０ セルブロック

Claims (13)

1. 半導体基板上に形成された複数の酸素バリア膜と、
   前記複数の酸素バリア膜の各々の上に、この順で積層して形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、
   前記半導体基板上に、複数の前記キャパシタを覆うように形成された層間絶縁膜とを備えており、
   前記層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面が、前記層間絶縁膜における前記キャパシタの直上に位置する部分の上面よりも低い、ことを特徴とする半導体装置。
2. 前記層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面と、前記酸素バリア膜との最短距離が、前記層間絶縁膜における前記キャパシタの直上に位置する部分の上面と前記酸素バリア膜との最短距離と同等又はそれ以下である、ことを特徴とする請求項１に記載の半導体装置。
3. 前記キャパシタは平面型形状である、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記キャパシタは断面凹型の立体形状である、ことを特徴とする請求項１又は２に記載の半導体装置。
5. 前記容量絶縁膜は、強誘電体膜又は高誘電体膜からなる、ことを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
6. 前記容量絶縁膜は、（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）、Ｐｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、ｘはいずれも、０≦ｘ≦１の関係を満たす）、又はＴａ_２Ｏ_５からなる、ことを特徴とする請求項５に記載の半導体装置。
7. 半導体基板上に第１の導電膜及び第２の導電膜をこの順に形成する工程（ａ）と、
   前記第１の導電膜及び前記第２の導電膜を選択的にエッチングして、前記第１の導電膜からなる酸素バリア膜及び前記第２の導電膜からなる下部電極によって構成される複数の積層膜を形成する工程（ｂ）と、
   前記半導体基板上に、前記複数の積層膜間を埋め込む第１の層間絶縁膜を形成する工程（ｃ）と、
   前記第１の層間絶縁膜及び前記複数の積層膜上に、容量絶縁膜形成膜及び第３の導電膜をこの順に形成する工程（ｄ）と、
   前記容量絶縁膜形成膜及び前記第３の導電膜を選択的にエッチングして、前記複数の積層膜の各々の上に位置するように、前記容量絶縁膜形成膜からなる容量絶縁膜及び前記第３の導電膜からなる上部電極を形成することにより、前記下部電極、前記容量絶縁膜及び前記上部電極からなる複数のキャパシタを形成する工程（ｅ）と、
   前記半導体基板上に、前記複数のキャパシタを覆うように、第２の層間絶縁膜を形成する工程（ｆ）とを備え、
   前記第２の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面が、前記第２の層間絶縁膜における前記キャパシタの直上に位置する部分の上面よりも低くなるように、
   前記工程（ｅ）が、当該工程（ｅ）における前記エッチングにより、前記第１の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上部を除去する工程を含んでいるか、又は、前記工程（ｆ）の後に前記第２の層間絶縁膜における前記キャパシタ間に位置する部分の上部をエッチング除去する工程（ｇ）をさらに備えている、ことを特徴とする半導体装置の製造方法。
8. 前記第２の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面が、前記第２の層間絶縁膜における前記キャパシタの直上に位置する部分の上面よりも低くなるように、前記工程（ｅ）が、当該工程（ｅ）における前記エッチングにより、前記第１の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上部を除去する工程を含んでいる場合において、
   当該工程（ｅ）における前記エッチングは、用いるマスクパターンの側面部分を後退させながら、前記マスクパターンの側面部分に付着する前記第３の導電膜を構成する材料を除去するものである、ことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 半導体基板上に第１の導電膜を形成する工程（ａ）と、
   前記第１の導電膜を選択的にエッチングして、前記第１の導電膜からなる複数の酸素バリア膜を形成する工程（ｂ）と、
   前記半導体基板上に、前記複数の酸素バリア膜を覆うように、第１の層間絶縁膜を形成する工程（ｃ）と、
   記第１の層間絶縁膜に、前記複数の酸素バリア膜の表面を露出する複数の開口部を形成する工程（ｄ）と、
   前記複数の開口部の底部上及び壁部上に、第２の導電膜からなる下部電極を形成する工程（ｅ）と、
   前記第１の層間絶縁膜上に、複数の前記下部電極上を覆うように、容量絶縁膜形成膜及び第３の導電膜をこの順に形成する工程（ｆ）と、
   前記容量絶縁膜形成膜及び前記第３の導電膜を選択的にエッチングして、前記複数の開口部における少なくとも内部に、前記容量絶縁膜形成膜からなる前記容量絶縁膜及び前記第３の導電膜からなる上部電極を形成することにより、前記下部電極、容量絶縁膜及び上部電極からなる複数のキャパシタを形成する工程（ｇ）と、
   前記半導体基板上に、前記複数のキャパシタを覆うように、第２の層間絶縁膜を形成する工程（ｈ）とを備え、
   前記第２の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面が、前記第２の層間絶縁膜における前記キャパシタの直上に位置する部分の上面よりも低くなるように、
   前記工程（ｇ）が、当該工程（ｇ）における前記エッチングにより、前記第１の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上部を除去する工程を含んでいるか、又は、前記工程（ｈ）の後に前記第２の層間絶縁膜における前記キャパシタ間に位置する部分の上部をエッチング除去する工程（ｉ）をさらに備えている、ことを特徴とする半導体装置の製造方法。
10. 前記第２の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面が、前記第２の層間絶縁膜における前記キャパシタの直上に位置する部分の上面よりも低くなるように、前記工程（ｇ）が、当該工程（ｇ）における前記エッチングにより、前記第１の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上部を除去する工程を含んでいる場合において、
    当該工程（ｇ）における前記エッチングは、用いるマスクパターンの側面部分を後退させながら、前記マスクパターンの側面部分に付着する前記第３の導電膜を構成する材料を除去するものである、ことを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第２の層間絶縁膜における隣り合う前記キャパシタ間に位置する部分の上面と、前記酸素バリア膜との最短距離が、前記第２の層間絶縁膜における前記キャパシタの直上に位置する部分の上面と前記酸素バリア膜との最短距離と同等又はそれ以下である、ことを特徴とする請求項７〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
12. 前記容量絶縁膜は、強誘電体膜又は高誘電体膜からなる、ことを特徴とする請求項７〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
13. 前記容量絶縁膜は（ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９）、Ｐｂ(Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３、（Ｂｉ_ｘＬａ_１−ｘ）_４Ｔｉ_３Ｏ_１２（但し、前記ｘはいずれも、０≦ｘ≦１の関係を満たす）、又はＴａ_２Ｏ_５からなる、ことを特徴とする請求項１２に記載の半導体装置の製造方法。

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