DE69822593T2 - Herstellungsverfahren von einer Speicherzelle mit ferroelektrischem Einzeltransistor unter Verwendung eines chemisch-mechanischem Polierverfahren - Google Patents

Herstellungsverfahren von einer Speicherzelle mit ferroelektrischem Einzeltransistor unter Verwendung eines chemisch-mechanischem Polierverfahren Download PDF

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Description

  • Die folgenden Anmeldungen/Patente stehen in Zusammenhang mit der hier offenbarten und beanspruchten Erfindung: One Transistor Ferroelectric Memory Cell and Method of Making Same, Seriennr. 08/812, eingereicht am 09. März 1997, veröffentlicht als US 5,731,608 ; Two Transistor Ferroelectric Memory Cell and Method of Making Same, Seriennr. 08/870,161, eingereicht am 06. Juni 1997, veröffentlicht als US 5,932,904 ; Shallow Junction Ferroelectric Memory Cell and Method of Making Same, Seriennr. 08/869,534, eingereicht am 06. Juni 1997, veröffentlicht als US 5,942,776 ; Shallow Junction Ferroelectric Memory Cell Having a Laterally Extending pn-junction and Method of Making Same, Seriennr. 08/834,499, eingereicht am 04. April 1997, veröffentlicht als US 6,018,171 ; Ferroelectric Memory Cell for VLSI RAM Array and Method of Making Same, Seriennr. 08/870,375, eingereicht am 06. Juni 1997, veröffentlicht als US 6,048,738 ; und Single Transistor Ferroelectric Memory Cell with Asymmetric Ferroelectric Polarization and Method of Making the Same, Seriennr. 08/905,380, eingereicht am 04. August 1997, veröffentlicht als US 5,962,884 .
  • Gebiet der Erfindung
  • Die Erfindung betrifft ferroelektrische Dünnfilme, die in nichtflüchtigen Speichern verwendet werden, und genauer gesagt, betrifft sie einen Prozess zum Herstellen derartiger Speicher unter Verwendung eines chemisch-mechanischen Poliervorgangs.
  • Hintergrund der Erfindung
  • Bekannte ferroelektrische Direktzugriffsspeicher (FRAM) werden unter Verwendung eines Transistors und eines Kondensators aufgebaut. Der Kondensator wird im Allgemeinen dadurch hergestellt, dass ein dünner, ferroelektrischer (FE) Film zwischen zwei leitenden Elektroden eingebettet wird, die im Allgemeinen aus Platin oder einer Legierung hiervon bestehen. Die Schaltungskonfiguration bei der Lese/Schreib-Sequenz dieses Speichertyps ist ähnlich der bei herkömmlichen dynamischen Direktzugriffsspeichern, mit der Ausnahme, dass bei einem FRAM keine Datenauffrischung erforderlich ist. Bekannte FRAMs zeigen jedoch ein Ermüdungsproblem, das beim ferroelektrischen Kondensator beobachtet wurde, wobei es sich um eines der Haupthindernisse handelt, die den konkurrenzfähigen kommerziellen Nutzen derartiger Speicher begrenzen. Die Ermüdung ist das Ergebnis einer Abnahme der schaltbaren Polarisation (gespeicherte, nichtflüchtige Ladung), wie sie bei erhöhter Anzahl von Schaltzyklen auftritt. So wie hier verwendet, bezeichnet "Schaltzyklen" die Summe von Lösch- und Schreibimpulsen im Speicher.
  • Die vorstehenden Probleme wurden gelöst, und eine derartige Lösung ist in anhängigen US-Patentanmeldungen und den oben angegebenen Patenten dargelegt. Bei diesen Anmeldungen und Patenten enthielt jedoch, zum Zeitpunkt der Einreichung derselben, der Herstellprozess herkömmliche Ätz- und Poliervorgänge für die FE-Speicherzellen. Obwohl durch derartige Prozesse hergestellte Speicherbauteile solchen überlegen sind, die zu dieser Zeit gemäß der bekannten Technik hergestellt wurden, können wegen Kurzschlüssen, wie sie durch Metall-Restteilchen von den leitenden Elektroden des Kondensators herrühren, die das FE-Material und die umgebenden Oxide verunreinigen, Probleme auftreten. Außerdem führte ein Trockenätzen von FE-Dünnfilmen zu einer Beeinträchtigung der elektrischen Eigenschaften derartiger Filme. Wegen des Problems, dass Metallteilchen Kurzschlüsse verursachen, ist es erforderlich, die Bauelemente auf dem Wafer beabstandet anzuordnen und eine bestimmte Größe für sie beizubehalten, was die Kondensatoren darin auf relativ großen Abmessungen hält.
  • Das Dokument US 5,384,729 offenbart einen ferroelektrischen Speicher, bei dem während der Herstellung ein Halbleitermaterial nicht beschädigt wird.
  • Das Dokument US5,392,189 offenbart einen Kondensator mit Materialien mit hoher Dielektrizitätskonstante mit zwei unabhängigen Isolierschichten.
  • Das Dokument US 5,638,319 offenbarten einen nichtflüchtigen Direktzugriffsspeicher mit einem ferroelektrischen Kondensator.
  • Das Dokument EP-A-0 886,317 offenbart einen dielektrischen Speicher mit einem ferroelektrischen Dünnfilm.
  • Zusammenfassung der Erfindung
  • Ein Herstellungsverfahren für eine ferroelektrische Speicherzelle (FEM-Zelle) mit Einzeltransistor umfasst: Bereitstellen eines Substrats zum Herstellen einer FEM-Gateeinheit; Herstellen von Gate-, Source- und Drainbereichen auf dem Substrat; Herstellen einer Schicht aus ätzbarem Material über der Struktur; Herstellen einer ersten Isolierschicht über der Struktur; chemisch-mechanisches Polieren der ersten Isolierschicht in solcher Weise, dass ihre Oberseite mit der Oberseite der Schicht aus ätzbarem Material gleich liegt; Herstellen der unteren Elektrode für die FEM-Zelle und chemisch-mechanisches Polieren der unteren Elektrode in solcher Weise, dass ihre Oberseite mit der Oberseite der ersten Isolierschicht gleich ist. Abhängig von der speziellen Endkonfiguration der FEM-Zelle können zusätzliche Schichten hergestellt und poliert werden.
  • Es ist ein Vorteil von Ausführungsformen der Erfindung, dass eine FEM-Zelle hergestellt wird, die nicht dahingehend empfindlich ist, durch Metall-Restteilchen kurzgeschlossen zu werden.
  • Ein anderer Vorteil besteht in der Erzeugung einer FEM-Zelle ohne FE-Schicht mit beeinträchtigten elektrischen Eigenschaften als Ergebnis des Trockenätzprozesses.
  • Ein weiterer Vorteil besteht im Herstellen einer FEM-Zelle mit einem sehr kleinen Kondensator.
  • Diese und andere Vorteile werden vollständiger erkennbar werden, wenn die folgende Beschreibung in Verbindung mit den Zeichnungen gelesen wird.
  • Kurze Beschreibung der Zeichnungen
  • 1–8 zeigen aufeinanderfolgende Schritte bei der Herstellung einer erfindungsgemäßen ferroelektrischen Speicherzelle mit Einzeltransistor.
  • 9–12 zeigen aufeinanderfolgende Schritte bei der Herstellung gemäß einem alternativen Verfahren zum Herstellen einer erfindungsgemäßen FEM-Zelle.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Es wird zunächst auf die 1 Bezug genommen, in der ein Substrat 20 dargestellt ist, auf dem eine ferroelektrische Speicher(FEM)zelle hergestellt wird. Die FEM-Zelle verfügt über einen ferroelektrischen (FE) Kondensator auf dem Gatebereich eines Bauteils mit Einzeltransistor. Wie bereits angegeben, ist der Herstellprozess für eine FEM-Zelle mit Einzeltransistor in den oben genannten Patentanmeldungen offenbart, die für Beschreibungen zu verschiedenen Typen von Prozessen zum Dotieren, zur chemischen Dampfabscheidung (CVD) und zur Epitaxie liefern.
  • Bei der bevorzugten Ausführungsform ist ein Substrat 20 vom p–-Typ. Durch Ionenimplantation und Diffusion wird eine p–-Wanne hergestellt. Das Bauteil wird entweder durch einen Prozess mit örtlicher Oxidation (LOCOS) oder durch einen Isolierprozess mit flachem Graben gefolgt von globaler Einebnung isoliert. Dann wird die Schwellenspannung durch geeignete Ionenimplantation eingestellt. Ein herkömmlicher Speichertransistor mit n–-Kanal benötigt eine Kanalcodierung in der Größenordnung von 1017 Ionen/cm3 bis 1018 Ionen/cm3, während die Dotierungsdichte für ein p–-Substrat deutlich niedriger, in der Größenordnung von 1015 Ionen/cm3, liegt.
  • Der nächste Schritt bei der bevorzugten Ausführungsform ist eine Gateoxidation, bei der eine Schicht 23 aus Siliciumoxid (SiO2) thermisch mit einer Dicke nicht über 10 nm auf das aufgewachsen wird, was zu einem Gatebereich 22 wird. Dann wird eine Schicht von Polysilicium 24 abgeschieden und mit der gewünschten Polarität dotiert, die bei der bevorzugten Ausführungsform der n+-Typ ist. Die Polysiliciumschicht 24 wird auf die gewünschte Form geätzt, und es werden SiO2-Gateseitenwände 26 hergestellt. Dann werden geeignete Ionen implantiert, um einen Sourcebereich 28 und einen Drainbereich 30 herzustellen, woraufhin die Ionen eindiffundiert werden, um für die geeigneten elektrischen Eigenschaften für diese Bereiche zu sorgen.
  • Es wird nun auf die 2 Bezug genommen, gemäß der eine Nitridschicht 32 mit einer Dicke zwischen 10 nm und 30 nm abgeschieden wird. Diese Dicke entspricht derjenigen, die für das spezifiziert ist, was zur Bodenelektrode der FEM-Zelle wird. In diesem Schritt kann entweder Siliciumnitrid (Si3N4) oder Bornitrid (BN) verwendet werden. Dann wird eine SiO2-Schicht, die hier als erste Isolierschicht 34 bezeichnet wird, mit einer solchen Dicke abgeschieden, dass diese Schicht größer als die Polysiliciumschicht 24 ist. Die erste Isolierschicht 34, wie eine solche aus TEOS, kann durch einen CVD-Prozess abgeschieden werden.
  • Gemäß der 3 wird die Struktur chemisch-mechanisch poliert (CMP), um die gesamte erste Isolierschicht über dem Niveau der Nitridschicht zu entfernen und eine Struktur herzustellen, wie sie in der 3 dargestellt ist, bei der die erste Isolierschicht und die Oberseite der Nitridschicht gleich liegen. CMP erlaubt eine Glattheit mit einer Gleichmäßigkeit innerhalb von 5% über die Oberfläche des gesamten Wafers, und es ergibt sich keine Platzierung von Restteilchen in Abschnitten der Struktur, in denen sie sich nicht befinden sollten.
  • Die über dem Polysiliciumgate 24 liegende Nitridschicht wird anisotrop geätzt (4), um das Polysilicium freizulegen. Material wird in einer Schicht 36 abgeschieden, das schließlich die Bodenelektrode der FEM-Zelle bilden wird. Ein derartiges Material kann Platin (Pt), Pt auf einer Barriereschicht wie Pt/TiN, Pt/TaSiN, Pt/TiSiN oder Pt/IrO2 sein. Die in der 4 dargestellte Struktur wird einem CMP-Prozess unterzogen, um dadurch denjenigen Teil der Schicht 36 zu entfernen, der über der ersten Isolierschicht und einem beliebigen Teil der Nitridschicht liegt, was zur Erzeugung einer Bodenzelle 38 der FEM-Zelle führt, wie es in der 5 dargestellt ist. Wie bereits angegeben, wird die Dicke der Bodenelektrode durch die Dicke der Nitridschicht 34 kontrolliert, die über der Polysiliciumschicht 24 abgeschieden wird.
  • Die Verwendung des CMP-Prozesses zum Herstellen der nichtflüchtigen MFMOS-Speicherzelle ist von besonderem Vorteil, da durch ihn die untere MOS-Struktur so einnivelliert werden kann, dass das Ferroelektrikum und die obere Elektrode in einer sehr ebenen Oberfläche liegen. Daher können bei der Herstellung dieses Bauteils aufgeschleuderte, ferroelektrische Sol-Gel-Dünnfilme verwendet werden. Dies ermöglicht es, dass der ferroelektrische Dünnfilm über den gesamten Wafer kontinuierlich ist. Die Fläche des MFM-Kondensators ist nur durch die obere Elektrode der FEM-Zelle bestimmt, was die Größeneinschränkungen für das einzelne Bauteil beseitigt.
  • Gemäß dem CMP-Prozess, der dem Fachmann gut bekannt ist, wird für diesen Prozess ein Poliertisch verwendet. Der Poliertisch verfügt über ein rotierendes Kissen, und die Wafer werden in ihren verschiedenen Konstruktionszuständen auf einem sich gegenläufig drehenden Halter über dem Kissen gehalten. Wenn die Wafer zum sich drehenden Kissen geführt werden, wird eine Aufschlämmung, die im Allgemeinen auf Ammoniak- und Silikonbasis beruht, als Poliermedium eingebracht. Die chemische Reaktion der Aufschlämmung mit dem Wafer führt häufig zur Tendenz, das Siliciumdioxid zu erweichen, während der mechanische Anteil des Prozesses die Oberfläche glättet. Während es im Allgemeinen möglich ist, auf einem blanken Wafer eine Gleichmäßigkeit von 5% zu erzielen, erzielt ein CMP-Prozess auch auf teilweise bearbeiteten Wafern eine Gleichmäßigkeit von 5%, was für ein effizienteres Bauteil sorgt und zu weniger schlechten Bauteilen als Ergebnis des Herstellprozesses führt.
  • Es wird nun auf die 6 Bezug genommen, in der eine FE-Schicht 40 dargestellt ist. Da die Struktur eben ist, nachdem die Bodenelektrode chemisch-mechanisch poliert wurde, kann der ferroelektrische Dünnfilm durch jede beliebige übliche Technik hergestellt werden, wie durch CVD, Sputtern, Sol-Gel-Schleuderbeschichten usw. Es wird eine Schicht 42 abgeschieden, die schließlich die obere Elektrode der FEM-Zelle bildet. Dieses Material ist dasselbe wie das für die Bodenelektrode 38 verwendete, oder es ist ihm ähnlich, und es kann auf dieselbe Weise wie die Bodenelektrode abgeschieden werden.
  • Wie es in der 7 dargestellt ist, wird die Schicht 42 geätzt, um eine obere Elektrode 44 herzustellen. Dieser spezielle Ätzprozess kann ein Trockenätzprozess sein, da durch übrig gebliebene Teilchen von der Schicht 42, die auf der Oberseite der FE-Schicht 40 verblieben ist, keine Bedenken oder Probleme bestehen.
  • Das schließlich erhaltene Bauteil ist in der 8 dargestellt, und es verfügt über eine zweite Isolierschicht 46, die im Allgemeinen aus SiO2 besteht. Wenn die zweite Isolierschicht 46 einmal platziert ist, werden durch die erste und die zweite Isolierschicht, und auch die FE-Schicht, geeignete Durchgänge hergestellt, um eine Metallisierung der fertiggestellten Struktur zu ermöglichen, die über einen Sourceelektrode 48, eine Gateelektrode 50 und eine Drainelektrode 52 verfügt.
  • Eine alternative Art zum Herstellen des vorigen Bauteils besteht im Abscheiden des Metalls für die Bodenelektrode, mit oder ohne Barrieremetall, nach dem Dotieren der Polysiliciumschicht 24. In diesem Fall würden sowohl die Bodenelektrode als auch das Polysilicium gleichzeitig geätzt werden, und dies würde das Weglassen einiger der Zwischenschritte ermöglichen.
  • Es wird nun auf die 9 Bezug genommen, um eine Variation des zuvor beschriebenen Verfahrens zu beschreiben. Diese spezielle Variation startet mit der in der 5 dargestellten Struktur. Zu dieser Struktur wird eine Interdiffusions-Barriereschicht 60 hinzugefügt, die dann zum Freilegen der Bodenelektrode 38 geätzt wird. Die Barriereschicht 60 kann z. B. durch CVD abgeschieden werden, und sie kann aus einem Material wie TiO2 oder Ta2O5 hergestellt werden, das auf der Oberseite der ersten Isolierschicht 34 abgeschieden wird. Alternativ kann auf der Oberseite der Bodenelektrode 38 eine Maske platziert werden, und die Interdiffusions-Barriereschicht wird verlegt, und dann wird die Maske abgezogen.
  • Es wird nun auf die 10 Bezug genommen, gemäß der die FE-Schicht 62 so abgeschieden werden kann, wie es bereits beschrieben wurde. Dann kann auf der Oberseite der FE-Schicht 62 eine Schicht 64 abgeschieden werden, die schließlich die obere Elektrode bildet.
  • Nun wird auf die 11 Bezug genommen, in der die Struktur nach dem CMP-Prozess dargestellt ist, und sie zeigt eine FE-Schicht 62 und eine obere Elektrode 66, die kontinuierlich sind. Erneut wird, wobei nun auf die 12 Bezug genommen wird, eine zweite Isolierschicht 68 abgeschieden, woraufhin geeignete Durchgänge in der Struktur hergestellt werden, um eine Metallisierung derselben zu erlauben, um dadurch eine Sourceelektrode 48, eine Gateelektrode 50 und eine Drainelektrode 52 auszubilden. Diese Konstruktion sorgt für ein anderes Verhältnis der Fläche des FE-Kondensatorteils zur Fläche des MOS-Gateteils innerhalb der FEM-Zelle.
  • Es ist zu beachten, dass die Erfindung Teil eines vollständigen Herstellprozesses für einen integrierten Schaltkreis sein kann, um ferroelektrische Speicher oder andere programmierbare Bauelemente herzustellen. Das Verfahren ist bei jeder beliebigen Halbleitermaterial-Technologie anwendbar, bei der ein ferroelektrisches Material als Teil eines Kondensators oder eines anderen Bauelements verwendet wird.
  • Obwohl eine bevorzugte Ausführungsform der Erfindung und mehrere Variationen derselben offenbart wurden, ist es zu beachten, dass weitere Variationen und Modifizierungen daran vorgenommen werden können, ohne vom Schutzumfang der in den beigefügten Ansprüchen definierten Erfindung abzuweichen.

Claims (13)

  1. Herstellungsverfahren für eine ferroelektrische Speicherzelle (FEM-Zelle) mit Einzeltransistor, umfassend: – Bereitstellen eines Substrats (20) zum Herstellen einer FEM-Gateeinheit; – Herstellen von Gate- (22), Source- (28) und Drainbereichen (30) auf dem Substrat (20); – Herstellen einer Schicht (32) aus ätzbarem Material über der Struktur; – Herstellen einer ersten Isolierschicht (34) über der Struktur; – chemisch-mechanisches Polieren der ersten Isolierschicht (34) in solcher Weise, dass ihre Oberseite mit der Oberseite der Schicht (32) aus ätzbarem Material gleich liegt; – Herstellen der unteren Elektrode (38) für die FEM-Zelle und – chemisch-mechanisches Polieren der unteren Elektrode (38) in solcher Weise, dass ihre Oberseite mit der Oberseite der ersten Isolierschicht (34) gleich ist.
  2. Verfahren nach Anspruch 1, bei dem das Substrat aus Silicium besteht.
  3. Verfahren nach Anspruch 1 oder 2, bei dem der Gatebereich (22) erhöht wird.
  4. Verfahren nach einem der vorstehenden Ansprüche, bei dem die erste Isolierschicht (34) aus SiO2 besteht.
  5. Verfahren nach einem der vorstehenden Ansprüche, bei dem das ätzbare Material Nitrid ist.
  6. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Schicht (32) aus ätzbarem Material mit einer vorbestimmten Dicke, die einer spezifizierten Dicke für die untere Elektrode (38) der FEM-Gateeinheit entspricht, über der Struktur hergestellt wird.
  7. Verfahren nach Anspruch 5, bei dem, folgend auf den Schritt des chemisch-mechanischen Polierens der ersten Isolierschicht (34) und vor dem Schritt des Herstellens der unteren Elektrode (38) der FEM-Zelle, ferner der Schritt des Maskierens und Ätzens des freigelegten Gebiets des ätzbaren Materials vorliegt.
  8. Verfahren nach Anspruch 7, bei dem die untere Elektrode (38) für die FEM-Zelle im geätzten Gebiet hergestellt wird.
  9. Verfahren nach einem der vorstehenden Ansprüche, bei dem der Schritt des Herstellens des Gatebereichs (22) den Schritt des Herstellens einer SiO2-Gateschicht (23) auf dem Substrat (20) beinhaltet.
  10. Verfahren nach Anspruch 9, bei dem, folgend auf den Schritt des Herstellens des Gatebereichs (22) und vor dem Schritt des Herstellens der Schicht (32) aus ätzbarem Material über der Struktur, ferner die folgenden Schritte vorhanden sind: – Herstellen einer Polysiliciumschicht (24) über der SiO2-Gateschicht; – Dotieren der Polysiliciumschicht (24) mit einer gewünschten Polarität; – Ätzen der Polysiliciumschicht (24) zum Herstellen einer Gateelektrode; – Herstellen einer SiO2-Gateseitenwand (26); – Implantieren von Ionen in das Substrat (20) und – Eindiffundieren der implantierten Ionen in das Substrat (20), um den Sourcebereich (28) und den Drainbereich (30) auszubilden.
  11. Verfahren nach Anspruch 10, das ferner Folgendes beinhaltet: Herstellen einer FE-Schicht (40; 62) über die Oberseite der Struktur hinweg; Herstellen einer oberen Elektrode (44; 66) über der FE-Schicht (40; 62); Herstellen einer zweiten Isolierschicht (46; 68) über der Struktur; Punktieren der Struktur zum Ausbilden von Bohrungen für eine Sourceelektrode (48), eine Gateelektrode (50) und eine Drainelektrode (52); und Metallisieren der Struktur zum Herstellen der Sourceelektrode (48), der Gateelektrode (50) und der Drainelektrode (52).
  12. Verfahren nach Anspruch 11, bei dem folgend auf den Schritt des Herstellens einer oberen Elektrode (44) über der FE-Schicht (40) und vor dem Schritt des Herstellens einer zweiten Isolierschicht (46) über der Struktur ferner der Schritt des Ätzens der oberen Elektrode (44) innerhalb der Seitenränder des Gatebereichs (22) vorliegt.
  13. Verfahren nach Anspruch 10, das ferner Folgendes beinhaltet: Abscheiden einer Interdiffusionsbarriere (60) über der ersten Isolierschicht (34); Ätzen der Interdiffusionsbarriere (60) zum Freilegen der unteren Elektrode (38) der FEM-Zelle; Herstellen der FE-Schicht (62); Herstellen der oberen Elektrode (66) über der FE-Schicht (62); chemisch-mechanisches Polieren der oberen Elektrode (66) in solcher Weise, dass ihre Oberseite mit der Ober seite der FE-Schicht 62 gleich ist; Herstellen einer zweiten Isolierschicht (68) über der Struktur; Punktieren der Struktur, um Bohrungen für eine Sourceelektrode (48), eine Gateelektrode (50) und eine Drainelektrode (52) herzustellen; und Metallisieren der Struktur, um die Sourceelektrode (48), die Gateelektrode (50) und die Drainelektrode (52) herzustellen.
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