EP1305827A1 - Halbleiterspeicher-zellenanordnung und verfahren zu deren herstellung - Google Patents

Halbleiterspeicher-zellenanordnung und verfahren zu deren herstellung

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Publication number
EP1305827A1
EP1305827A1 EP01956376A EP01956376A EP1305827A1 EP 1305827 A1 EP1305827 A1 EP 1305827A1 EP 01956376 A EP01956376 A EP 01956376A EP 01956376 A EP01956376 A EP 01956376A EP 1305827 A1 EP1305827 A1 EP 1305827A1
Authority
EP
European Patent Office
Prior art keywords
layer
electrode
trench
trenches
trench capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01956376A
Other languages
English (en)
French (fr)
Inventor
Bernd Goebel
Jörn LÜTZEN
Martin Popp
Harald Seidl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1305827A1 publication Critical patent/EP1305827A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the invention relates to a semiconductor memory cell arrangement with dynamic memory cells, DRAMs for short, which each have a selection transistor and a storage capacitor.
  • DRAMs dynamic memory cells
  • the information is stored in the memory cell in the form of electrical charges, the memory states "0" and "1" corresponding to a positively or negatively charged storage capacitor.
  • the selection transistor and the storage capacitor of the memory cell are connected to one another in such a way that when the selection transistor is activated via a word line, the charge of the capacitor can be read in and out via a bit line.
  • the main effort in technology development of DRAM cell arrays is to reliably operate DRAMs with a high packing density, i. H. to create a small space requirement per memory cell.
  • the storage capacitor has a storage capacity which ensures a sufficient read signal and is also insensitive to ⁇ -particles.
  • storage capacitors have been developed that use the third dimension.
  • Such three-dimensional storage capacitors are primarily designed in the form of trench capacitors which are produced in such a way that a trench is etched into the semiconductor substrate and is filled with a dielectric layer and a first storage electrode, the semiconductor substrate serving as a second storage electrode.
  • the selection transistor of the DRAM cell is usually formed on the planar semiconductor surface next to the trench capacitor.
  • Such a cell arrangement with a trench capacitor and a planar selection transistor requires at least a chip area of 8F 2 , where F is the minimum technology used in the represents structure size producible by lithography.
  • F is the minimum technology used in the represents structure size producible by lithography.
  • the structure size F is reduced from memory generation to memory generation on the one hand and the entire chip area is enlarged on the other hand.
  • One possibility of reducing the cell size of the DRAM is to design the selection transistor three-dimensionally, similarly to the storage capacitor.
  • Various DRAM cell concepts are already known in which a trench capacitor is connected to a selection transistor which is configured essentially vertically as an MISFET.
  • MISFET magnetic field-effect transistor
  • the active area between the source electrode and the drain electrode of a word or bit line adjacent to the DRAM cell, which is not used to control the relevant DRAM cell is used is affected. With the small structure sizes of the DRAMs in particular, this can lead to a leakage current through the active region of the MISFET and thus to a loss of information in the memory cell.
  • US Pat. No. 5,519,236 proposes a semiconductor memory cell arrangement in which the active region between the source electrode and the drain electrode of the vertical selection transistor is completely covered by one Gate structure is enclosed, whereby the active area is shielded from adjacent word or bit lines.
  • the known cell arrangement is constructed in such a way that trenches and columns in a checkerboard pattern in the semiconductor substrate. arrangement are carried out, the storage capacitor in a trench and the associated selection transistor are carried out vertically in an adjacent column and a gate electrode layer completely surrounds the active layer of the selection transistor.
  • the gate electrode layer can
  • a bit line of the DRAM cell is further arranged in such a way that it runs vertically offset against the trench capacitor above the column of the associated vertical selection transistor and is connected to its source electrode.
  • the checkerboard pattern used in US Pat. No. 5,519,236 for arranging the DRAM cells requires a large amount of space, so that the maximum packing density of the DRAM cells on the semiconductor substrate remains limited. Furthermore, when designing the DRAM cell according to US Pat. No.
  • the matrix-like arrangement of the DRAM cells also results in a maximum It is possible to expand the cross section of the trench capacitors in relation to the cell area of the individual DRAM cells, as a result of which improved capacitance values of the trench capacitors can be achieved.
  • this cubic closest packing of the individual DRAM cells is achieved in that the trench capacitor and the associated vertical selection transistor of the dynamic memory cells are formed essentially under an associated bit line. This enables the individual DRAM cells to be formed closely next to one another and, at the same time, to reliably shield the active areas of the selection transistors from adjacent word and bit lines by enclosing these active areas with the aid of the gate electrode structure.
  • the spacer technology is used to define the areas with the vertical selection transistors and their connection to the associated trench capacitors, which enables a self-adjusting definition of these areas and thus minimum structure sizes in the DRAM cells.
  • spacers with differently doped regions are used in particular to define the vertical selection transistors, so that a self-adjusting definition of the vertical selection transistors results with the aid of selective etching processes for the different doping. Furthermore, this enables a connection region between the lower electrode of the selection transistor and the inner electrode of the trench capacitor to be reliably and precisely defined.
  • the lower electrodes of the selection transistors are produced by doping implantation and diffusion, the conductive Tending connection to the inner electrode of the trench capacitor with doped and thus a self-adjusting connection is made.
  • the structuring of the upper electrode of the selection transistors takes place with the aid of the trench isolation technology, which ensures reliable insulation with at the same time minimal process expenditure.
  • the gate electrode layer sequence is introduced around the active region of the selection transistors with the aid of spacer technology, so that self-adjusting and space-saving generation of the word line regions is possible without lithographic processes.
  • a support structure is formed between the selection transistors in order to produce, in particular, an entangled bit line interconnection, each of which belongs to successive bit lines, but to the same word line.
  • FIGS. 1 to 11 show a first embodiment of a semiconductor memory cell arrangement according to the invention, with FIGS. 1 to 11 representing method steps for producing this semiconductor memory cell arrangement, and partial figure B is a plan view, partial figure
  • A a cross section along the AA line and partial Figure C represents a cross section along the CC line;
  • Figure 13 shows a second embodiment of the semiconductor memory cell arrangement according to the invention, partial figure
  • partial figure A shows a cross section along the AA line
  • partial figure C shows a cross section along the CC line
  • FIG. 14 shows a top view of a third embodiment after the process step for producing the trench capacitors
  • FIG. 15 shows a plan view of a fourth embodiment after the process step for producing the trench capacitors.
  • Figure 16 is a circuit diagram of a dynamic read / write memory.
  • So-called 1-transistor cells are predominantly used in dynamic read / write memories (DRAMs). These 1-transistor cells consist of a storage capacitor 1 and a selection transistor 2.
  • the selection transistor 2 is preferably designed as a field effect transistor. This field effect transistor has a first electrode 21 and a second electrode 23, between which an active region 22 is arranged, in which a current-conducting channel can be formed between the first electrode 21 and the second electrode 23.
  • An insulator layer 24 and a gate electrode 25 are arranged above the active region 22 and act like a plate capacitor with which the charge carrier density in the active region 22 can be influenced.
  • the field effect transistor 2 hereinafter also abbreviated to MISFET, is of the enhancement type, ie a current flow between the first electronic device only occurs when a threshold voltage is applied to the gate electrode 25. de 21 and the second electrode 23 via the active region 22.
  • the second electrode 23 of the MISFET 2 is connected to a first electrode 11 of the storage capacitor 1 via a connecting line 4.
  • the second electrode 12 of the storage capacitor 1 is in turn connected to a capacitor plate 5, which is preferably common to all storage capacitors of the DRAM cell arrangement.
  • the first electrode 21 of the MISFET 2 is connected to a bit line 6 in order to be able to read in and read out the information stored in the storage capacitor 1 in the form of charges.
  • the read-in and read-out process is controlled via a word line 7, which is connected to the gate electrode 24 of the MISFET 2, in order to produce a current-conducting channel in the active region 22 between the first electrode 21 and the second electrode 23 by applying a voltage.
  • the minimum structure size F that can be produced using the described lithography technique is 0.1 ⁇ m. This means that the bit and word lines and the contact holes generally have a width of approximately 0.1 ⁇ m. It should be noted, however, that the figures shown are not to scale. The invention is also not limited to the structure sizes mentioned.
  • the dashed line defines a DRAM cell 10. These DRAM cells are essentially arranged longitudinally below bit lines 6, which are equidistantly spaced on the memory arrangement in the x direction.
  • FIG. 12A shows a cross section through the semiconductor cell arrangement along a A bit line 6
  • FIG. 12C shows the cross section through the semiconductor cell arrangement along a word line 7.
  • the DRAM cells, which are essentially aligned along the bit line 6, are composed of columns 101 in which the MISFET selection is essentially Transistors 2 are formed and trenches 102, in which essentially the storage capacitors 1 are formed, together.
  • the cell arrangement shown is produced using silicon semiconductor technology, a weakly doped p-substrate serving as the basis.
  • a buried plate (not shown) is embodied in this p-type semiconductor substrate 103 in the form of a strong n-doping, which serves as a common second outer electrode 12 for all trench capacitors of the cell arrangement.
  • the semiconductor substrate in contact with the buried n-doped plate, as shown in FIG. 12A, equally spaced trenches are formed, which can have any shape, but are preferably oval or rectangular. These trenches are lined with a dielectric layer 13 in their lower part and filled with n-doped polysilicon in this area. This n-doped poly-silicon filling represents the first inner electrode 11 of the storage capacitor 1.
  • SiO 2 is preferably used as the dielectric layer 13 in the trench for insulating the electrodes.
  • the MISFET selection capacitors 2 are each formed in the semiconductor columns 101 between the trenches, which, as the cross section according to FIG. 12A shows, extend under the bit line 6.
  • This MISFET transistor has, in the region of the upper end of the poly-silicon layer 11 in the trench, ie the inner electrode of the trench capacitor, the second electrode 23 in the form of a highly doped n-layer.
  • the active region 22, which is weakly p-doped, is then formed on this n-layer.
  • the first electrode 21 is in turn applied to this active region 24 as a highly doped n-layer.
  • an Si0 2 layer (not shown) with a thickness of approx. 8 nm is deposited from this starting material after several cleaning steps.
  • An Si 3 N 4 layer S2 with a thickness of approximately 200 nm is then produced on this oxide layer.
  • An SiO 2 layer with a thickness of approximately 800 nm is in turn applied to this nitride layer.
  • This layer sequence serves as a masking layer for the following trench etching. With the help of a mask, photolithography is then carried out to define the trench capacitors. After this photolithography process, an anisotropic etching of the masking layer takes place.
  • B. C 2 F S and 0 2 can be used.
  • the resist mask for the photolithography is removed.
  • the silicon layer in the exposed areas of the etching mask is then anisotropically etched to about 10 ⁇ m deep with HBr and HF in order to expose the trenches for the storage capacitors.
  • a buried plate for the common second electrode of the storage capacitors is then formed in the silicon substrate, an arsenic glass preferably being used.
  • an arsenic glass layer is preferably produced in a thickness of approximately 2 nm.
  • a polymer photoresist, preferably PMMA, with a thickness of approximately 500 nm is then produced on this arsenic glass layer and fills the etched trenches.
  • This polymer photoresist layer is then outside of the trenches to a thickness of approximately 2 ⁇ m z. B. etched back with 0 2 . Then the arsenic glass above the polymer photoresist in the trenches z. B. etched away with HF and then the polymer photoresist layer in the trenches z. B. removed with 0 2 .
  • arsenic is diffused out of the arsenic glass into the p-doped silicon. The remaining arsenic glass is then removed using HF etching.
  • an ONO deposition (oxide nitride oxide) is carried out, a layer thickness S3 of approximately 3 nm being selected.
  • highly n-doped polysilicon S4 with a thickness of approximately 200 nm is deposited in order to fill up the trenches.
  • the protruding polysilicon outside the trenches is then etched back.
  • the ONO dielectric, which protrudes over the trenches, is removed with HF.
  • An approximately 20 nm thick SiO 2 layer is then preferably produced using the TEOS process and is anisotropically etched away with CHF 3 and 0 2 in the region of the trenches.
  • FIG. 1A shows a cross section along the AA line through the trenches for the storage capacitors.
  • trenches for the storage capacitors shown in FIG. 1B there is also the possibility of producing trenches for the storage capacitors with a different shape, such as that shown in FIG. B. are shown in Figures 14 and 15.
  • trench shapes can be selected that allow a larger surface area of the side wall and thus an increased storage capacity of the capacitor.
  • the shape of the trenches in which the vertical selection transistors are arranged can be determined via the shape of the trenches of the trench capacitors. If the lines are formed with a rectangular shape, the spaces between the webs with the selection transistors are smaller, for example in the direction of the word line than in the direction of the bit lines, as a result of which continuous and separate word lines are formed by means of a spacer deposition.
  • amorphous silicon spacer S7 After the removal of the oxide mask, thermal activation of the dopants is carried out in the amorphous silicon spacer S7 on one side of the trench, the amorphous silicon spacers S6, S7 recrystallizing.
  • the undoped silicon spacer S6 is then removed in a further photolithography step.
  • a polymer photoresist S9 preferably PMMA, is spun on with a thickness of approximately 500 nm. This polymer layer is then completely outside the trenches z. B. etched back with 0 2 .
  • the undoped silicon spacer is then selectively removed from the doped silicon spacer, which is either heavily p- or n-doped.
  • the ONO layer is isotropically etched back by approx. 40 nm with HF.
  • Figure 4A shows a cross section along the AA line.
  • this contact point is then filled.
  • the PMMA layer S9 with z. B. 0 2 completely removed.
  • the remaining doped polysilicon spacer S7 is then etched away and then on the semiconductor Structure undoped amorphous silicon Sll deposited with a layer thickness of about 15nm.
  • This amorphous silicon is then etched back isotropically with C 2 F 6 and 0 2 , so that the amorphous silicon is completely removed, except at the contact point in the trench.
  • the silicon wafer after this process step is shown in the top view in FIG. 5B and in cross section along the AA line in FIG. 5A.
  • oxide S12 is first deposited with a thickness of approximately 80 nm, preferably according to the TE0S method.
  • This Si0 2 layer is then etched back by approx. 130 nm with CHF 6 and 0 2 , so that the columns between the trenches in the area of the upper Si 3 N 4 layer are exposed.
  • This Si 3 N 4 layer is then z. B. completely removed with H 3 P0 4 .
  • the Si0 2 layer is then etched back by approximately 10 nm with 0 2 .
  • the silicon wafer after this process step is shown in the top view of FIG. 6B and in cross section along the AA line in FIG. 6A.
  • the vertical selection is then formed - transistors to the side of the storage capacitors arranged in the trenches.
  • the vertical selection is then formed - transistors to the side of the storage capacitors arranged in the trenches.
  • a high n-doping preferably by arsenic doping, which after diffusion extends to a depth of approximately 100 nm with a doping of 5 ⁇ 10 19 / cm 3 .
  • This upper n-doping layer S13 defines the first electrode of the transistor.
  • a buried layer S14 is formed in the cell field, in which the depth of the maximum is preferably in the range of approximately 400 nm, with a vertical layer thickness of approximately 200 nm diffuses out.
  • the silicon wafer after completion of this process step is shown in the top view in FIG. 8B, in cross section along the AA line in FIG. 8A and in cross section along the CC line in FIG. 8C.
  • the selected trench isolation technology achieves simple structuring and isolation of the selection transistors in the y direction, so that isolation is possible with little process effort.
  • a spacer structure is then generated between the selection transistors in the vertical direction in order to produce a semiconductor memory cell arrangement with an entangled bit line structure, as is shown in the embodiment in FIG.
  • an Si0 2 layer with a thickness of approximately 50 nm is first deposited using the TEOS process.
  • a spacer etching of the oxide layer S12 with C 2 F 6 and 0 2 then takes place, an overetching of approximately 80 nm being carried out. Then in the uncovered trenches between the
  • FIG. 9A shows a cross section along the AA line
  • FIG. 9C shows a cross section along the CC line.
  • an open bit line interconnection as shown in the embodiment according to FIG. 13
  • no support structure is required, so that the process sequence which is based on the Process image of Figure 8 leads to the process image of Figure 9, can be omitted.
  • a top oxide is generated on the storage capacitors for their insulation.
  • the Si 3 N 4 layer is completely removed in a first step with H 3 P0 4 .
  • the remaining Si0 2 layer is then etched back to a depth of approximately 380 nm with CHF 3 and 0 2 , the etching process being not selective for Si 3 N. This ensures that the columns with the transistor structures and the support structures are completely exposed.
  • a trench top oxide S18 for insulating the storage capacitors is then then then produced with a thickness of preferably 40 nm.
  • the silicon wafer after this process step is shown in perspective in Figure 10B, in cross-section along the AA line in Figure 10A and in cross-section along the CC line in Figure IOC.
  • a gate dielectric S19 is preferably grown as a thermal oxide with a thickness of approximately 4 nm in a first process step. Then an approximately 20 nm thick polysilicon layer S20 is deposited, which is highly n-doped. This polysilicon layer S20 serves as a gate electrode for the selection transistors. Then the word lines connecting the individual gate electrodes are generated. For this purpose, an approximately 2 nm thick barrier layer (not shown) made of tungsten nitride is first produced, on which tungsten is then deposited with a layer thickness S21 of approximately 20 nm.
  • the polysilicon layer S20, the barrier layer and the tungsten layer S21 are then anisotropically etched away by approximately 50 nm by means of C 2 F 6 and 0 2 , so that the columns with the Selection transistors around the spacer from the gate electrode structure and the Form word line structure, the active areas between the upper and lower electrodes in the columns are completely covered with the selection transistors.
  • a thin approx. 20 nm thick SI 3 N 4 layer S22 is deposited in a further process step, on which an approx. 200 nm thick SiO 2 is then preferably deposited using the TEOS method 2 layer S23 is generated.
  • This oxide layer S23 is then preferably ground flat with the aid of chemical mechanical polishing up to the upper edge of the nitride layer S22.
  • the nitride is then selectively etched off with C 2 F 6 and 0 2 .
  • the oxide has been etched back, preferably with HF by approx. 40 nm, there is a structure in the silicon wafer as shown in the top view in FIG. 11B, in cross section along the AA line in FIG. ILA and in cross section along the CC line in FIG Figure 11C is shown.
  • the polysilicon contacts for the upper electrodes of the selection transistors and the tungsten metallization for forming the bit lines are then produced in a further lithography process sequence, so that a DRAM memory cell arrangement as shown in FIGS. 12A to C results is shown.
  • a DRAM memory cell arrangement results, as is shown in FIGS. 13A to C.
  • the process flow according to the invention makes it possible to produce a DRAM memory cell arrangement with trench capacitors and vertical selection transistors, in which the active area of the selection transistors is completely enclosed by the gate and word line structure and which is characterized by a minimal space requirement.
  • the maximum packing density of the DRAM cells is achieved in particular by using a self-aligning memory structure for the word lines, as explained above.
  • the specified dimensions, concentrations, materials and processes in a suitable manner beyond the exemplary embodiments described above in order to produce the DRAM memory cell arrangement according to the invention.
  • known process sequences for forming the selection transistors, especially the source / drain regions can be used.
  • the conductivity type of the doped regions in the semiconductor structure in a complementary manner.
  • the specified dielectrics can also be replaced by other known dielectrics.
  • silicon oxide for.
  • silicon nitride aluminum oxide, zirconium oxide, oxide-nitride mixtures and low-k materials can be used.
  • ONO intermediate layer in the storage capacitors other known dielectrics with a high dielectric constant such as e.g. As aluminum oxide, zirconium oxide, tantalum oxide, hafnium oxide, perovskite, in particular BST, can be used.
  • tungsten to form the spacer structures for the word lines, z. B. silicides such. B. tungsten silicide or silicides made of titanium and goblin or doped polysilicon can be used.
  • further layer sequences, in particular to form barriers in order to avoid undesired diffusions can be introduced into the semiconductor structure.
  • the selectivities and mask sequences in a suitable manner the structuring processes shown are modified without leaving the scope of the invention.
  • the vertical selection transistor 2 of the DRAM memory cell comprises an upper electrode 21 which is n + -doped, an active intermediate layer 22 which is weakly p-doped and a lower electrode 23 which is likewise n + - is endowed.
  • an out-diffusion D is introduced in the lower electrode 23, the dopant of which is diffused out of the inner electrode 11 of the trench capacitor 1 through the conductive connection 4 into the lower electrode 23.
  • the vertical selection transistor 2 is formed in a web which has the width B.
  • the width B is chosen to be so small that the active intermediate layer 22, in which the channel of the transistor 2 is arranged, is completely depleted. This is achieved, for example, in that adjacent intermediate layers in adjacent webs in one
  • the width B of the webs is substantially smaller than the spaces between the webs, so that the spaces between the webs in which the trench capacitors are arranged have a width between 1F and 2F and the webs have the width B, which is made up of 2F minus the width B of the trenches results.
  • the webs thus have a width B that is sublithographic.
  • FIG. 13B The plan view of a memory cell array according to the invention is shown with reference to FIG. 13B.
  • PJ ⁇ d ⁇ Di ⁇ ⁇ d ⁇ i tr dd et ⁇ - d CQ ⁇ ⁇ tr ⁇ rt ⁇ ⁇ ii td ⁇ - d ⁇ d ü rt d et ⁇ et tr d ⁇ Pf rt Di td CQ CD 0 LQ d CQ tr d D.
  • ⁇ - PJ ⁇ CQ ii et LQ ⁇ - et LQ ⁇ et td H Di ü o-- ⁇ ⁇ - CD ⁇ ⁇ ⁇ .
  • the position and the thickness of the layer 23, from which the lower electrodes 23 are subsequently formed can be set very precisely.
  • the upper electrode 21 can subsequently be formed both before and after the formation of the trenches for the trench capacitors 1 by means of an implantation.
  • the gate electrode and the word line are formed using spacer technology.
  • a layer is deposited conformally (isotropically), which is also reflected in the bars of the selection transistors.
  • the previously deposited layer is etched back with directed (anisotropic) etching, so that a gate electrode forms around the webs.
  • the individual gate electrodes around the webs are connected in the direction of the word line, since the distance between the webs in the direction of the word lines is so small that a connected word line is formed.
  • the active intermediate layer 22, in which a channel of the vertical selection transistor 2 can be formed, is essentially arranged between the trenches 1 of adjacent memory cells.
  • the current flow which can be controlled in the selection transistors essentially takes place between the trenches.
  • the trench capacitor 1 and the associated vertical selection transistor 2 of the dynamic memory cell 10 can essentially be arranged under an associated bit line 6.
  • the minimum distance between two adjacent word lines can be formed twice as large as the minimum structure size of the lithography technique with which the memory cells are produced.
  • the minimum distance between two adjacent bit lines can also be formed twice as large as the minimum structure size of the lithography technology with which the memory cells are manufactured, this enables memory cells that require a substrate surface of 4 F 2 .
  • memory cells are made possible which require a substrate surface of 6 F 2 .
  • the larger space requirement can be used, for example, to implement a folded bitline concept in which a sense amplifier compares an active bit line with an inactive bit line.
  • the word line for the 4 F 2 memory cell as well as for the 6 F 2 memory cell can be formed in a self-aligned manner without a mask, which saves an additional space requirement for adjustment tolerances for masks.
  • an area of the inner electrode of the trench capacitors 1 can be exposed.
  • the upper electrode 21 of the selection transistor 2 can be defined by a trench isolation process and can be formed by means of a subsequent implantation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Halbleiter-Speicherzellenanordnung mit dynamischen Speicherzellen (10), die jeweils einen Grabenkondensator (1) und einen verikalen Auswahltransistor (2) aufweisen, wobei der vertikale Auswahltransistor (2) im wesentlichen oberhalb wom Grabenkondensators (1) angeordnet ist und eine gegenüber der inneren Elektrode des Grabenkondensators (1) versetzt angeordnete Schichtenfolge die mit inneren Elektrode (11) des Grabekondensators (1) verbunden ist, wobei eine aktive Zwischenschicht (22) von einer Isolatorschicht (24) und einer Gate-Elektrodenschicht (25) vollständing umschlossen ist, die mit einer Worleitung (7) verbunden ist, wobei die dynamisch Speicherzellen (10) matrixförmig angeordnet sind, und die Grabenkondensatoren (1) und zugehörigen vertikalen Auswahltransistore (2) der dynamischen speicherzellen (10) jeweils zeilen-und/oder spaltenförmig aufeinanderfolgen.

Description

Beschreibung
Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
Die Erfindung betrifft eine Halbleiterspeicher-Zellenanordnung mit dynamischen Speicherzellen, kurz DRAMs, die jeweils einen Auswahltransistör und einen Speicherkondensator aufweisen. Bei einer solchen DRAM-Zellenanordnung wird die In- formation in der Speicherzelle in Form von elektrischen Ladungen gespeichert, wobei die Speicherzustände "0" und "1" einem positiv bzw. negativ geladenen Speicherkondensator entsprechen. Der Auswahltransistor und der Speicherkondensator der Speicherzelle sind dabei derart miteinander verbunden, daß bei Ansteuerung des Auswahltransistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ein- und ausgelesen werden kann. Der Hauptaufwand bei der Technologieentwicklung von DRAM-Zellenanordnungen liegt darin, zuverlässig arbeitende DRAMs mit einer hohen Packungsdichte, d. h. einem geringen Platzbedarf pro Speicherzelle zu schaffen.
Hierbei ist es insbesondere wichtig, daß der Speicherkondensator eine Speicherkapazität aufweist, die für ein ausreichendes Lesesignal sorgt und darüber hinaus unempfindlich gegen α-Teilchen ist. Um für genügend Speicherkapazität auch bei einer kleinen Zellenfläche zu sorgen, wurden Speicherkondensatoren entwickelt, die die dritte Dimension nutzen. Solche dreidimensionalen Speicherkondensatoren sind vor allem in Form von Grabenkondensatoren ausgeführt, die so hergestellt werden, daß ein Graben in das Halbleitersubstrat geätzt wird, der mit einer dielektrischen Schicht und einer ersten Speicherelektrode ausgefüllt wird, wobei das Halbleitersubstrat als zweite Speicherelektrode dient . Der Auswahltransistor der DRAM-Zelle wird üblicherweise auf der planaren Halbleiteroberfläche neben dem Grabenkondensator ausgebildet. Eine sol- ehe Zellenanordnung mit einem Grabenkondensator und einem planaren Auswahltransistor benötigt mindestens eine Chipfläche von 8F2, wobei F die minimale, in der verwendeten Techno- logie durch Lithographie herstellbare Strukturgröße darstellt. Um die Packungsdichte der DRAM-Zellen weiter erhöhen zu können, werden von Speichergeneration zu Speichergeneration auf der einen Seite die Strukturgröße F reduziert und auf der anderen Seite die gesamte Chipfläche vergrößert. Bei dieser DRAM-Entwicklung treten jedoch Probleme aufgrund zu geringer Chip-Ausbeute, extremen Kostensteigerungen aufgrund der Strukturverkleinerung bei der Chip-Herstellung und immer kleiner werdenden Verhältnisse von Kondensatorkapazität zur Bitleitungslänge auf. Aus diesem Grund wird in der Technologieentwicklung von DRAMs auch versucht, die Zellfläche der DRAMs zu verkleinern, um die Packungsdichte erhöhen zu können. Eine Möglichkeit, die Zellgröße des DRAMs zu verkleinern, besteht dabei darin, den Auswahltransistor ähnlich wie den Speicherkondensator dreidimensional auszuführen. Es sind bereits verschiedene DRAM-Zellenkonzepte bekannt, bei denen ein Grabenkondensator mit einem im wesentlichen vertikal als MISFET ausgestalteten Auswahltransistor verbunden ist. Bei den bekannten DRAM-Zellenausführungen mit vertikalem MISFET- Transistor und Grabenkondensator besteht jedoch das Problem, daß das aktive Gebiet zwischen der Source-Elektrode und der Drain-Elektrode von einer zur DRAM-Zelle benachbarten Wort- bzw. Bitleitung, die nicht zur Steuerung der betreffenden DRAM-Zelle eingesetzt wird, beeinflußt wird. Dies kann ins- besondere bei den kleinen Strukturgrößen der DRAMs zu einem Leckstrom durch das aktive Gebiet des MISFETs und somit zu einem Informationsverlust in der Speicherzelle führen. Um eine Beeinflussung des aktiven Gebietes eines vertikalen MISFET-Transistors auszuschließen und dadurch Leckagestrδme zu verhindern, wird in der US 5,519,236 eine Halbleiterspeicher-Zellenanordnung vorgeschlagen, bei der das aktive Gebiet zwischen der Source-Elektrode und der Drain-Elektrode des vertikalen Auswahltransistors vollständig von einer Gate- Struktur umschlossen wird, wodurch das aktive Gebiet gegen benachbarte Wort- bzw. Bitleitungen abgeschirmt ist. Die bekannte Zellenanordnung ist dabei so aufgebaut, daß im Halbleitersubstrat Gräben und Säulen in einer Schachbrettmuster- anordnung ausgeführt sind, wobei der Speicherkondensator in einem Graben und der zugehörige Auswahltransistor vertikal in einer benachbarten Säule ausgeführt sind und eine Gate- Elektrodenschicht die aktive Schicht des Auswahltransistors vollständig umgibt. Die Gate-Elektrodenschicht kann dabei
Teil einer dem DRAM zugeordneten Wortleitung sein. Eine Bit- leitung der DRAM-Zelle ist weiterhin so angeordnet, daß sie senkrecht gegen den Grabenkondensator versetzt über der Säule des zugehörigen vertikalen Auswahltransistors verläuft und mit deren Source-Elektrode verbunden ist. Das in der US 5,519,236 verwendete Schachbrettmuster zur Anordnung der DRAM-Zellen hat jedoch einen großen Platzbedarf, so daß die maximale Packungsdichte der DRAM-Zellen auf dem Halbleitersubstrat begrenzt bleibt. Weiterhin ist es bei der Auslegung der DRAM-Zelle gemäß der US 5,519,236 erforderlich, zur Strukturierung der Wortleitung mehrere aufwendige Lithographieschritte mit Maskenprozessen durchzuführen, die wiederum eine bestimme Mindestzellgröße notwendig machen und damit die maximale Packungsdichte der DRAM-Zellenanordnung stark beschränken Aufgabe der folgenden Erfindung ist es deshalb eine Halbleiterspeicherzellenanordnung mit dynamischen Speicherzellen zu schaffen, die eine hohe Packungsdichte, d. h. einen geringen Platzbedarf pro DRAM-Zelle, möglich macht. Diese Aufgabe wird durch eine Halbleiterspeicher-Zellenanord- nung gemäß Anspruch 1 und ein Verfahren zum Herstellen einer solchen Halbleiterspeicher-Zellenanordnung gemäß Anspruch 10 gelöst . Bevorzugte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben. Gemäß der Erfindung sind die dynamischen Speicherzellen mit dem Grabenkondensator und dem zugehörigen Auswahltransistor jeweils zeilen- und/oder spaltenfδrmig aufeinanderfolgend angeordnet . Durch diese Ausgestaltung wird die maximal kubisch mögliche Packungsdichte der DRAM-Zellen erreicht, so daß sich die Zellenflächen für die einzelnen DRAM-Zellen auf eine Flächengrδße von 4F2 bis 6F2 reduzieren läßt, wobei F der minimalen Strukturgröße des eingesetzten
Lithographieprozesses entspricht . Durch die matrixförmige Anordnung der DRAM-Zellen wird darüber hinaus eine maximale Aufweitung des Querschnitts der Grabenkondensatoren im Verhältnis zur Zellenfläche der einzelnen DRAM-Zellen möglich, wodurch sich verbesserte Kapazitätswerte der Grabenkondensatoren erzielen lassen.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird diese kubisch dichteste Packung der einzelnen DRAM-Zellen dadurch erreicht, daß der Grabenkondensator und der zugehörige vertikale Auswahltransistor der dynamischen Speicherzellen im wesentlichen unter einer zugehörigen Bitleitung ausgeformt sind. Dadurch wird die Möglichkeit gegeben, die einzelnen DRAM-Zellen eng nebeneinander auszubilden und gleichzeitig für eine zuverlässige Abschirmung der aktiven Gebiete der Auswahltransistoren gegen benachbarte Wort- und Bitleitungen durch Einschließen dieser aktiven Gebiete mit Hilfe der Gate- Elektrodenstruktur zu erreichen.
Gemäß einer weiteren bevorzugten Ausführungsform wird zur Definition der Bereiche mit den vertikalen Auswahltransistoren und deren Verbindung zu den zugehörigen Grabenkondensatoren die Spacer-Technik eingesetzt, die eine selbstjustierende Festlegung dieser Bereiche und damit minimale Strukturgrδßen bei den DRAM-Zellen möglich macht.
Gemäß einer weiteren bevorzugten Ausführungsform werden zur Definition der vertikalen Auswahltransistoren insbesondere Spacer mit unterschiedlich dotierten Bereichen eingesetzt, so daß sich mit Hilfe selektiver Ätzprozesse zu der unterschiedlichen Dotierung eine selbstjustierende Definition der vertikalen Auswahltransistoren ergibt. Weiterhin läßt sich hierdurch ein Verbindungsbereich zwischen der unteren Elektrode des Auswahltransistors und der inneren Elektrode des Grabenkondensators zuverlässig präzise festlegen.
Gemäß einer weiteren bevorzugten Ausführungsform erfolgt die Erzeugung der unteren Elektroden der Auswahltransistoren durch Dotierimplantation und Ausdiffundieren, wobei die lei- tende Verbindung zur inneren Elektrode des Grabenkondensators mit dotiert und damit eine selbs justierend Verbindung hergestellt wird.
Gemäß einer weiteren bevorzugten Ausführungsform erfolgt die Strukturierung der oberen Elektrode der Auswahltransistoren mit Hilfe der Graben-Isolationstechnik, die für eine zuverlässige Isolierung bei gleichzeitig minimalen Prozeßaufwand sorgt .
Die Einbringung der Gate-Elektroden-Schichtenfolge um den aktiven Bereich der Auswahltransistoren wird gemäß einer weiteren bevorzugten Ausführungsform mit Hilfe der Spacer-Technik durchgeführt, so daß eine selbstjustierende und platz- sparende Erzeugung der Wortleitungsbereiche ohne lithographische Prozesse möglich ist.
Gemäß einer weiteren bevorzugten Ausführungsform wird zur Herstellung insbesondere einer verschränkten Bitleitungs-Ver- Schaltung eine Stützstruktur zwischen den Auswahltransistoren ausgebildet, die jeweils zu aufeinanderfolgenden Bitleitungen, jedoch zur gleichen Wortleitung gehören. Diese Stützstrukturen werden mit Hilfe der Spacer-Technik erzeugt, so daß sie sich selbst ustierend und platzsparend ausbilden las- sen.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert .
Es zeigen:
Figur 1 bis 12 eine erste Ausführungsform einer erfindungsgemäßen Halbleiterspeicher-Zellenanordnung, wobei Figur 1 bis 11 Verfahrensschritte zur Herstellung dieser Halbleiterspeicher-Zellenanordnung wiederge- ben, und dabei Teilfigur B eine Aufsicht, Teilfigur
A einen Querschnitt entlang der AA-Linie und Teil- figur C einen Querschnitt entlang der CC-Linie darstellen;
Figur 13 eine zweite Ausführungsform der erfindungsgemäßen Halbleiterspeicher-Zellenanordnung, wobei Teilfigur
B eine Aufsicht, Teilfigur A einen Querschnitt entlang der AA-Linie und Teilfigur C einen Querschnitt entlang der CC-Linie wiedergeben;
Figur 14 eine Aufsicht auf eine dritte Ausführungsform nach dem Prozeßschritt zum Erzeugen der Grabenkondensatoren;
Figur 15 eine Aufsicht auf eine vierte Ausführungsform nach dem Prozeßschritt zum Erzeugen der Grabenkondensatoren; und
Figur 16 ein Schaltbild eines dynamischen Schreib- /LeseSpeichers .
In dynamische Schreib-/LeseSpeichern (DRAMs) werden vorwiegend sogenannte 1-Transistor-Zellen eingesetzt, deren Schaltbild in Figur 16 gezeigt ist. Diese 1-Transistor-Zellen bestehen aus einem Speicherkondensator 1 und einem Auswahltran- sistor 2. Der Auswahltransistor 2 ist dabei vorzugsweise als ein Feldeffekttransistor ausgelegt. Dieser Feldeffekttransistor weist eine erste Elektrode 21 und eine zweite Elektrode 23 auf, zwischen denen ein aktiver Bereich 22 angeordnet ist, in dem ein stromleitender Kanal zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 ausgebildet werden kann. Über dem aktiven Gebiet 22 ist eine Isolatorschicht 24 und eine Gate-Elektrode 25 angeordnet, die wie ein Plattenkondensator wirken, mit dem die Ladungsträgerdichte im aktiven Bereich 22 beeinflußt werden kann. Der Feldeffekttransistor 2, im fol- genden auch MISFET abgekürzt, ist dabei vom Anreicherungstyp, d. h. erst beim Anlegen einer Schwellenspannung an der Gate- Elektrode 25 setzt ein Stromfluß zwischen der ersten Elektro- de 21 und der zweiten Elektrode 23 über das aktive Gebiet 22 ein.
Die zweite Elektrode 23 des MISFETs 2 ist über eine Verbin- dungsleitung 4 mit einer ersten Elektrode 11 des Speicherkondensators 1 verbunden. Die zweite Elektrode 12 des Speicherkondensators 1 wiederum ist an einer Kondensatorplatte 5 angeschlossen, die vorzugsweise allen Speicherkondensatoren der DRAM-Zellenanordnung gemeinsam ist. Die erste Elektrode 21 des MISFETs 2 ist mit einer Bitleitung 6 verbunden, um die im Speicherkondensator 1 in Form von Ladungen gespeicherten Informationen ein- und auslesen zu können. Der Ein- und Auslesevorgang wird dabei über eine Wortleitung 7 gesteuert, die mit der Gate-Elektrode 24 des MISFETs 2 verbunden ist, um durch Anlegen einer Spannung einen stromleitenden Kanal im aktiven Gebiet 22 zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 herzustellen. Figur 12 zeigt eine erfindungsgemäße erste Ausführungsform einer Halbleiterspeicher- Zellenanordnung mit DRAM-Zellen, wie sie im Schaltbild nach Figur 16 dargestellt sind. In der gezeigten Ausführungsform ist die minimale Strukturgröße F, die mit der beschriebenen Lithographietechnik hergestellt werden kann, 0,1 μm. Dies bedeutet, daß die Bit- und Wortleitungen sowie die Kontaktlö- cher im allgemeinen eine Breite von ca. 0 , 1 μm aufweisen. Zu beachten ist dabei jedoch, daß die dargestellten Figuren nicht maßstabsgetreu sind. Die Erfindung ist zudem nicht auf die genannten Strukturgrößen beschränkt . In der in Figur 12B gezeigten Aufsicht auf die Halbleiterspeicher-Zellenanordnung definiert die gestrichelte Linie eine DRAM-Zelle 10. Diese DRAM-Zellen sind im wesentlichen längs unterhalb von Bitleitungen 6 angeordnet, die auf der Speicheranordnung in x- Richtung äquidistant beabstandet verlaufen. Senkrecht zu diesen Bitleitungen 6 verlaufen in eine y-Richtung im Halbleitersubstrat vergraben, ebenfalls in äquidistanten Abständen, Wortleitungen 7, die sich mit den Bitleitungen 6 jeweils im Bereich der DRAM-Zellen 10 schneiden. Figur 12A zeigt einen Querschnitt durch die Halbleiter-Zellenanordnung entlang ei- ner Bitleitung 6, Figur 12C den Querschnitt durch die Halbleiter-Zellenanordnung entlang einer Wortleitung 7. Die DRAM- Zellen, die im wesentlichen längs der Bitleitung 6 ausgerichtet sind, setzen sich aus Säulen 101, in denen im wesentli- chen die MISFET-Auswahl -Transistoren 2 ausgebildet sind und Gräben 102, in denen im wesentlichen die Speicherkondensatoren 1 ausgebildet sind, zusammen.
Die gezeigte Zellenanordnung ist in der Siliziumhalbleiter- technologie hergestellt, wobei als Basis ein schwach dotiertes p-Substrat dient. In diesem p-Halbleitersubstrat 103 ist eine vergrabene Platte (nicht gezeigt) in Form einer starken n-Dotierung ausgeführt, die als gemeinsame zweite äußere Elektrode 12 für alle Grabenkondensatoren der Zellenanordnung dient. Im Halbleitersubstrat, mit Kontakt zu der vergrabenen n-dotierten Platte, sind, wie in Figur 12A gezeigt ist, gleich beabstandete Gräben ausgebildet, die eine beliebige Form haben können, vorzugsweise jedoch oval oder rechteckig ausgebildet sind. Diese Gräben sind in ihrem unteren Teil mit einer Dielektrikumsschicht 13 ausgekleidet und in diesem Bereich mit n-dotiertem Poly-Silizium aufgefüllt. Diese n- dotierte Poly-Silizium-Füllung stellt die erste innere Elektrode 11 des Speicherkondensators 1 dar. Als Dielektrikums- schicht 13 im Graben zur Isolierung der Elektroden wird vor- zugsweise Si02 verwendet . In den Halbleitersäulen 101 zwischen den Gräben, die sich, wie der Querschnitt nach Figur 12A zeigt, unter der Bitleitung 6 erstrecken, sind jeweils die MISFET-Auswahl-Kondensatoren 2 ausgebildet. Dieser MISFET-Transistor weist im Bereich des oberen Endes der Poly- Silizium-Schicht 11 im Graben, d. h. der inneren Elektrode des Grabenkondensators, die zweite Elektrode 23 in Form einer hochdotierten n-Schicht auf. Auf dieser n-Schicht ist dann der aktive Bereich 22 ausgebildet, der schwach p-dotiert ist. Auf diesem aktiven Bereich 24 wiederum ist die erste Elektro- de 21 als hochdotierte n-Schicht aufgebracht. Zwischen der zweiten Elektrode 23 des MISFET-Transistors 2 und der inneren Elektrode 11 des Grabenkondensators 1 ist, durch die den Gra- ω ω to DO M H
LΠ o LΠ O LΠ O LΠ
O > DO M 1 μ>
LΠ o LΠ O LΠ o LΠ
LO LO to DO μ>
LΠ o Lπ O LΠ O LΠ
diesem Ausgangsmaterial wird nach mehreren Reinigungsschritten eine Si02-Schicht (nicht dargestellt) mit einer Dicke von ca. 8nm abgeschieden. Auf dieser Oxidschicht wird dann eine Si3N4-Schicht S2 mit einer Dicke von ca. 200nm erzeugt. Auf dieser Nitridschicht wird wiederum eine Si02-Schicht mit einer Dicke von ca. 800nm aufgebracht. Diese Schichtenfolge dient als Maskierungsschicht für die folgende Grabenätzung. Mit Hilfe einer Maske wird dann eine Fotolithographie zur Definition der Grabenkondensatoren durchgeführt . Nach diesem Fotolithographie-Prozeß erfolgt eine anisotrope Ätzung der Maskierungsschicht, wobei zur Oxidätzung z. B. CHF3 und 02 und zu einer Nitridätzung z. B. C2FS und 02 verwendet werden. Nach Erzeugung der Ätzmaske für die Gräben, in denen die Speicherkondensatoren ausgebildet werden sollen, wird die Lackmaske für die Fotolithographie entfernt. Dann wird die Siliziumschicht in den freigelegten Bereiche der Ätzmaske anisotrop bis ca. lOμm tief mit HBr und HF geätzt, um die Gräben für die Speicherkondensatoren freizulegen. Anschließend wird eine vergrabene Platte für die gemeinsame zweite Elektrode der Speicherkondensatoren im Siliziumsubstrat ausgebildet, wobei vorzugsweise ein Arsenglas verwendet wird. Hierzu wird eine Arsenglas-Schicht vorzugsweise in einer Dik- ke von ca. 2nm erzeugt. Auf dieser Arsenglas-Schicht wird dann ein Polymer-Fotolack, vorzugsweise PMMA, mit einer Dicke von ca. 500nm erzeugt, der die geätzten Gräben auffüllt. Diese Polymer-Fotolackschicht wird dann außerhalb der Gräben auf eine Dicke von ca. 2μm z. B. mit 02 zurückgeätzt. Anschließend wird das Arsenglas oberhalb des Polymer-Fotolacks in den Gräben z. B. mit HF weggeätzt und dann die Polymer- Fotolackschicht in den Gräben z. B. mit 02 entfernt. Zum Erzeugen einer vergrabenen stark n-dotierten Schicht, die die gemeinsame äußere Elektrode aller Speicherkondensatoren der Halbleiterspeicherzellenanordnung bildet, wird Arsen aus dem Arsenglas in das p-dotierte Silizium ausdiffundiert. Dann wird das verbleibende Arsenglas mit Hilfe einer HF-Ätzung entfernt . Um die dielektrische Schicht der Speicherkondensatoren in Gräben zu erzeugen, wird eine ONO-Abscheidung (Oxid Nitrid Oxid) vorgenommen, wobei eine Schichtdicke S3 von ca. 3nm gewählt wird. Anschließend erfolgt die Abscheidung von hoch n- dotierten Poly-Silizium S4 mit einer Dicke von ca. 200nm, um die Gräben aufzufüllen. Das überstehende Poly-Silizium außerhalb der Gräben wird anschließend zurückgeätzt. Das ONO- Dielektrikum, das über die Gräben übersteht, wird mit HF entfernt. Dann wird vorzugsweise nach dem TEOS-Verfahren einen ca. 20nm dicke Si02-Schicht erzeugt, die anisotrop mit CHF3 und 02 im Bereich der Gräben weggeätzt wird. Anschließend wird noch mal hochdotiertes Poly-Silizium mit einer Dicke von ca. 200nm abgeschieden, das bis zu ca. 800nm zurückgeätzt wird, so daß sich in der Aufsicht eine Struktur ergibt, wie sie in Figur 1B gezeigt ist. Figur 1A zeigt einen Querschnitt entlang der AA-Linie durch die Gräben für die Speicherkondensatoren.
Alternativ zu der in Figur 1B gezeigten ovalen Form der Grä- ben für die Speicherkondensatoren besteht auch die Möglichkeit, Gräben für die Speicherkondensatoren mit anderer Form zu erzeugen, wie sie z. B. in den Figuren 14 und 15 dargestellt sind. Insbesondere können dabei Gräbenformen gewählt werden, die eine größere Oberfläche der Seitenwand und damit eine erhöhte Speicherkapazität des Kondensators ermöglichen.
Beispielsweise kann über die Form der Gräben der Grabenkondensatoren die Form der Stege bestimmt werden, in denen die vertikalen Auswahltransistoren angeordnet werden. Werden die Gäben mit einer rechteckigen Form gebildet, so sind die Zwischenräume zwischen den Stegen mit den Auswahltransistoren zum Beispiel in Richtung der Wortleitung kleiner als in Richtung der Bitleitungen, wodurch mittels einer Spacer- Abscheidung durchgängige und voneinander getrennte Wortlei- tungen gebildet werden. LO LO DO t μ> μ>
LΠ O LΠ o LΠ o Lπ α
Φ et
3
Φ
H
D-
Φ d
Nach dem Beseitigen der Oxidmaske wird eine thermische Aktivierung der Dotierstoffe in dem amorphen Silizium-Spacer S7 auf der einen Grabenseite durchgeführt, wobei die amorphen Silizium-Spacer S6, S7 rekristallisiert. Mit einem weiteren Fotolithographie-Schritt wird dann der undotierte Silizium- Spacer S6 entfernt. Dabei wird zuerst ein Polymer-Fotolack S9, vorzugsweise PMMA, mit einer Dicke von ca. 500nm aufgeschleudert. Diese Polymerschicht wird dann außerhalb der Gräben komplett z. B. mit 02 zurückgeätzt. Anschließend wird der undotierte Silizium-Spacer selektiv zum dotierten Silizium- Spacer, der entweder stark p- oder n-dotiert ist, entfernt. Dann wird die ONO-Schicht isotrop um ca. 40nm mit HF zurückgeätzt. Nach diesem Prozeßschritt ergibt sich eine Aufsicht auf die Siliziumscheibe, wie sie in Figur 4B gezeigt ist. Fi- gur 4A zeigt einen Querschnitt entlang der AA-Linie.
Es ist deutlich zu sehen, daß ein Ausschnitt S10 der oberen Kante der inneren Polysiliziumschicht S4 der Grabenkondensatoren freigelegt ist. In diesem Bereich wird dann die Verbin- düng der inneren Elektrode des Grabenkondensators zum zugehörigen Auswahltransistors hergestellt. Der dargestellte Prozessablauf zur Ausbildung dieser Kontaktstelle mit Hilfe ΛTOΏ. Spacern ermöglicht eine selbstjustierende Strukturierung dieser Kontaktstelle und damit die Möglichkeit extrem kleine Zellstrukturen zu erzeugen. Entscheidend ist hierbei insbesondere die Technik der einseitigen Dotierung des Silizium- Spacers, wodurch selektive Ätzprozesse der Spacer-Struktur möglich sind. Hierdurch wird eine exakte selbstjustierende Festlegung der Kontaktstelle zwischen dem Grabenkondensator und den zugehörigen Auswahlkondensator erreicht.
Nach der isotropen Rückätzung der ONO-Schicht S3 , die zur Festlegung der Kontaktstelle mit der inneren Elektrode des Grabenkondensators dient, wird diese Kontaktstelle dann aus- gefüllt. Zuerst wird die PMMA-Schicht S9 mit z. B. 02 vollständig entfernt. Anschließend wird der verbleibende dotierte Polysilizium-Spacer S7 weggeätzt und dann auf der Halbleiter- Struktur undotiertes amorphes Silizium Sll mit einer Schichtdicke von ca. 15nm abgeschieden. Dieses amorphe Silizium wird anschließend isotrop mit C2F6 und 02 zurückgeätzt, so daß das amorphe Silizium, außer an der Kontaktstelle im Graben, wie- der vollständig entfernt wird. Die Siliziumscheibe nach diesem Prozeßschritt ist in der Aufsicht in Figur 5B und im Querschnitt entlang der AA-Linie in Figur 5A gezeigt.
Nach dem Auffüllen der Kontaktstelle erfolgt dann in Vorbe- reitung der Strukturierung des Auswahltransistors in der Säule neben den Gräben ein Prozessablauf, bei dem zuerst Oxid S12 vorzugsweise nach dem TE0S-Verfahren mit einer Dicke von ca. 80nm abgeschieden wird. Diese Si02-Schicht wird dann um ca. 130nm mit CHF6 und 02 zurückgeätzt, so daß die Säulen zwischen den Gräben im Bereich der oberen Si3N4-Schicht freigelegt werden. Diese Si3N4-Schicht wird dann z. B. mit H3P04 vollständig entfernt. Anschließend wird dann nochmals die Si02-Schicht um ca. lOnm mit 02 zurückgeätzt. Die Siliziumscheibe nach diesem Prozeßschritt ist in der Aufsicht der Fi- gur 6B und im Querschnitt entlang der AA-Linie in Figur 6A gezeigt .
Anschließend erfolgt die Ausbildung der vertikalen Auswahl - transistoren seitlich zu den in den Gräben angeordneten Spei- cherkondensatoren. Zur Definition der n-Kanal-Tansistor-
Bereiche wird in einem ersten Schritt durch Ionenimplantation im Zellenfeld eine hohe n-Dotierung vorzugsweise durch Arsendotierung eingebracht, die sich nach dem Ausdiffundieren bis in eine Tiefe von ca. lOOnm mit einer Dotierung von 5 x 1019/cm3 erstreckt . Diese obere n-Dotierschicht S13 legt die erste Elektrode des Transistors fest. Zur Ausbildung der zweiten Elektrode wird, vorzugsweise ebenfalls durch eine Ionenimplantation mit Arsen, eine vergrabene Schicht S14 im Zellenfeld ausgebildet, bei dem die Tiefe des Maximums vor- zugsweise im Bereich von ca. 400nm liegt, wobei sich eine vertikale Schichtdicke von ca. 200nm nach dem Ausdiffundieren ergibt. Bei dieser n-Schicht wird eine Dotierung von ca. 5 x LO LO to DO μ>
LΠ O LΠ o LΠ o LΠ
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zwischen den Grabenkondensatoren freigelegte Siliziumschicht z. B. mit C2F6 und 02 bis zu einer Tiefe von ca. 600nm geätzt. Die Siliziumscheibe nach Abschluß dieses Prozeßschrittes ist in der Aufsicht in Figur 8B, im Querschnitt entlang der AA- Linie in Figur 8A und im Querschnitt entlang der CC-Linie in Figur 8C gezeigt. Durch die gewählte Graben-Isolationstechnik wird eine einfache Strukturierung und Isolation der Auswahltransistoren in y-Richtung erreicht, so daß die Isolation mit einem geringem Prozeßaufwand möglich ist.
In einer weiteren Prozeßabfolge wird anschließend eine Spacer-Struktur zwischen den Auswahltransistoren in vertikaler Richtung erzeugt, um eine Halbleiterspeicher- Zellenanordnung mit einer verschränkten Bitleitungstruktur zu erzeugen, wie es in der Ausführungsform in Figur 12 dargestellt ist. Hierzu wird als erstes mit dem TEOS-Verfahren eine Si02-Schicht mit einer Dicke von ca. 50nm abgeschieden. Anschließend erfolgt eine Spacer-Ätzung der Oxidschicht S12 mit C2F6 und 02, wobei ein Überätzen von ca. 80nm ausgeführt wird. Dann wird in den freigelegten Gräben zwischen den
Spacern selektiv undotiertes Poly-Silizium mit einer Dicke von ca. 550nm aufgewachsen, so daß sich eine Stützstruktur ergibt. Optional kann die Stützstruktur auch durch Abschalten und Rückätzen von Silizium, Si3N4 und anderen geeigneten Ma- terialien erzeugt werden. Nach Erzeugen der Stützstruktur ergibt sich eine Aussicht auf die Siliziumscheibe, wie sie in Figur 9B gezeigt ist. Figur 9A zeigt einen Querschnitt entlang der AA-Linie und Figur 9C einen Querschnitt entlang der CC-Linie.
Wenn statt einer verschränkten Bitleitungs-Verschaltung, wie sie in Figur 12 gezeigt ist, eine Open-Bitleitungs- Verschaltung verwendet werden soll, wie sie in der Ausführungsform nach Figur 13 gezeigt ist, ist keine Stützstruktur erforderlich, so daß auf die Prozeßabfolge, die vom Prozeßabbild von Figur 8 zum Prozeßabbild von Figur 9 führt, verzichtet werden kann. Nach der Stützstrukturerzeugung erfolgt die Erzeugung eines Top-Oxids auf den Speicherkondensatoren zu deren Isolierung. Hierzu wird in einem ersten Schritt mit H3P04 die Si3N4- Schicht komplett entfernt. Danach wird die verbleibende Si02- Schicht bis zu einer Tiefe von ca. 380nm mit CHF3 und 02 zurückgeätzt, wobei der Ätzprozeß nicht selektiv zu Si3N ist. Hierdurch wird erreicht, daß die Säulen mit den Transistorstrukturen und die Stützstrukturen komplett freigelegt wer- den. Anschließend wird dann mit einer Dicke von vorzugsweise 40nm ein Graben-Top-Oxid S18 zur Isolation der Speicherkondensatoren erzeugt. Die Siliziumscheibe nach diesem Prozeßschritt ist in der Aussicht in Figur 10B, im Querschnitt entlang der AA-Linie in Figur 10A und im Querschnitt entlang der CC-Linie in Figur IOC gezeigt.
Nach Erzeugen des Graben-Top-Oxids S18 erfolgt in einer weiteren Prozeßfolge die Erzeugung der Gate-Struktur für die Auswahltransistoren und die Erzeugung der Wortleitungen. Hierzu wird in einem ersten Prozeßschritt ein Gate- Dielektrikum S19 vorzugsweise als thermisches Oxid mit einer Dicke von ca. 4nm aufgewachsen. Anschließend wird dann eine ca. 20nm dicke Polysiliziumschicht S20 abgeschieden, die hoch n-dotiert ist. Diese Polysiliziumschicht S20 dient als Gate- Elektrode für die Auswahltransistoren. Dann werden die die einzelnen Gate-Elektroden verbindenden Wortleitungen erzeugt. Hierzu wird als erstes eine ca. 2nm dicke Barrierenschicht (nicht gezeigt) aus Wolframnitrid erzeugt, auf der dann Wolfram mit einer Schichtdicke S21 von ca. 20nm abgeschieden wird.
Um die Gate-Elektroden der Auswahltransistoren und die zugehörigen Wortleitungen zu strukturieren, werden dann vorzugsweise mittels C2F6 und 02 die Polysiliziumschicht S20, die Barrierenschicht und die Wolframschicht S21 anisotrop um ca. 50nm abgeätzt, so daß sich um die Säulen mit den Auswahltransistoren herum Spacer aus der Gate-Elektrodenstruktur und der Wortleitungsstruktur bilden, wobei die aktiven Bereiche zwischen den oberen und unteren Elektroden in den Säulen mit den Auswahltransistoren vollständig umfaßt werden. Nach dieser Spacer-Strukturierung der Gate-Elektroden und der Wortleitun- gen wird in einem weiteren Prozeßschritt eine dünne ca. 20nm starke SI3N4-Schicht S22 abgeschieden, auf der dann vorzugsweise mit Hilfe des TEOS-Verfahrens eine ca. 200nm dicke Si02-Schicht S23 erzeugt wird. Diese Oxidschicht S23 wird dann vorzugsweise mit Hilfe des chemisch-mechanischen Polie- rens bis zur Oberkante der Nitridschicht S22 plan abgeschliffen. Anschließend wird mit C2F6 und 02 das Nitrid selektiv abgeätzt. Nach einer Rückätzung des Oxids, vorzugsweise mit HF um ca. 40nm, ergibt sich eine Struktur in der Siliziumscheibe, wie sie in der Aufsicht der Figur 11B, im Querschnitt entlang der AA-Linie in Figur ILA und im Querschnitt entlang der CC-Linie in Figur 11C gezeigt ist.
Ausgehend von der in Figur 11 gezeigten Prozeßstruktur wird dann in einer weiteren Lithographieprozeßfolge die Polysili- ziumkontakte für die oberen Elektroden der Auswahltransistoren und die Wolframmetallisierung zur Ausbildung der Bitleitungen erzeugt, so daß sich eine DRAM-Speicherzellenanordnung ergibt, wie sie in den Figuren 12A bis C gezeigt ist. Wenn alternativ auf die Prozeßfolge zur Ausbildung einer Stütz- Struktur verzichtet wird, ergibt sich eine DRAM- Speicherzellenanordnung, wie sie in Figuren 13A bis C gezeigt ist .
Durch den erfindungsgemäßen Prozessablauf ist es möglich, ei- ne DRAM-Speicherzellenanordnung mit Grabenkondensatoren und vertikalen Auswahltransistoren zu erzeugen, bei der das aktive Gebiet der Auswahltransistoren vollständig durch die Gate- und Wortleitungsstruktur umschlossen ist und die sich durch einen minimalen Platzbedarf auszeichnet. Die maximale Pak- kungsdichte der DRAM-Zellen wird insbesondere durch den Einsatz einer selbstjustierenden Speicherstrukturierung für die Wortleitungen erreicht, wie sie oben erläutert ist. Alternativ zu den gezeigten Ausführungsformen liegt es im Rahmen der Erfindung, anisotrope und/oder kristallorientierte Prozesse zur Aufweitung insbesondere der Grabenkondensatoren einzusetzen, um neben den in der Figur 1B, der Figur 14 und der Figur 15 gezeigten Grabenformen auch noch weitere Querschnitte für die Speicherkondensatoren zu erreichen, mit denen sich gegebenenfalls die Speicherkapazität dieser Kondensatoren erweitern läßt.
Es liegt weiterhin im Rahmen der Erfindung über die oben dargestellten Ausführungsbeispiele hinaus die angegebenen Abmessungen, Konzentrationen, Materialien und Prozesse in geeigneter Weise zu modifizieren, um die erfindungsgemäße DRAM- Speicherzellenanordnung zu erzeugen. Insbesondere kann dabei auf bekannte Prozeßfolgen zur Ausbildung der Auswahltransistoren vor allem der Source/Drain-Gebiete zurückgegriffen werden. Weiterhin besteht die Möglichkeit den Leitfähigkeitstyp der dotierten Gebiete in der Halbleiterstruktur komple- mentär auszuführen. Darüber hinaus können die angegebenen Dielektrika auch durch andere bekannte Dielektrika ersetzt werden. Statt Siliziumoxid können z. B. Siliziumnitrid, Aluminiumoxid, Zirkonoxid, Oxid-Nitrid-Gemische und Low-k- Materialien eingesetzt werden. Statt der ONO-Zwischenschicht in den Speicherkondensatoren können andere bekannte Dielektrika mit einer hoher Dielektrizitätskonstante wie z. B. Aluminiumoxid, Zirkonoxid, Tantaloxid, Hafniumoxid, Perovskite, insbesondere BST, verwendet werden. Anstelle von Wolfram zur Ausbildung der Spacer-Strukturen für die Wortleitungen können auch z. B. Silizide wie z. B. Wolframsilizid oder Silizide aus Titan und Kobold bzw. dotiertes Polysilizium eingesetzt werden. Weiterhin können neben den dargestellten Schichten weitere Schichtenfolgen, insbesondere zur Ausbildung von Barrieren, um ungewünschte Diffusionen zu vermeiden, in die Halbleiterstruktur eingebracht werden. Schlußendlich können in geeigneter Weise die Selektivitäten und Maskenfolgen in den dargestellten Strukturierungsprozessen abgeändert werden, ohne den Bereich der Erfindung zu verlassen.
Die in der vorstehenden Beschreibung, den Zeichnungen und den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.
Mit Bezug auf Figur 13A umfaßt der vertikale Auswähltransi- stor 2 der DRAM-Speicherzelle eine obere Elektrode 21, die n+-dotiert ist, eine aktive Zwischenschicht 22, die schwach p-dotiert ist sowie eine untere Elektrode 23, die ebenfalls n+-dotiert ist. In der unteren Elektrode 23 ist zusätzlich eine Ausdiffusion D eingebracht, deren Dotierstoff aus der inneren Elektrode 11 des Grabenkondensators 1 durch die leitende Verbindung 4 in die untere Elektrode 23 ausdiffundiert ist .
Der vertikale Auswahltransistor 2 ist in einem Steg gebildet, der die Breite B aufweist. Die Breite B ist so klein gewählt, daß die aktive Zwischenschicht 22, in welcher der Kanal des Transistors 2 angeordnet ist, vollständig verarmbar (fully depleted) ist. Dies wird beispielsweise dadurch erreicht, daß benachbarte Zwischenschichten in benachbarten Stegen in einem
2F-Raster angeordnet sind. F bedeutet dabei die kleinste periodische, lithographisch abgebildete Struktur auf dem Substrat. Die Breite B der Stege ist wesentlich kleiner ausgebildet als die Zwischenräume zwischen den Stegen, so daß die Zwischenräume zwischen den Stegen, in denen die Grabenkondensatoren angeordnet sind, eine Breite zwischen 1F und 2F aufweisen und die Stege die Breite B aufweisen, die aus 2F minus der Breite B der Gräben resultiert. Die Stege weisen somit eine Breite B auf, die sublithographisch ist.
Mit Bezug auf Figur 13B ist die Draufsicht auf ein erfindungsgemäßes Speicherzellenfeld dargestellt. Der Steg, in dem LO LO DO t μ1 μ>
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Mit den genannten Verfahren kann die Position und die Dicke der Schicht 23, aus der nachfolgend die unteren Elektroden 23 gebildet werden, sehr genau eingestellt werden.
Die obere Elektrode 21 kann nachfolgend sowohl vor, als auch nach der Bildung der Gräben für die Grabenkondensatoren 1 mittels einer Implantation gebildet werden.
Die Gate-Elektrode und die Wortleitung werden mittels Spacer- Technik gebildet . Dazu zum Beispiel eine Schicht konform (isotrop) abgeschieden, die sich auch um die Stege der Auswahltransistoren niederschlägt. Mit einer gerichteten (anisotropen) Ätzung wird die zuvor abgeschiedene Schicht zurück- geätzt, so daß sich um die Stege eine Gate-Elektrode bildet. Die einzelnen Gate-Elektroden um die Stege sind in Richtung der Wortleitung zusammenhängend, da der Abstand der Stege in Richtung der Wortleitungen so klein ist, daß eine zusammenhängende Wortleitung entsteht .
Die aktive Zwischenschicht 22, in der ein Kanal des vertikalen Auswahltransistors 2 ausgebildet werden kann, ist im wesentlichen zwischen den Gräben 1 benachbarter Speicherzellen angeordnet. Der in den Auswahltransistoren steuerbare Strom- fluß findet dabei im wesentlichen zwischen den Gräben statt.
Der Grabenkondensator 1 und der zugehörige vertikale Auswahl- transistor 2 der dynamischen Speicherzelle 10 können im wesentlichen unter einer zugehörigen Bitleitung 6 angeordnet werden.
Der minimale Abstand zwischen zwei benachbarten Wortleitungen kann zweimal so groß gebildet werden, wie die minimale Strukturgröße der Lithographietechnik, mit der die Speicherzellen hergestellt werden. Der minimale Abstand zwischen zwei benachbarten Bitleitungen kann ebenfalls zweimal so groß gebildet werden, wie die minimale Strukturgröße der Lithographie- technik, mit der die Speicherzellen hergestellt werden, hiermit werden Speicherzellen ermöglicht, die eine Substratoberfläche von 4 F2 benötigen.
Mit den erfindungsgemäßen Stützsäulen werden Speicherzellen ermöglicht, die eine Substratoberfläche von 6 F2 benötigen. Der größere Platzbedarf kann dazu verwendet werden, um beispielsweise ein Folded-Bitline-Konzept zu realisieren, bei dem ein Leseverstärker eine aktive Bitleitung mit einer nicht aktiven Bitleitung vergleicht. Erfindungsgemäß kann dabei die Wortleitung für die 4 F2 Speicherzelle, als auch für die 6 F2 Speicherzelle ohne eine Maske selbstjustiert gebildet werden, was einen zusätzlichen Platzbedarf für Justagetoleranzen bei Masken einspart .
Beim selektiven Ätzen der dotierten, aufgetrennten Spacer kann ein Bereich der inneren Elektrode der Grabenkondensatoren 1 freigelegt werden.
Die obere Elektrode 21 des Auswahltransistors 2 kann durch einen Graben-Isolationsprozeß definiert werden und mittels einer nachfolgenden Implantation gebildet werden.

Claims

Patentansprüche :
1. Halbleiter-Speicherzellenanordnung mit dynamischen Speicherzellen (10) , - die jeweils einen Grabenkondensator (1) und einen vertikalen Auswahltransistor (2) aufweisen,
- wobei der Grabenkondensator (1) eine blockförmige innere Elektrode (11) , eine die innere Elektrode (11) umgebende dielektrische Zwischenschicht (13) und eine die dielektri- sehe Zwischenschicht (13) kontaktierende äußere Elektrode aufweist,
- wobei der vertikale Auswahltransistor (2) im wesentlichen oberhalb vom Grabenkondensator (1) angeordnet ist und eine gegenüber der inneren Elektrode des Grabenkondensators (1) versetzt angeordnete Schichtenfolge aus einer ersten Elektrode (21) , die mit einer Bitleitung (6) verbunden ist, einer aktiven Zwischenschicht (22) und einer zweiten Elektrode (23) aufweist, die mit der inneren Elektrode (11) des Grabenkondensators (1) verbunden ist, - wobei die aktive Zwischenschicht (22) von einer Isolatorschicht (24) und einer Gate-Elektrodenschicht (25) vollständig umschlossen ist, die mit einer Wortleitung (7) verbunden ist,
- wobei die Wortleitung (7) und die Bitleitung (6) einander überkreuzen, d a d u r c h g e k e n n z e i c h n e t, daß die dynamischen Speicherzellen (10) matrixförmig angeordnet sind, wobei die Grabenkondensatoren (1) und zugehörigen vertikalen Auswahltransistoren (2) der dynamischen Speicherzel- len (10) jeweils Zeilen- und/oder spaltenförmig aufeinanderfolgen.
2. Halbleiter-Speicherzellenanordnung gemäß Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die aktive Zwischenschicht (22) , in der ein Kanal des vertikalen Auswahltransistors (2) ausgebildet werden kann, im we- sentlichen zwischen den Gräben benachbarter Grabenkondensatoren (1) angeordnet ist.
3. Halbleiter-Speicherzellenanordnung gemäß Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die dynamischen Speicherzellen (10) so ausgebildet sind, daß als eine erste Säule im wesentlichen der Auswahltransistor (2) und als eine zweiten Säule im wesentlichen der Grabenkon- densator (1) angeordnet ist.
4. Halbleiter-Speicherzellenanordnung gemäß einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Grabenkondensatoren (1) der dynamischen Speicherzellen (10) so ausgebildet sind, daß in einem Halbleitersubstrat (101) sowohl in eine x-Richtung gleich beabstandete Gräben ausgeformt sind, als auch in eine y-Richtung gleich beabstandete Gräben ausgeformt sind, die mit einer dünnen dielektri- sehen Schicht (13) ausgekleidet und mit einer blockförmigen hochdotierten Halbleiterschicht (11) als innerer Elektrode ausgefüllt sind und von einer Isolierschicht (104) bedeckt sind, wobei die dünne dielektrische Schicht (13) mit einer vergrabenen hochdotierten Platte im Halbleitersubstrat als äußerer Elektrode in Kontakt steht.
5. Halbleiter-Speicherzellenanordnung gemäß Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die Gräben, in denen die Grabenkondensatoren (1) der dynami- sehen Speicherzellen ausgebildet sind, im Querschnitt oval, rechteckig oder quadratisch ausgeformt sind.
6. Halbleiter-Speicherzellenanordnung gemäß Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t, daß der Auswahlkondensator (2) ein MISFET-Transistor ist, der im Bereich des oberen Endes der inneren Kondensatorelektrode die zweite Elektrode (23) in Form einer hochdotierten Schicht aufweist, auf der eine schwach dotierte Schicht als aktiver Bereich (22) und die erste Elektrode (21) als hochdotierte Schicht angeordnet sind, wobei zwischen der zweiten Elektrode (23) des MISFET-Transistors und der inneren Elektrode (11) des Grabenkondensators durch die den Graben auskleidende dielektrische Schicht (18) hindurch eine leitfähige Verbindung (4) ausgeformt ist.
7. Halbleiter-Speicherzellenanordnung gemäß Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß auf der Isolierschicht (104) , die die innere Elektrode (11) des Grabenkondensators (1) abdeckt, zwischen der Säule des zum Grabenkondensator gehörenden MISFET-Transistors und der Säule des zum darauffolgenden Grabenkondensator gehörenden
MISFET-Transistors eine Gate-Elektroden-Schichtenfolge eingebracht ist, die sich im wesentlichen um den gesamten aktiven Bereich (22) des MISFET-Transistors herum erstreckt und sich eine Gate-Dielektrikumsschicht (24) , eine Gate- Elektrodenschicht (25) und eine leitende Schicht (7) umfaßt, die als Wortleitung dient.
8. Halbleiter-Speicherzellenanordnung gemäß Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß zwischen den Auswahltransistoren (2) , die zur gleichen Wortleitung (7) und jeweils zu aufeinanderfolgenden Bitleitungen (6) gehören, eine Stützsäule (108) ausgebildet ist, die sich vorzugsweise parallel zur Säule mit dem Auswahltransistor erstreckt, wobei jeweils zwischen einer Säule des Auswahltran- sistors und einer Stützsäule die Gate-Elektroden- Schichtenfolge vorgesehen ist.
9. Verfahren zum Herstellen einer Halbleiter- Speicherzellenanordnung mit dynamischen Speicherzellen (10) , die jeweils einen Grabenkondensator (1) und einen vertikalen Auswahltransistor (2) aufweisen, mit den Schritten: - bilden von Grabenkondensatoren (1) , die matrixförmig angeordnet werden, wobei die Grabenkondensatoren (1) und die zugehörigen vertikalen Auswahltransistoren (2) der dynamischen Speicherzellen (10) jeweils zellenförmig und/oder spaltenförmig aufeinanderfolgen;
- bilden einer blockfδrmigen inneren Elektrode (11) , einer dielektrischen Zwischenschicht (13) und einer äußeren Elektrode, wobei die dielektrische Zwischenschicht (13) in dem Graben des Grabenkondensators (1) gebildet wird und die in- nere Elektrode nachfolgend in den Graben des Grabenkondensators (1) eingebracht wird;
- bilden eines vertikale Auswahlkondensator (2) , im wesentlichen oberhalb des Grabenkondensators (1) , mit einer gegenüber der inneren Elektrode (11) des Grabenkondensators (1) versetzt angeordneten Schichtenfolge aus einer ersten, oberen Elektrode (21) , einer aktiven Zwischenschicht (22) und einer unteren, zweiten Elektrode (23) , wobei die untere Elektrode (23) mit der inneren Elektrode (11) des Grabenkondensators (1) verbunden wird, und die obere Elektrode (21) mit einer Bitleitung (6) verbunden wird;
- bilden einer Isolatorschicht (24) als Gate-Oxid um die aktive Zwischenschicht (22) , wobei die Zwischenschicht (22) vollständig von der Isolatorschicht (24) umschlossen wird;
- abscheiden einer Gate-Elektrodenschicht (25) auf der Isola- torschicht (24) , wobei die Zwischenschicht (22) vollständig umschlossen wird und eine Wortleitung (7) aus den Gate- Elektrodenschichten (25) benachbarter Auswahltransistoren (2) gebildet wird;
- bilden einer Bitleitung (6) , welche die Wortleitung (7) überkreuzt .
10. Verfahren gemäß Anspruch 9, g e k e n n z e i c h n e t d u r c h, die Prozeßschritte: - Bereitstellen eines Halbleitersubstrats;
- Erzeugen von Gräben im Halbleitersubstrat;
- Ausbilden der Grabenkondensatoren (1) in den Gräben; - Bilden der Säule für den vertikalen Auswahltransistor (2) und seine Verbindung zu dem zugehörigen Grabenkondensator
(1) mit Hilfe der Spacer-Technik;
- Erzeugen einer vertikalen Schichtenfolge von zweiter Elek- trode (23) , aktivem Bereich (22) und erster Elektrode (21) der Auswahltransistoren (2) ;
- Aufbringen und Rückätzen einer leitfähigen Schicht, so daß eine Gate-Elektrodenschicht (25) als Spacer um den gesamten aktiven Bereich (22) des Auswahltransistors (2) herum ge- bildet wird, und die Gate-Elektrodenschichten (25) benachbarter Auswahltransistoren (2) einander berühren und eine Wortleitung (7) bilden;
- Erzeugen von Kontakten zu den Source-Elektroden (21) der Auswahltransistoren (2) ; und - Ausbilden der Bitleitungen (6) .
11. Verfahren gemäß Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß vor dem Erzeugen der Gräben in dem Halbleitersubstrat die un- tere, zweite Elektrode (23) der vertikalen Schichtenfolge für die Auswahltransistoren (2) mittels epitaktischem Wachstum auf das Substrat aufgewachsen wird, wobei hoch n-dotierte Schicht für die untere, zweite Elektrode (23) gebildet wird und mit einer schwach dotierten Schicht für die aktive Zwi- schenschicht (22) überwachsen wird.
12. Verfahren gemäß Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß vor dem Erzeugen der Gräben in dem Halbleitersubstrat die un- tere, zweite Elektrode (23) der vertikalen Schichtenfolge für die Auswahltransistoren (2) mittels einer Implantation gebildet wird, wobei n-Dotierstoff als vergrabene Schicht in das Substrat eingebracht wird.
13. Verfahren gemäß Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß nach dem Erzeugen der Gräben in dem Halbleitersubstrat die untere, zweite Elektrode (23) der vertikalen Schichtenfolge für den Auswahltransistor (2) mittels einer Ausdiffusion von Dotierstoff aus der inneren Elektrode (11) des Grabenkonden- sators (1) gebildet wird.
14. Verfahren gemäß Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß die Gräben mit Hilfe eines Fotolithographie-Schrittes so de- finiert werden, daß sie im Halbleitersubstrat in eine x-
Richtung gleich beabstandet sind und auch in eine y-Richtung gleich beabstandet sind, wobei die Gräben im Querschnitt oval, rechteckig oder quadratisch ausgeformt werden.
15. Verfahren gemäß einem der Ansprüche 10 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß die Definition der Bereiche mit den vertikalen Auswahltransi- storen (2) und der Bereich mit der Verbindung zu den zugehörigen Grabenkondensatoren (1) folgende Prozeßabfolge umfaßt: - Erzeugen einer Spacer-Struktur in den Gräben über den Grabenkondensatoren (1) ;
- einseitiges Dotieren der Spacer-Struktur;
- Auftrennen der Spacer-Struktur mit Hilfe eines Lithographieschrittes und; - selektives Ätzen der Spacer-Struktur auf der Grundlage der unterschiedlich dotierten Spacer-Bereiche .
16. Verfahren gemäß Anspruch 15, d a d u r c h g e k e n n z e i c h n e t, daß das Auftrennen der Spacer mit Hilfe eines Hartmasken-
Lithographieprozesses erfolgt.
17. Verfahren gemäß nach einem der Ansprüche 10 bis 16, d a d u r c h g e k e n n z e i c h n e t, daß eine Ausdiffusion (D) in der zweiten Elektrode (23) des Auswahltransistors (2) durch Ausdiffundieren von Dotierstoff aus inneren Elektrode (11) gebildet wird.
18. Verfahren gemäß einem der Ansprüche 10 bis 17, d a d u r c h g e k e n n z e i c h n e t, daß zum Ausbilden von Gate-Schichtenfolgen folgender Prozessab- lauf durchgeführt wird:
- Erzeugen einer Isolationsschicht auf den Grabenkondensatoren (1) in den Gräben;
- Bilden einer Gate-Dielektrikumsschicht (24) , einer Gate- Elektrodenschicht (25) und einer leitenden Schicht, die als Wortleitung (7) dient, um die Säule mit dem aktiven Bereich der Auswahltransistoren (2) herum;
- anisotropes Ätzen der Gate-Elektrodenschicht (25) und der leitenden Schicht zur Spacerbildung; und
- Abscheiden einer Isolationsschicht.
19. Verfahren gemäß einem der Ansprüche 10 bis 19, d a d u r c h g e k e n n z e i c h n e t, daß zwischen den Auswahltransistoren (2), die jeweils zu aufeinanderfolgenden Bitleitungen (6), jedoch zu gleichen Wortlei- tungen (7) gehören, Stützsäulen mit Hilfe der Spacer-Technik ausgebildet werden.
20. Verfahren gemäß Anspruch 19, d a d u r c h g e k e n n z e i c h n e t, daß zwischen den Stützsäulen und der Säule mit dem aktiven Bereich des Auswahltransistors vertikal eine Gate-Elektroden- Schichtenfolge ausgebildet wird.
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