TW513801B - Semiconductor-memory-cell arrangement and its production method - Google Patents

Description

513801 五、發明説明（1 ) 本發明涉及一種半導體記憶胞配置，其具有動態記憶胞 (簡稱DRAMs)，各DRAM分別具有一個選擇電晶體及一 個記憶電容。在此種DRAM記億胞配置中，資訊以電荷之 形式儲存在記憶胞中，記憶狀態”『及”1’’分別對應於正或 負充電之記憶電容。選擇電晶體及記憶電容須互相連接， 使得在以字元線來控制此選擇電晶體時電容之電荷可經由 位元線讀入或讀出。DRAM配置之技術發展上之主要費用 是來自··以高的封裝密度（即，每記憶胞有較小之空間需 求）來達成可靠地操作之.DRAMs。因此，特別重要的是： 記憶電容具有一種容量，其可提供一種足夠之讀出信號且 對α粒子不敏感。爲了在較小之晶胞面積中提供足夠之記 憶電容，則記憶電容須使用第三維度（dimension)。此種三 維記憶電容主要是以溝渠電容之形式構成，其溝渠在半導 體基板中被蝕刻，溝渠中以介電質層及第一電極塡入，其 中半導體基板用作第二電極。DRAM記憶胞之選擇電晶體 通常形成在溝渠電容旁之平坦之半導體表面上。此種包含 溝渠電容及平坦式選擇電晶體之記憶胞配置所需之晶片面 積至少是8F2，其中F是以所用技術藉由微影術所可製成 之最小之結構大小。爲了進一步提高DRAM記憶胞之封裝 密度，則由一代記憶體至另一代記憶體須使結構大小F降 低且另一方面須使總晶片面積變大。在DRAM發展過程中 由於太小之晶片效益而會發生一些問題，例如，晶片製造 時由於結構變小以及電容對位元線長度之比變小而使成本 大大提高。由於此一原因，則在技'術硏發時須試圖使 513801 五、發明説明（2 ) DRAMs之記憶胞面積減小以提高封裝密度。

使記憶胞大小變小所用之一種可能方式是：使選擇電晶 體像記憶電容一樣以三維空間構成。各種不同之DRAM記 憶胞槪念已爲人所知，其中溝渠式電容是與垂直方式構成 之選擇電晶體成爲MISFET)相連。但此種習知之DRAM 記憶胞之問題是：源極電極及汲極電極之間之主動區會受 到一條與DRAM記憶胞相鄰之字元線或位元線（其不是用 來控此相關之DRAM記憶胞）所影響。這在DRAMs之結 構較小時特別會使漏電流流經MISFETs之主動區而在記 憶胞中造成資訊之損耗。爲了使垂直式MISFET電晶體之 主動區不受影響而可防止漏電流之發生，則在 US55 1 9236中建議一種半導體記憶胞配置，其中源極區及 汲極區之間之主動區完全由閘極結構所封閉，這樣使主動 區可針對相鄰之字元線或位元線而受到屏蔽。須構成此種 習知之記憶胞配置，使半導體基板中溝渠及圓柱配置成棋 盤式之圖樣，其中記憶電容形成在溝渠中且所屬之選擇電 晶體垂直地形成在相鄰之圓柱中，閘極電極層則完全圍繞 此選擇電晶體之主動（active)層。閘極電極層可以是所屬 DRAM之字元線之一部份。此外，須配置DRAM記憶胞之 位元線，使其在所屬垂直式選擇電晶體之圓柱上方偏移且 垂直於溝渠式電容而延伸以及與其源極電極相連。但此種 在US55 19236中所用之棋盤式之圖樣有很大之空間需求， 使半導體基板上DRAM記憶胞之最大封裝密度會受限。此 外，在US55 1 9236中之DRAM記憶胞設計中，須以遮罩 -4- 513801 五、發明説明（3 ) 程序進行多次昂貴之微影術步驟使字元線結構化，這需要 一定之最小記憶胞大小，因此大大地使DRAM之最大封裝 密度受到限制。本發明之目的因此是提供一種具有動態記 憶胞之半導體記憶胞配置，其可達成高封裝密度。此目的 以申請專利範圍第1項之半導體記憶胞配置及第1 0項之 製造方法來達成。較佳之形式描述在各附屬項中。 依據本發明，動態記憶胞分別以列-及/或行之形式依序 配置。藉由此種形式，則可使DRAM記憶胞達成最大立方 體之封裝密度，使各別之記憶胞面積下降至4F2〜6F2之 大小。此外，藉由DRAM記憶胞之矩陣形式之配置，則可 使溝渠式電容之橫切面相對於各別記憶胞面積有最大之擴 展，使溝渠式電容自較佳之電容値。 依據本發明較佳之實施形式，各記億胞之此種最緊密之 立方體封裝以下述方式達成：溝渠式電容及所屬之垂直式 選擇電晶體形成在所屬位元線下方。這樣可使各記憶胞較 狹窄地相鄰且藉助於閘極電極結構來包含該主動區’則同 時可使選擇電晶體之主動區相對於相鄰之字元線及位元線 而受到可靠之屏蔽。 依據其它較佳之實施形式，使用間隔層（spacer)技術來 對這些區域（其包含垂直式選擇電晶體及其至所屬溝渠式 電容之連接區）進行界定，間隔層能以自我對準之方式來 決定這些區域，因此可在DRAM中達成最小之結構大小。 依據其它較佳之實施形式，特別使用具有不同摻雜區之 間隔層來界定垂直式選擇電晶體’以便藉助於對不同摻雜 513801 五、發明説明（4 ) 區之選擇性蝕刻過程而對垂直式選擇電晶體進行一種自我 對準之界定。此外，選擇電晶體之下電極及溝渠式電容之 內電極之間之連接區能可靠而準確地決定。 依據其它較佳之實施形式，藉由摻雜植入及向外擴散而 產生各選擇電晶體之下電極，其中至溝渠式電容之內電極 之導電性連接區一起摻雜而形成一種自我對準之連接區。 依據其它較佳之實施形式，藉助於溝渠隔離技術使選擇 電晶體之上電極被結構化，這在使製程費用最小化之同時 能達成一種可靠之隔離作用。 在選擇電晶體之主動區周圍施加閘極電極層序列是藉助 於間隔層技術來進行，則能以自我對準且省空間之方式產 生字元線區域而不須微影術過程。 依據其它較佳之實施形式，在各選擇電晶體之間形成一 種支撐結構以特別製成一種有限之位元線連接區，其屬於 依序之各條位元線但屬於相同之字元線。此種支撐結構藉 助於間隔層技術而產生，因此可以省空間及自我對準之方 式形成。 本發明以下將依據附圖來詳述。圖式簡單說明： 第1至12圖本發明半導體記憶胞配置之第一實施例， 其中第1至11圖是各步驟之圖解，部份圖B是俯視圖， 部份圖A是沿著AA線之橫切面，部份圖C是沿著CC線 之橫切面。 第13圖本發明半導體記憶胞配置之第二實施例，其中 部份圖B是俯視圖，部份圖A是沿著AA線之橫切面，部 -6- 513801 五、發明説明（5 ) 份圖C是沿著CC線之橫切面。 第14圖在產生溝渠式電容之後第三實施例之俯視圖。 第1 5圖在產生溝渠式電容之後第四實施例之俯視圖。 第16圖動態寫入/讀出記憶體之電路圖。 在動態寫入/讀出記憶體（DRAMs)中，主要使用所謂1電 晶體記憶胞，其電路圖顯示在第1 6圖中。此種1電晶體 記憶胞由記憶電容1及選擇電晶體2構成。選擇電晶體2 較佳是一種場效電晶體，其具有第一電極21及第二電極 23，此二電極之間配置一個主動區22，其中可形成一種導 電之通道。主動區22上方配置一隔離層24及一種閘極電 極25，其作用就像板電容一樣，藉此閘極電極25可影響 主動區22中之電荷載體密度。場效電晶體2(以下簡稱 MISFET)因此一種場強型電晶體，即，只有在施加一種臨 限（threshold)電壓至閘極電極25時，則第一電極21及第 二電極23之間才有電流流經主動區22。 MISFET2之第二電極23經由連接線4而與記憶電容1 之第一電極11相連。記憶電容1之第二電極12又連接至 電容板5，此電容板5較佳是DRAM記億胞配置之所有記 憶電容所共用。MISFET2之第一電極21是與位元線6相 連，以便使記憶電容1中以電荷形式儲存之資訊可讀入或 讀出。此種讀入或讀出因此是經由字元線7來控制。字元 線7是與MISFETs2之閘極電極24相連，以便藉由電壓 之施加而在第一電極21及第二電極23之間在主動區22 中形成一種導電通道。第12圖是本發明第一實施形式’ -7- 513801 五、發明説明（） 其電路圖如第1 6圖所示。在所示之實施形式中，最小之 結構大小F是0· 1 // m。這表示：位元線，字元線及接觸 孔通常所具有之寬度是0.1/zm。但須注意：這些圖未按 比例繪製。本發明亦不限於上述之結構大小。在第12B圖 所示之俯視圖中，虛線界定了 DRAM記憶胞1 0。各記憶 胞沿著位元線6下方配置，位元線在X方向中以等距方式 相隔開而延伸。字元線7在DRAM記憶胞1 0之區域中與 位元線6相交且垂直於位元線6，字元線7在y方向中埋 置於半導體基板中且同樣以等間距相隔開。第1 2 A圖是半 導體記憶胞配置沿著字元線6之橫切面，第1 2C圖是半導 體記憶胞沿著字元線7之橫切面。DRAM記憶胞（其沿著 位元線6而對齊）由圓柱101及溝渠102構成，MISFET選 擇電晶體2形成於圓柱中；溝渠1 02中形成記憶電容1。 所示之記憶胞配置以矽半導體技術製成，其中以輕微摻 雜之P-基板爲主。在P-半導體基板103中以高η-摻雜區 之形式形成一種埋入板（未顯示），此種高η-摻雜區作爲溝 渠式電容之共同之第二外電極12。在半導體基板（其具有 至埋入式η-摻雜板之接觸區）中形成以相等間隔分開之溝 渠，如第12Α圖所示，其可具有任意形式，但較佳是卵形 或矩形。這些溝渠在其下部中以介電質層13作爲底襯且 在此區中塡入η-摻雜之多晶矽。η-摻雜之多晶矽是記憶電 容1之第一內電極Π。較佳是使用Si02作爲溝渠中之介 電質層1 3使電極相隔開。在溝渠之間之半導體圓柱1 0 1 (其如第12A圖之橫切面所示是在位元線6下方延伸）中分 513801 五、發明説明（7 ) 別形成MISFET選擇電晶體2。此種MISFET電晶體在溝 渠中之多晶矽層11之上端區域（β卩，溝渠電容之內電極）中 具有高摻雜η-層形式之第二電極23。在a-層上形成主動 區22，其是輕微ρ-摻雜的。在主動區22上又施加第一電 極21作爲高摻雜之η-層。在MISFET電晶體2之第二電 極23及溝渠電容1之內電極1 1之間經由此種對溝渠形成 底襯之介電質層1 3而形成一種導電性連接區1 4。此種連 接區14形成在選擇電晶體2之第二電極23及記憶電容1 之內部多晶矽電極Π之間且因此包含一種η-摻雜之多晶 砂層。 在隔離層1〇4(其施加在溝渠電容之內電極11上）上在屬 於溝渠式電容之選擇電晶體之圓柱及屬於隨後之溝渠式電 容之選擇電晶體之圓柱之間垂直地施加一種層序列，其在 選擇電晶體之整個主動區22上方延伸且由薄閘極隔離層 24(較佳是由Si02構成），閘極電極層25(由多晶矽構成）及 另一導電層（由鎢構成，其用作字元線7)所構成。此種層 序列如第12A圖中沿著位元線之橫切面及第12C圖中沿 著字元線之橫切面所示，其在整個主動區24周圍完全圍 繞此選擇電晶體之圓柱。圍繞此選擇電晶體2之主動區24 之此種閘極電極層序列是以隔離層1〇5(較佳是由Si3N4所 構成）爲邊界。隔離層1〇5沿著選擇電晶體2由上電極21 經由閘極電極層序列延伸至溝渠式電容1之內電極1 1上 之隔離層104。隔離層105之間之區域（其在溝渠之區域中 鄰接於相鄰記憶胞之閘極電極層序'列）較佳是以si〇2層 -9- 513801 五、發明説明（8 ) 1 06塡入。藉由此種環繞式閘極，則主動區即能可靠地不 受依序排列之各選擇電晶體所影響。這表示：不會有漏電 流流經MISFETs之主動區，記憶胞中因此不會發生資訊 之損耗。在各選擇電晶體（其分別屬於依序排列之位元線6 但屬於同一條字元線7)之間在半導體基板上在依序排列之 圓柱（其具有各選擇電晶體）之間形成一種支撐圓柱108， 如第12C圖中之橫切面所示。此種支撐圓柱108平行於圓 柱101 (其包含該選擇電晶體）而延伸，其中在選擇電晶體 之圓柱101及支撐圓柱1〇8(其較佳由多晶矽所構成）之間 形成一種層序列，其中直至選擇電晶體之主動區24之高 度中垂直地在閘極電極層序列上配置一種由Si02構成之 隔離層109且此隔離層109隨後由隔離層105所覆蓋，此 隔離層105在二個依據之選擇電晶體圓柱上方之間超越此 支撐圓柱1 08而延伸。此選擇電晶體2之上電極2 1另經 由圓柱形導電層Π 0而與所屬之位元線6相連。導電層 1 1 〇較佳是由多晶矽構成，位元線6由鎢構成。各條位元 線之間之空著之空間以Si02層106塡入。本發明之半導 體記憶胞配置（如第1 2圖所示）之特徵爲：DRAM記憶胞 1 〇配置成矩陣形式，垂直式選擇電晶體2及溝渠電容1分 別在所屬位元線6下方延伸且各記憶胞分別以列之形式互 相配置著。藉由此種配置，則可使DRAM記憶胞達成最大 之立方體封裝密度，且因此使記憶胞有最小之面積。在本 發明之構成中’選擇電晶體之主動區完全由鬧極電極層序 Λ 列及所屬之字元線7所圍繞’因此不會受到相鄰字元線及 -10- 513801 五、發明説明（9 ) 位元線（其不屬於相關之DRAM記憶胞）所影響。依據第1 2 圖之實施例，二條相鄰字元線之間之距離是2F時是可能 的。在第1 2圖之實施例中，藉由在相鄰之位元線之間形 成各支撐圓柱108，則可使DRAM記憶胞相連，其中通常 可有二條位元線互相交叉。依據本發明，在交叉之位元線 連接中可達成之最小之記憶胞大小是5F2至6F2。若不用 第1 2圖所示之交叉式位元線連接，則本發明亦可用在其 它習知之位元線連接中。第13B圖是所謂開放式（open)位 元線連接之半導體記憶胞配置之俯視圖。在此種第二實施 形式中，不需第12圖所示之支撐結構，因此在沿著位元 線6之橫切面（如第13A圖所示）可形成相同之橫切面（如 第1 2 A圖中之第一實施形式所示），但沿著字元線仍存在 著一種橫切面，如第1 3C圖所示。 在第13C圖所示之橫切面中，沿著字元線7在二個選擇 電晶體（其屬於相鄰之位元線6)之間形成一種層序列，其 中在Si02層109上圍繞該選擇電晶體之主動層分別配置 一種閘極電極層序列（其具有閘極介電質24及閘極電極層 25)，閘極電極層25是與字元線7之層相連。藉由此種配 置，則最小之記憶胞大小可爲4F2至5F2。 依據第1至1 1圖詳述一種半導體記憶胞配置（如第1 2 圖所示）之製程。原始材料是P -摻雜之砂基板S 1。、在原始 材料上多個淨化步驟之後沈積一種Si〇2層（未顯不，其厚 度是8nm)。在此氧化物層上產生一種厚度200nm之Si3N4 Λ 層S2。在S2上又施加厚度是800nm之Si02層。此種層 -11- 513801 五、發明説明（10 ) 序列作爲隨後之溝渠蝕刻用之遮罩層。藉助於遮罩來進行 一種微影術以界定溝渠電容。在此種微影術製程之後對遮 罩層進行一種異向性蝕刻，其中使用CHF3和02以進行氧 化物蝕刻且使用C2F6和02以進行氮化物蝕刻。在產生各 溝渠（其中形成記憶電容）用之鈾刻遮罩之後，去除此微影 術用之光阻遮罩。然後在蝕刻遮罩之裸露之區域中以異向 性方式利用HBr及HF對矽層進行蝕刻直至1 0 // m深爲止 ，以便使記憶電容用之溝渠裸露。然後在矽基板中形成記 憶電容之共同之第二電極用之埋入板，其中使用一種砷玻 璃。所產生之砷玻璃層之厚度較佳是2nm。在砷玻璃層上 產生大約500nm厚之聚合物光阻（較佳是PMMA)，其塡入 已蝕刻之溝渠中。聚合物光阻層在溝渠外部以〇2回（back) 蝕刻至2 μ m之厚度。然後使溝渠中聚合物光阻層上於砷 玻璃以HF來蝕刻而去除，之後以〇2使溝渠中之聚合物光 阻層被去除。爲了產生一種已埋入之高η-摻雜層（其形成 所有記憶電容之共同之外電極），則砷由砷玻璃擴散至Ρ-摻雜之矽中。仍保留之砷玻璃藉助於HF蝕刻而去除。 爲了在溝渠中產生此記憶電容之介電質層，則須沈積 ONO(oxide nitride oxide)層，其中須選取3nm之層厚度 S3。然後沈積200nm厚之高η-摻雜之多晶矽S4，以塡入 溝渠中。對溝渠外部突出之多晶矽進行回蝕刻。ΟΝΟ介電 質（其突出於溝渠上）以HF來去除。然後依據TEOS方法 產生20nm厚之Si02層，其在溝渠區域中利用CHF3及02 、 以異向性蝕刻方式而被去除。然後又沈積200nm厚之高摻 -12- 513801 五、發明説明（11 ) 雜之多晶矽，其回蝕刻至800nm，使得在俯視圖中形成一 種結構，如第1 B圖所示。第1 A圖是沿著A A線經由記憶 電容用之溝渠之橫切面。 若不用第1 B圖中所示之卵形之溝渠，則可產生其它形 式之溝渠，如第1 4，1 5圖所示。特別是可選取溝渠形式 ，其可使側壁有較大之表面，因此使電容較大。 例如，經由溝渠式電容之溝渠形式可決定條形區之形式 ，條形區中配置垂直式選擇電晶體。若溝渠以矩形構成’ 則條形區之間之中間空間在字元線之方向中小於位元線之 方向中者，因此藉由間隔層之沈積而可形成一般相隔開之 字元線。 在溝渠中形成記憶電容之後（如第1A，1B圖所示），對 各選擇電晶體進行結構化。因此首先施加4nm厚之薄 Si3N4層S5。在S5上沈積20nm厚之由不定形矽所構成之 未摻雜層S6。然後以C2F6及02對不定形矽進行回蝕刻， 以便只在溝渠之側壁上保留不定形矽而形成間隔層。然後 在溝渠中側壁上在單側上對此間隔層進行高摻雜，其中可 進行η-摻雜或p-摻雜。第2A，2B圖顯示最後步驟之後之 矽晶圓，其中摻雜層以S7表示。 現在藉助於微影術步驟使不定形矽-間隔層分開。若微 影術步驟藉助於硬遮罩方法來進行，則在TEOS方法之後 首先塗佈80nm厚之氧化物層S8。此種氧化物例如以 CHF3及02-蝕刻而被結構化且隨後在已裸露之位置上以 C2F6及〇2選擇性地去除不定形矽-間隔層S6，S7。在此 -13- 513801 五、發明説明（12 ) 步驟之後形成此半導體結構之俯視圖，如第3B圖所示。 此處明顯可辨識：在已裸露之溝渠區域中去除不定形矽_ 間隔層S6，S7。第3A圖是沿著仍保留之氧化物-軌S8之 矽晶圓之橫切面。在溝渠中對不定形矽間隔層S6，S7作 選擇性蝕刻之後，氧化物S8以CHF3和〇2完全去除。但 亦可使用傳統之光阻遮罩以取代上述之氧化物遮罩來進行。 在去除氧化物遮罩之後，使摻雜物質被熱驅動至溝渠側 上之不定形矽間隔層S7中，此時不定形矽間隔層S6，S7 再結晶利用另一微影術步驟，使未摻雜之矽間隔層S6 被去除。首先使500nm厚之聚合物光阻S9(較佳是PMMA) 離心分離。此種聚合物層在溝渠外部例如以〇2而完全被 回（back)蝕刻。然後使未摻雜之矽-間隔層選擇性地對已摻 雜之矽間隔層（其是高P-或η-摻雜的）而被去除。然後以 HF等向性地對ΟΝΟ層回蝕刻約40nm。在此步驟之後形 成矽晶圓之俯視圖，如第4B圖所示。第4A圖是沿著AA 線之橫切面。 明顯可看出的是：溝渠電容之內多晶矽層S4之上邊緣 之區段S10已裸露。在此區域中形成溝渠式電容之內電極 至所屬選擇電晶體之連接區。圖示之形成此種接觸位置所 需之製程（其藉助於間隔層可使此種接觸位置自我對準地 被結構化，因此可產生極小之記憶胞結構。特別是矽間隔 層之單側摻雜之技術是適當的，因此可對間隔層結構進行 選擇性蝕刻。溝渠式電容及所屬選擇電晶體之間之接觸位 置於是可準確地以自我對準之方式'來決定。 -14- 513801 五、發明説明（i3 ) 在ΟΝΟ層S3等向性回飩刻（其用來決定此種與溝渠式 電容之內電極之接觸位置）之後，對此接觸位置進行塡料 。首先例如以〇2使ΡΜΜΑ層S9完全被去除。然後使保 留之已摻雜之晶矽間隔層S7被蝕刻而去除且在半導體結 構上沈積1 5nm厚之未摻雜之不定形矽S 1 1。然後以C2F6 及〇2等向性地對此不定形矽進行回蝕刻，使溝渠中此接 觸位置外部之不定形砂又完全去除。此步驟後之矽晶圓之俯 視圖顯示在第5B圖中且沿著AA線之橫切面顯示在第5 A 圖中。 在接觸位置已完成塡料之後，在圓柱中預備使選擇電晶 體結構化時在溝渠旁進行一種製程，此時首先依據TEOS 方法沈積80nm厚之氧化物S12。此Si02層然後以CHF6 及〇2回蝕刻ΠΟηιη，使溝渠之間之圓柱裸露在上部Si3N4 層之區域中。此Si3N4層然後以H3P〇4完全去除。接著以 〇2使Si02層又回（back)蝕刻lOnrn。此步驟之後之矽晶圓 之俯視圖顯示在第6B圖中且沿著AA線之橫切面顯示在 第6A圖中。 然後在溝渠中所配置之記憶電容之側面形成垂直式選擇 電晶體。爲了界定η-通道-電晶體區域，則第一步驟中藉 由離子植入而在記憶胞陣列中形成一種高的η-摻雜區（較 佳是砷摻雜區），其在擴散之後延伸至l〇〇nm深度中而具 有5xl019/cm3之摻雜度。上部η-摻雜層S13決定此電晶 體之第一電極。爲了形成第二電極，則同樣以砷進行離子 植入而在記憶胞陣列中形成一種埋入層S14，其最大深度 -15- 513801 五、發明説明（14 ) 是在400nm之範圍中，此時在擴散之後所形成之垂直層厚 度是200nm。在此種η層中選取5xl018/cm3之摻雜度。 藉由最後之擴散步驟，則亦可同時在溝渠式電容之第二電 極及內電極之間對該接觸位置S 1 1進行摻雜。 在產生第一電極及第二電極之後，藉由井（well)植入來 界定通道區。此時以硼來進行離子植入以形成P-摻雜區， 此時在1 // m深度中產生lxl016/cm3之摻雜度。井S15然 後藉由擴散而產生，其中此擴散步驟亦可與隨後之閘極氧 化步驟-起進行。藉由P井S1中摻雜度之調整可決定此 種自我截止式形成之η通道-電晶體之導通電壓。第7B圖 是選擇電晶體界定之後矽晶圓之俯視圖。第7Α圖是沿著 第7B圖之AA線之橫切面，第7C圖是沿著第7B圖之CC 線之橫切面。藉由離子植入及擴散而產生第二電極可使溝 渠式電容之兩電極自我對準地連結，這是因爲藉由擴散可 自動地使接觸位置一起受到摻雜。 在界定第一及第二電極區以選擇電晶體之通道區之後在 垂直方向（g卩，y方向）中藉助於溝渠隔離（sti)技術使這些 選擇電晶體隔離。在製程中首先藉助於微影術使Si3N4層 S16(其所沈積之厚度是lOOnm)被結構化。例如以C2F6及 〇2選擇性地對此氮化物層S 1 6進行蝕刻，以便在X方向 中在溝渠式電容上方保留條形之此氮化物層，此種條形決 定了各別屬於溝渠式電容之選擇電晶體之區域。在去除光 阻遮罩之後，對此種在溝渠式電容之間裸露之矽層例如以 C2F6和02蝕刻至600nm之深度。此過程結束之後之矽晶 -16- 513801 五、發明説明（15 ) 圓之俯視圖顯示在第8B圖中，沿著AA線之橫切面顯示 在第8A圖中，沿著CC線之橫切面顯示在第8C圖中。藉 由所選取之溝渠隔離技術而在y方向中使各選擇電晶體簡 單地結構化及被隔離，因此能以較小之費用達成該隔離作 用。 在下一步驟中，在垂直方向中在選擇電晶體之間產生一 種間隔層結構，以便以相交之位元線結構來產生半導體記 憶胞配置，如第1 2圖所示。此時首先以TEOS方法沈積 5 0nm厚之Si02層。然後以C2F6及02對氧化物層S12進 行一種間隔層蝕刻，此時進行80nm之過（over)蝕刻。在 裸露之溝渠中在間隔層之間選擇性地生長550nm厚之未摻 雜之多晶矽，以產生一種支撐結構。此種支撐結構亦可藉由 矽，Si3N4及其它適當材料之中斷及回蝕刻而產生。在支 撐結構產生之後，形成如第9B圖之矽晶圓之俯視圖。第 9A圖是沿著線AA之橫切面，第9C圖是沿著CC線之橫 切面。 若不用如第12圖所示之相交之位元線，則可使用開放 式（open)位元線連接法，如第13圖所示，如此時不需支撐 結構，因此第8圖至第9圖所示之製程即不需要。 在支撐結構產生之後，在記憶電容上產生頂部（Top)氧 化物作爲隔離用。因此在第一步驟中以H3P04使Si3N4層 完全去除。然後以chf3和02對殘留之Si02層進行回蝕 刻至380nm之深度，此種蝕刻過程不是選擇性地對ShN4 來進行。這樣可使具有電晶體結構及支撐結構之此種圓柱 -17- 513801 五、發明説明（10 ) 完全裸露。然後產生40nm厚之溝渠-頂部-氧化物S18使 記憶電容被隔離。此步驟之後之矽晶圓之俯視圖顯示在第 10B圖中，沿著AA線之橫切面顯示在第10A圖中，沿著 C C線之橫切面顯示在第1 〇 C圖中。 在產生溝渠頂部氧化物S 1 8之後，在下一步驟中產生該 選擇電晶體用之閘極結構且產生字元線。因此在第一步驟 中生長4nm厚之閘極介電質S19(其是熱氧化物）。然後沈 積20nm厚之多晶矽層S20，其是高摻雜的。此多晶矽層 S20用作選擇電晶體之閘極電極。之後產生這些連接各閘 極電極所用之字元線。因此首先產生2nm厚之由氮化鎢所 構成之位障層（未顯示），其上沈積20nm厚之鎢層S21。

爲了使選擇電晶體之閘極電極及所屬之字元線結構化， 則較佳是以C2F6及02非等向性地對多晶矽層S20，位障 層及鎢層S21進行蝕刻50nm，以便在具有該選擇電晶體 之圓柱周圍由閘極電極結構及字元線結構形成間隔層（spacer* ) ，其中上電極及下電極之間之主動區在完全包含在具有該 選擇電晶體之圓柱中。在閘極電極和字元線之間隔層結構 化之後，在下一步驟中沈積20nm厚之Si3N4層S22，其上 藉助於TEOS方法而產生200nm厚之Si02層S23。此種氧 化物層S23然後以化學-機械式光法被拋光至氮化物層S22 之上邊緣。然後以C2F6及02選擇性地對氮化物進行蝕刻 。在氧化物回蝕刻（較佳是以HF蝕刻40nm)之後在矽晶圓 中形成一種結構，如第1 1 B圖之俯視圖所示，沿著AA線 之橫切面如第1 1 A圖所示，沿著CC線之橫切面如第1 1 C -18- 513801 五、發明説明（17 ) 圖所示。 由第1 1圖所示之結構開始，在下一個微影術製程中產 生該選擇電晶體之上電極用之多晶砂接觸區及鎢金屬層以 形成位元線，於是形成DRAM記憶胞配置’如第1 2A至 1 2 C圖所示。另一'方式若未進行一*支撐結構形成日寸所需之 製程，則所形成之DRAM記憶胞配置如第1 3 A至1 3C圖 所示。 藉由本發明之製程，則可產生一種DRAM記憶胞配置， 其具有溝渠式電容及垂直式選擇電晶體，其中各選擇電晶 體之主動區完全由閘極-及字元線結構所圍繞且特徵是空間 需求最小。DRAM記憶胞之最大封裝,密度特別是藉由使用 字元線用之自我對準式記憶體結構化來達成，如上所述。 使用非等向性及/或晶體定向之製程以擴大各溝渠式電 容，因此除了第1B圖，第14圖及第15圖中所示之溝渠 形式外各記憶電容亦可達成其它形式之橫切面，藉此同樣 可使電容器之電容擴大，這亦屬本發明之範圍。 除了上述之實施例以外，以適當之方式修改所定之尺寸 ’濃度’材料及製程，則這是本發明之範圍。特別是可用 習知之製程以形成各選擇電晶體（主要是源極/汲極區）。此 外’亦可在半導體結構中互補地形成各摻雜區之導電型式 °所給定之介電質亦可由其它習知之介電質來取代。可使 用氮化矽’氧化鋁，氧化锆，氧化物-氮化物-混合物及低 K材料來取代氧化矽。可使用其它習知之介電常數較高之 Λ 介電質來取代記憶電容中之ΟΝ Ο中間層，這些介電質例 _ -19- 513801 五、發明説明（18 ) 如’氧化鋁，氧化鉻’氧化鉅，氧化給，鈣鈦礦（特別是 BST)。若不用鎢來形成字元線用之間隔層結構，則可使用 矽化物（例如，矽化鎢）或由鈦及鈷所構成之矽化物或使用 摻雜之多晶矽。除了所示之各層以外，亦可施加其它之層 序列於半導體結構中以形成位障而可防止不期望之擴散。 最後，可以適當之方式在所示之結構化製程中改變各選擇 性及各遮罩列而不偏離本發明之範圍。 本發明在前述之說明書，圖式及申請專利範圍中所揭示 之特徵句單獨地或以任意方式之組合來實現本發明，這在 各種不同之形式中很重要。 參考第13A圖’ DRAM記憶胞之垂直式選擇電晶體2包 含··上電極21，其是n +摻雜的；活性之中間層22，其是 輕微P-摻雜的；下電極23，其同樣Π +摻雜的。在下電極 23中另外引入一種擴散區D，其摻雜物質由溝渠式電容1 之內電極1經由導電性連接區4而擴散至下電極23中。 垂直式選擇電晶體2形成在條形區中，條形區之寬度是 B。須選取一種小的寬度B，使活性之中間層22(其中配置 此電晶體2之通道）完全可空乏（fully depleted)。這例如以 下述方式達成：相鄰條形區中之相鄰之中間層配置在2F-網目中。F是基板上以微影術所形成之最小之週期性結構 。條形區之寬度B較條形區之間之中間空間小很多，使條 形區之間之中間空間（其中配置溝渠式電容）之寬度是介於 1F和2F之間且條形區之寬度是B，此寬度B是2F減去 溝渠之寬度B。條形區之寬度因此是B，其屬次（sub)微 -20- 513801

五、發明説明（19 ) 影術範圍。

參考第13B圖，其是本發明記憶胞陣列之俯視圖。條形 區（其中形成該選擇電晶體）之寬度是B且長度是L。長度 L在字元線方向中延伸且寬度B在位元線方向中延伸。該 長度L較寬度B還大。本發明中這是以下述方式達成：藉 由沈積在條形區上之間隔層（spacer)配置而形成連續之字 元線。須選取長度L，使間隔層沈積物與相鄰之條形區相 接觸而形成連續之字兀線。沿著位兀線方向使相鄰之字元 線相隔開，由於條形區寬度B小於條形區長度L，使相鄰 之間隔層沈積物在位元線之方向中不相接觸。

下電極23在條形區中沿著總長度L及總寬度B而延伸 。因此不會對活性中間層22另外形成本體（Body)接觸區 。因此，活性中間層22在上電極21及下電極23旁在電 性上未被接觸。這亦是不需要的，因爲本發明以有利之方 式狹窄地形成寬度B之條形區，使條形區完全空乏 (depleted)，因此可防止場效電晶體中所產生之不利之浮 體效應。 在溝渠式電容及記憶胞配置之條形區被結構化之前，下 電極23例如以埋入層來形成，這樣可使相鄰選擇電晶體 之各別之下電極互相隔開。下電極因此可以磊晶生長之層 來構成，其以相對應之n + -摻雜區來形成。在磊晶生長之 層23上同樣以磊晶方式生長該活性層22。另一方式是可 藉由植入而形成下電極，其中以適當之植入參數値入此層 23作爲埋入層。 -21- 513801 五、發明説明（20 ) 利用適當之方法可很準確地設定此層23之位置及厚度 (隨後即可由此形成下電極23)。 上電極2 1可在溝渠式電容1用之溝渠形成之前或之後 藉由植入而形成。 閘極電極及字元線藉由間隔層技術而形成。因此例如以 共形（等向）方式沈積一種層，其亦沈積在選擇電晶體之條 形區周圍。利用對準式（異向性）蝕刻來對先前已沈積之此 層進行回蝕刻，以便在條形區周圍形成閘極電極。條形區 周圍各別之闇極電極在字兀線方向中是連貫的’迨是因爲 條形區在字元線之方向中之間距很小，因此形成連續之字 元線。 活性之中間層22(其中可形成垂直式選擇電晶體2之通 道）配置在相鄰記憶胞之溝渠1之間。各選擇電晶體中可 控制之電流發生在各溝渠之間。 動態記憶胞10之溝渠式電容1及所屬之垂直式選擇電 晶體2可配置在所屬之位元線6下方。 二條相鄰字元線之間之最小距離是微影術技術之最小之 結構大小（以此種大小來製成記憶胞）之二倍大。二條相鄰 位元線之間之最小距離同樣是最小之結構大小之二倍大。 記憶胞所需之基板表面是4F2。 利用本發明之支撐圓柱，則所形成之記憶胞所需之基板 表面是6F2。可使用較大之空間需求，以達成一種折疊式 位元線槪念，其中一種讀出放大器使活性之位元線可與非 活性之位元線相比較。本發明中可對4F2記憶胞以及對 -22- 513801

五、發明說明（2 1 ) 6F2記憶胞以自我對準之方式形成字元線而不需使用遮 罩’這對遮罩中之對準容許度（t ο 1 e r a n c e )而言可節省額外 之空間需求。 在對已摻雜之相隔開之間隔層進行選擇性蝕刻時，則溝 渠式電容1之內電極之區域可裸露出來。 選擇電晶體2之上電極21可藉由溝渠-隔離過程來界定 且藉由隨後之植入來形成。 圖式簡單說明

第1 A圖 沿著AA線經由記憶電容用之溝渠之橫切面。 第1 B圖 溝渠中記憶電容之俯視圖。 第2A圖 對各選擇電晶體進行結構化之後記憶胞配置沿著 AA線之橫切面。 第2B圖 對各選擇電晶體進行結構化之後之俯視圖。 第3A圖 沿著仍保留之氧化物-軌S8之矽晶圓之橫切面。 第3B圖 氧化物被結構化之後半導體結構之俯視圖。 第4A圖 對0N0層回蝕刻之後沿著AA線之矽晶圓之橫切 面。

第4Β圖 對0Ν0層回蝕刻之後矽晶圓之俯視圖。 第5Α圖 溝渠中接觸位置外部之不定形矽完全去除之後矽 晶圓沿著ΑΑ線之橫切面。 第5Β圖 溝渠中接觸位置外部之不定形矽完全去除之後矽 晶圓之俯視圖。 第6Α圖 以02使Si02層又回蝕刻10nm之後矽晶圓沿著ΑΑ 線之橫切面。 第6B圖 以02使Si02層又回鈾刻10nm之後矽晶圓之俯視 圖。 第7 A圖 選擇電晶體界定之後矽晶圓沿著AA線之橫切面。 -23- 513801

補充;

⑺年？时曰 五、發明說明（22) 第 7B圖 選擇電晶體界定之後矽晶圓之俯視圖。 第 7C圖 選擇電晶體界定之後砂晶圓沿者CC線之橫切 面。 第 8A圖 溝渠式電容之間裸露之矽層蝕刻至600nm深度之 後矽晶圓沿著AA線之橫切面。 第 8B圖 溝渠式電容之間裸露之矽層蝕刻至600nm深度之 後矽晶圓之俯視圖。 第 8C圖 溝渠式電容之間裸露之矽層蝕刻至600nm深度之 後矽晶圓沿著CC線之橫切面。 第 9A圖 支撐結構產生之後矽晶圓沿著AA線之橫切面。 第 9B圖 支撐結構產生之後矽晶圓之俯視圖。 第 9C圖 支撐結構產生之後砂晶圓沿著CC線之橫切面。 第 10A圖 記憶電容被隔離之後矽晶圓沿著AA線之橫切 面。 第 10B圖 記憶電容被隔離之後矽晶圓之俯視圖。 第 10C圖 記憶電容被隔離之後矽晶圓沿著CC線之橫切面。 第 1 1 A圖 氧化物回蝕刻之後矽晶圓中形成一種結構時沿著 AA線之橫切面。 第 1 1B圖 氧化物回蝕刻之後矽晶圓中形成一種結構時之俯 視圖。 第 1 1C圖 氧化物回飩刻之後矽晶圓中形成一種結構時之沿 著CC線之橫切面。 第 1 2 A圖 形成位元線之後該DRAM記憶胞沿著AA線之橫切 面。 第 12B圖 形成位元線之後該DRAM記憶胞之俯視圖。 第 12C圖 形成位元線之後該DRAM記憶胞沿著CC線之橫切 面。 -24- 513801 91年3月如雙正 __補无 五、發明說明（23) 第1 3圖本發明半導體記憶胞配置之第二實施例，其中 部份圖B是俯視圖，部份圖A是沿著AA線之橫切面，部份 圖C是沿著CC線之橫切面。 第1 4圖在產生溝渠式電容之後第三實施例之俯視圖。 第15圖在產生溝渠式電容之後第四實施例之俯視圖。 第1 6圖動態寫入/讀出記憶體之電路圖。 符號之說明 1 記憶電容 2 選擇電晶體 4 連接線 5 電容板 6 位元線 7 字元線 10 DRAM記憶胞 11,21 第一電極 12,23 第二電極 13 介電質層 22 主動區 24 閘極電極 25 閘極電極層 101 圓柱 102 溝渠 1 04,1 05，109 隔離層 106 S i〇2層 108 支撐圓柱 110 導電層 S1 〜S23 層 -25 -

Claims (1)

1. I513801 修正 補充 、申請專利範圍 第90 1 1 86 15號「半導體記憶胞配置及其製造方法」專利案 (91年8月修正） 六、申請專利範圍 1. 一種半導體記憶胞配置，其具有動態記憶胞（10)， -各記憶胞分別具有一個溝渠式電容（1)及一個垂直式選 擇電晶體（2)，

   -溝渠式電容（1)具有一個方塊形式之內電極（11)，一個 圍繞此電極（11)之介電質中間層（13)及一個與此介電質 中間層（13)相接觸之外電極（12)， -此垂直式選擇電晶體（2)配置在溝渠式電容（1)上方，一 種相對於溝渠式電容（1)之內電極而偏移地配置之層序 列由第一電極（21)(其是與位元線（6)相連），活性之中間 層（22)及第二電極（23)所構成，第二電極（23)是與溝渠 式電容（1)之內電極（11)相連，

   -活性之中間層（22)完全由隔離層（24)及閘極電極層（25) 所圍繞，此閘極電極層（25)是與字元線（7)相連， -字元線（7)及位元線（6)相交， 其特徵爲：動態記憶胞（10)配置成矩陣形式，動態記憶 胞（10)之溝渠式電容（1)及所屬之垂直式選擇電晶體（2)分 別以列形式及/或行形式而依序配置。 2·如申請專利範圍第丨項之半導體記憶胞配置，其中活性 之中間層（22)(其中可形成垂直式選擇電晶體（2)之通道）配 置在相鄰溝渠式電容（1)之溝渠之間。 3·如申請專利範圔第丨或第2項之半導體記憶胞配置，其 513801 彳ί年义禮日修正補充 -- ——--—------ **""·" - --—六、申請專利範圍 中須形成動態記憶胞（10)，使選擇電晶體（2)配置成第一 圓柱且溝渠式電容（1)配置成第二圓柱。 4·如申請專利範圍第1項之半導體記憶胞配置，其中須形 成動態記憶胞（10)之溝渠式電容（1)，以便在半導體基板 (101)中在X方向中形成等間距之溝渠，且在y方向中形 成等間距之溝渠，其以薄的介電質層（13)作爲底襯且其中 以方塊形式之高摻雜之半導體層（11)塡入而成爲內電極且 由隔離層（104)所覆蓋，薄介電質層（13)在半導體基板中 與一種埋入式高摻雜板（用作外電極）相接觸。 5. 如申請專利範圍第4項之半導體記憶胞配置，其中溝渠（其 中形成動態記憶胞之溝渠式電容（1))之橫切面是卵形，矩 形或正方形。 6. 如申請專利範圍第4或第5項之半導體記憶胞配置，其 中該選擇電晶體（2)是MISFET電晶體，其在電容內電極 之上端之區域中具有高摻雜層形式之第二電極（23)，其上 配置一種輕摻雜層作爲活性區（22)及第一電極（21)(高摻 雜層），在MISFET電晶體之第二電極（23)及溝渠式電容 之內電極（11)之間經由此種作爲溝渠底襯用之介電質層 (18)而形成一種導電性連接區（4)。 7. 如申請專利範圍第6項之半導體記憶胞配置，其中在隔 離層（104)(其覆蓋溝渠式電容（1)之內電極（11))上在屬於 溝渠式電容之MISFET電晶體之圓柱及屬於其後之溝渠 式電容之MISFET電晶體之圓柱之間形成一種閘極電極 層序列，其圍繞MISFET電晶體之整個主動區（22)而延伸 513801 Φ年g月f日丫丨多正____補充-、申請專利範圍 且包含一個閘極介電質層（24)，閘極電極層（25)及一個導 電層（7)(其用作字元線）。 8·如申請專利範圍第7項之半導體記憶胞配置，其中在各 選擇電晶體（2)(其屬於相同之字元線（7)及各依序之位元 線（6))之間形成一種支撐圓柱（1〇8)，其平行該圓柱（其具 有該選擇電晶體）而延伸，在該選擇電晶體之圓柱和支撐 圓柱之間設置閘極電極層序列。 9· 一種半導體記憶胞配置之製造方法，此種記憶胞配置具 有動態記憶胞（10)，各記憶胞（10)分別具有一種溝渠式電 容（1)及垂直式選擇電晶體（2)，其特徵爲以下各步驟： -形成溝渠式電容（1)，其配置成矩陣形式，動態記憶胞（10) 之溝渠式電容（1)及所屬之垂直式選擇電晶體（2)以列之 形式及/或行之形式依序配置； -形成方塊形式之內電極（11)，介電質中間層（13)及外電 極，其中介電質中間層（13)形成在溝渠式電容（1)之溝 渠中且內電極隨後配置在溝渠式電容（1)之溝渠中， -形成一種垂直式選擇電晶體（2)，其在溝渠式電容（1)之 上方，具有一種相對於溝渠式電容（1)之內電極（11)成 偏移而配置之層序列，其由第一上電極（21)，活性之中 間層（22)及第二上電極（23)所構成，其中此下電極（23) 是與此溝渠式電容（1)之內電極（11)相連，上電極（21)是 與位元線（6)相連； -在活性之中間層（22)周圍形成一種隔離層（24)作爲閘極 氧化物，此中間層（22)完全由隔離層（24)所圔繞； 513801 印年沒月才 ___ — 補无_六、申請專利範圍 -在隔離層（24)上沈積一種閘極電極層（25),其中此中間 層（22)完全被圍繞且此字元線（7)由相鄰之選擇電晶體（2) 之閘極電極層（25)所形成； -形成位元線（6)，其與字元線（7)相交。 10. 如申請專利範圍第9項之製造方法，其中包括以下各步 驟： -提供一種半導體基板； _在半導體基板中產生溝渠； -在溝渠中形成溝渠式電容（1); -藉助於間隔層技術來形成此垂直式選擇電晶體（2)所需 之圓柱及其至所屬溝渠式電容之連接區； -產生各選擇電晶體（2)之垂直式層序列，其由第二電極 (23)，主動區（22)及第一電極（21)所構成； -施加一種導電層且進行回蝕刻，使閘極電極層（25)以間 隔層形式圍繞此選擇電晶體（2)之整個主動區（22)而形 成，相鄰之選擇電晶體（2)之閘極電極層（25)互相接觸 且形成一條字元線； -產生此種至選擇電晶體（2)之源極電極（21)之接觸區； -形成位元線（6)。 11. 如申請專利範圍第10項之製造方法，其中在半導體基板 中產生溝渠之前在基板上藉由磊晶生長而生長該選擇電 晶體（2)所需之垂直式層序列之第二下電極（23)，其中形 成第二下電極（23)用之高η-摻雜之層且過（over)生長一種 用於該活性之中間層（22)之輕微摻雜之層。 -4- 513801 __________補无六、申請專利範圍 12.如申請專利範圍第1〇項之製造方法，其中在半導體基板 中產生溝渠之前藉由植入而形成各選擇電晶體（2)所需之 垂直式層序列之第二下電極（23)，其中在基板中以埋入層 之形式形成η-摻雜物質。 13·如申請專利範圍第10項之製造方法，其中在半導體基板 中產生溝渠之後，藉由摻雜物質由溝渠式電容（1)之內電 極（11)向外擴散而形成該選擇電晶體（2)之垂直式層序列 之第二下電極（23)。 14.如申請專利範圍第10項之製造方法，其中須藉助於微影 術來界定各溝渠，使各溝渠在半導體基板中在X-方向成 爲等距且在y-方向中亦等距，其中各溝渠之橫切面是卵 形，矩形或正方形。 15_如申請專利範圍第10至14項中任一項之製造方法，其 中具有各垂直式選擇電晶體（2)之區域之界定以及具有至 所需溝渠式電容（1)之連接區之界定包含以下之步驟： -在溝渠式電容（1)上方之溝渠中產生一種間隔層結構； -對此間隔層結構進行單側摻雜； -藉助於微影術使間隔層結構隔開； -在不同摻雜之間隔層區域之基底上選擇性地對此間隔 層結構進行蝕刻。 16·如申請專利範圍第15項之製造方法，其中藉助於硬遮罩 微影術過程使間隔層相隔開^ 17·如申請專利範圍第10至14項中任一項之製造方法，其 中藉由摻雜物質由內電極（11)向外擴散而在選擇電晶體

   513801 c?/年t 日夕」J〜 _____jjfj Jtj六、申請專利範圍 (2)之第二電極（23)中形成一種擴散區（D)。 18·如申請專利範圍第10至14項中任一項之製造方法，其 中爲形成閘極層序列須進行以下之步驟： -在溝渠中在溝渠式電容（1)上產生一種隔離層； -形成一層閘極介電質層（24)，一種閘極電極層（25)及一 種導電層（其用作字元線（7))，在字元線（7)周圍環繞此 種具有該選擇電晶體（2)之主動區之圓柱； -對此閘極電極層（25)及導電層進行異向性蝕刻以形成間 隔層； -沈積一種隔離層。 19.如申請專利範圍第1〇至13項中任一項之製造方法，其 中在各選擇電晶體（2)(其屬於各依序之位元線（6)，但亦 屬於相同之字元線（7))之間藉助於隔離層技術而形成各支 撐圓柱。 20·如申請專利範圍第19項之製造方法，其中在該支撐圓柱 及該選擇電晶體之主動區所在之圓柱之間垂直地形成一 種閘極電極層序列。 -6-