DE4242558A1 - - Google Patents

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung, welche eine Vertikalkanal-MOS-Gate-Struktur auf­ weist, und bezieht sich insbesondere auf eine Leistungsvor­ richtung mit U-förmigen und V-förmigen Vertiefungen.
Eine DMOSFET-Struktur, bei der der Kanal seitlich entlang der Substratoberfläche gebildet ist, stellt eine dominante MOSFET- Struktur für Leitungsvorrichtungen dar. Es wurde jedoch be­ reits darauf hingewiesen, daß diese Struktur bei der Größenre­ duzierung der Einheitszellen und der hohen Integration zur Re­ duktion der EIN-Spannung auf Grenzen stört.
Zur Lösung dieser Nachteile wurde ein MOSFET mit U-förmigen Vertiefungen oder einer Grabenstruktur vorgeschlagen. Fig. 17 zeigt einen derartigen Leistungs-MOSFET mit einer U-Vertie­ fungs-Gatestruktur.
Der Leistungs-MOSFET gemäß Fig. 17 weist ein Drainelektroden­ metall 7, einen Drainbereich 1, einen N-Diffusionsbereich 2 und einen Körper 3 auf, die in dieser Reihenfolge aufeinander angeordnet sind. In der Oberfläche des Körpers 3 sind Source­ bereiche 5 durch Verunreinigungsdiffusion gebildet. U-förmige Vertiefungen 40 sind ausgehend von den Sourcebereichen 5 über den Körper 3 in den N-Diffusionsbereich 2 gebildet. Innerhalb der Vertiefungen 40 sind über Gateoxidfilme 13 vergrabene Gateelektroden 4 vorgesehen. Die Sourcebereiche 5 und der Kör­ per 3 sind mit einem Sourceelektrodenmetall 6 bedeckt, welches von den vergrabenen Gateelektroden 4 durch Oxidfilme 14 iso­ liert ist. Eine derartige U-Vertiefungs-Gatestruktur weist Vorteile auf für die Reduktion der EIN-Spannung, da die Kanäle auf sämtlichen Seitenwänden der Vertiefungen 40 derart gebil­ det sind, daß die Länge der Vertiefung 40 auf vollständig wirksame Weise verwendet wird. Die benachbart zueinander ange­ ordneten Vertiefungen 40 bringen bei einem Geringerwerden des Abstandes für die Größenreduktion und die höhere Integration die Schwierigkeit mit sich, den Körper 3 zwischen den benach­ bart zueinander liegenden Sourcebereichen 5 freizulegen. Dies wird durch Begrenzungen in den Herstellungsverfahren wie bei­ spielsweise der Strukturierung und der Genauigkeit des Über­ einanderlegens bei der Photolithographie verursacht, welche bei der Anordnung der Vertiefungen 40 zentral zu den Sourcebe­ reichen 5 verwendet werden. Dadurch wird die Reduktion der ge­ samten Geometrie und eine hohe Integration der Zellen be­ grenzt. Des weiteren gibt es eine Begrenzung bei der Verringe­ rung des Widerstandes.
Es wurden Strukturen zur Vermeidung derartiger Probleme vorge­ schlagen. Fig. 18 zeigt einen weiteren Leistungs-MOSFET. Die rechteckigen Sourcebereiche 5 sind gleichmäßig senkrecht zu den U-förmigen Vertiefungen 40 beabstandet. Die Sourcebereiche 5 und der Körper 3 sind durch das Sourceelektrodenmetall 6 auf der freigelegten Oberfläche des Körpers 3 bei diesem Abstand kurzgeschlossen. Eine derartige Struktur ermöglicht es, daß Kanalbereiche auf eine selbstjustierende Weise unabhängig von der Strukturierung der U-förmigen Vertiefungen 40 gebildet werden können. Die geometrische Beziehung zwischen den Source­ bereichen 5 und den U-förmigen Vertiefungen 40 muß nicht mit einer übermäßig hohen Genauigkeit vorgegeben sein, und es ist nicht notwendig, eine hohe Genauigkeit bei der Strukturierung vorzusehen.
Jedoch weist die Struktur gemäß Fig. 18 eine kürzere Gesamtka­ nalbreite auf als die Struktur gemäß Fig. 17. Eine der Verbes­ serungen hiergegen besteht darin, die Breite der Sourceberei­ che 5 anzuheben, um die Fläche der freiliegenden Oberfläche des Körpers 3 zu verringern. Dadurch wird eine Entfernung von dem Zentrum zu dem kurzgeschlossenen Rand des Sourcebereiches vergrößert, und der Widerstand zwischen den beiden Enden der Entfernung in dem Körper 3 und des entsprechenden Sourceberei­ ches vergrößert. Somit wird die Wirkung des Kurzschlusses bei der Stelle des Körpers 3 unterhalb des Zentrums des Sourcebe­ reiches abgeschwächt, so daß es schwierig ist, fehlerhafte Be­ triebsweisen des MOSFET aufgrund von parasitären NPN-Tran­ sistoren zu unterdrücken. Bei den beiden in den Fig. 17 und 18 dargestellten Strukturen besteht der weitere Nachteil, den EIN-Widerstand zu verringern.
Fig. 19 zeigt eine schematische Schnittansicht der Struktur in der Umgebung der U-förmigen Vertiefung 40 und ein Profil der Verunreinigungskonzentration in XX′-Richtung (in der Richtung der Dicke). Die Struktur gemäß Fig. 19 ist auf die beiden in den Fig. 17 und 18 dargestellten MOSFETs anwendbar. Elektro­ nen fliegen von den Sourcebereichen 5 über den Kanalbereich in den Körper 3 und vom N-Diffusionsbereich 2 in den Drainbereich 1, wenn der MOSFET eingeschaltet ist. (Es wird vermerkt, daß der Strom in der entgegengesetzten Richtung wie die Elektronen fließt.) Ein EIN-Widerstand wird somit durch einen Sourcewi­ derstand RS in den Sourcebereichen 5, einen Kanalwiderstand RC in den Kanälen, die in dem Körper 3 benachbart zu den Vertie­ fungen 40 gebildet werden, einen Widerstand RN in dem N-Diffu­ sionsbereich 2, und einen Drainwiderstand RD in dem Drainbe­ reich 1 bestimmt.
Der Sourcewiderstand RS ist durch die Verteilung der Verunrei­ nigungskonzentration der Sourcebereiche 5 bestimmt. Da die Sourcebereiche 5 durch Verunreinigungsdiffusion von der Ober­ fläche des Körpers 3 bei dieser Struktur gebildet werden, wer­ den Bereiche 5a mit relativ hoher Verunreinigungskonzentration lediglich etwa bei der Oberfläche des Körpers 3 gebildet. Wie es in dem Profil gemäß Fig. 9 dargestellt ist, fällt die Ver­ unreinigungskonzentration der Sourcebereiche 5 in Richtung zu dem Drainbereich 1 ab. Der Sourcewiderstand RS steigt zum Drainbereich 1 hin an. Demzufolge ist es schwierig, den EIN- Widerstand als Ganzes zu verringern.
Die vertikale Kanal-MOS-Gatestruktur ist im wesentlichen für die Verringerung des EIN-Widerstandes geeignet. Jedoch weisen wie vorstehend angedeutet die bislang verwendeten Vorrichtun­ gen mit der vertikalen MOS-Gatestruktur einige Schwierigkeiten bei der Verringerung der Größe oder dergleichen auf, wobei insbesondere keine vollständige Anpassung vorgenommen werden kann.
Demgemäß liegt der vorliegenden Erfindung die Aufgabe zu­ grunde, eine Halbleitervorrichtung mit verringerter Größe und niedrigem EIN-Widerstand zur Verfügung zu stellen, welche die Anpassung der Größenreduktion und eine hohe Integration ermög­ licht, sowie ein Verfahren zur geeigneten Herstellung einer solchen Halbleitervorrichtung anzugeben.
Diese Aufgabe wird durch die Merkmale gemäß Anspruch 1 und 11 gelöst.
Entsprechend der vorliegenden Erfindung weist eine Halbleiter­ vorrichtung auf: eine erste Halbleiterschicht eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberflä­ che; eine zweite Halbleiterschicht eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche gebildet ist; eine dritte Halbleiterschicht des ersten Leitungstyps, die selektiv auf der zweiten Halbleiterschicht gebildet ist; eine Vertiefung, die sich von einer oberen Oberfläche der dritten Halbleiter­ schicht über die zweite Halbleiterschicht in die erste Halb­ leiterschicht erstreckt; eine dielektrische Schicht, die zu­ mindest auf einer Innenwand der Vertiefung gebildet ist, wel­ che sich in einer gegenüberliegenden Beziehung zur zweiten Halbleiterschicht befindet; eine Steuerelektrode, die auf der Innenwand der Vertiefung über die dielektrische Schicht gebil­ det ist; und eine Isolierschicht, die auf einem Teil einer In­ nenwand der Vertiefung gebildet ist, welcher sich in einer ge­ genüberliegenden Beziehung zur dritten Halbleiterschicht be­ findet und eine Verunreinigung des ersten Leitungstyps ent­ hält, wobei ein Abschnitt der dritten Halbleiterschicht be­ nachbart zur Vertiefung eine gleichförmige Verunreinigungskon­ zentration in vertikaler Richtung entlang der Vertiefung auf­ weist.
Die vorliegende Erfindung bezieht sich ferner auf ein Verfah­ ren zur Herstellung einer Halbleitervorrichtung. Entsprechend der vorliegenden Erfindung weist das Verfahren die Schritte auf: (a) Vorsehen einer ersten Halbleiterschicht eines ersten Leistungstyps mit einer ersten und einer zweiten Hauptoberflä­ che; (b) Bilden einer zweiten Halbleiterschicht eines zweiten Leitungstyps auf der ersten Hauptoberfläche; (c) Bilden einer Vertiefung, die sich ausgehend von einer oberen Oberfläche der zweiten Halbleiterschicht bis in die erste Halbleiterschicht erstreckt, wobei die Vertiefung einen ersten Bereich in der Umgebung der oberen Oberfläche der zweiten Halbleiterschicht und einen zweiten Bereich aufweist, der anders ist als der er­ ste Bereich; (d) Bilden einer dielektrischen Schicht auf einer Innenwand der Vertiefung in dem zweiten Bereich; (e) Bilden einer Steuerelektrode auf der dielektrischen Schicht; (f) Bil­ den einer Isolierschicht enthaltend eine Diffusionsquellenver­ unreinigung des ersten Leitungstyps zumindest auf einer Innen­ wand der Vertiefung in dem ersten Bereich; und (g) Eindiffun­ dieren der Diffusionsquellenverunreinigung von der Isolier­ schicht zum selektiven Bilden einer dritten Halbleiterschicht des ersten Leitungstyps in der zweiten Halbleiterschicht in Kontakt mit der Vertiefung, wobei die dritte Halbleiterschicht zumindest länger als der erste Bereich in Richtung der Dicke der zweiten Halbleiterschicht ausgebildet ist.
Entsprechend der vorliegenden Erfindung ist die dritte Halb­ leiterschicht durch eine Verunreinigungsdiffusion von der Iso­ lierschicht gebildet, die innerhalb der Vertiefung vorgesehen ist und die Diffusionsquellenverunreinigung aufweist. Die Ver­ unreinigungskonzentration dieser Schicht ist gleichförmig in der Richtung eines Stromflusses verteilt und nimmt seitlich mit zunehmendem Abstand von der Vertiefung ab. Dadurch wird es ermöglicht, daß ein Spannungsabfall minimiert ist, der durch einen Stromfluß in der Umgebung der Vertiefung in der dritten Halbleiterschicht erzeugt wird. Der Abstand zwischen benach­ barten Vertiefungen kann auf einfache Weise verringert werden.
Wie vorstehend beschrieben ist, wird, da die Verunreinigungs­ konzentration der dritten Halbleiterschicht gleichförmig in Richtung des Strompfades ist, ein Widerstand gegen den Strom­ fluß in diesem Bereich klein gehalten. Demzufolge wird eine Halbleitervorrichtung mit einem verringerten EIN-Widerstand zur Verfügung gestellt. Da des weiteren die Verunreinigungs­ konzentration der dritten Halbleiterschicht mit zunehmendem seitlichen Abstand von der Vertiefung abnimmt, wird die Länge der dritten Halbleiterschicht in seitlicher Richtung entlang der Oberfläche verringert, ohne die Verunreinigungskonzentra­ tion der dritten Halbleiterschicht in der Umgebung der Vertie­ fung zu verringern. Demzufolge wird eine Halbleitervorrichtung zur Verfügung gestellt, die eine Größenverringerung und eine hohe Integration auf einfache Weise ermöglicht.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung un­ ter Bezugnahme auf die Zeichnung.
Es zeigt:
Fig. 1 eine perspektivische Schnittansicht eines ersten bevor­ zugten Ausführungsbeispieles entsprechend der vorliegenden Er­ findung;
Fig. 2 eine Darstellung eines ersten bevorzugten Ausführungs­ beispieles;
Fig. 3 bis 14 schematische Schnittansichten eines zweiten be­ vorzugten Ausführungsbeispieles in der Reihenfolge der Her­ stellung entsprechend der vorliegenden Erfindung;
Fig. 15 eine schematische Schnittansicht zur Darstellung des Verfahrensschrittes der Bildung der Einkerbungen 51;
Fig. 16 eine perspektivische Schnittansicht eines dritten be­ vorzugten Ausführungsbeispieles entsprechend der vorliegenden Erfindung;
Fig. 17 und 18 jeweils perspektivische Schnittansichten von bislang verwendeten Halbleitervorrichtungen; und
Fig. 19 eine Darstellung der bislang verwendeten Halbleiter­ vorrichtung.
Fig. 1 zeigt einen N-Kanal-Leistungs-MOSFET gemäß einem ersten bevorzugten Ausführungsbeispiel entsprechend der vorliegenden Erfindung. Der in Fig. 1 dargestellte MOSFET weist einen aus einem N⁺-Typ Halbleiter hergestellten Drainbereich 1, einen aus einem N-Typ Halbleiter hergestellten N-Diffusionsbereich (Driftschicht) 2, und einen aus einem P-Typ Halbleiter herge­ stellten Körper 3 auf, die in dieser Reihenfolge aufeinander angeordnet sind. In der Oberfläche des Körpers 3 sind Source­ bereiche 5 selektiv gebildet. Es sind Vertiefungen 40 ausge­ hend von den Sourcebereichen 5 über den Körper 3 bis in den N- Diffusionsbereich 2 gebildet. Die Vertiefungen 40 sind in ih­ rem unteren Abschnitt zwischen dem Boden und einer Position oberhalb des Bodens der Sourcebereiche 5 mit vergrabenen Gate­ elektroden 4 auf Gate-Oxidfilmen 13 aufgefüllt. Die Vertiefun­ gen 40 sind in ihrem oberen Abschnitt mit vergrabenen Oxid­ filmen 15 einschließlich N-Typ Verunreinigungen aufgefüllt. Ein Sourceelektrodenmetall 6 bedeckt die Sourcebereiche 5 und den Körper 3 und schließt diese miteinander kurz, und ist von den vergrabenen Gateelektroden 4 durch die vergrabenen Oxid­ filme 15 isoliert.
Die Sourcebereiche 5 sind durch eine Verunreinigungsdiffusion von den vergrabenen Oxidfilmen 15 gebildet und weisen Verun­ reinigungsbereiche 5a mit relativ hoher Konzentration auf, die benachbart zu den Vertiefungen 40 gebildet sind.
Fig. 2 zeigt in einer schematischen Schnittansicht den MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel in der Umge­ bung der Vertiefung 40 und ein Profil der Verunreinigungskon­ zentration in vertikaler XX′-Richtung. Die Verunreinigungskon­ zentration der Sourcebereiche 5 ist gleichförmig in vertikaler Richtung entlang der Seite der Vertiefung bei dem ersten be­ vorzugten Ausführungsbeispiel verteilt. Die Verunreinigungs­ konzentration gemäß dem ersten bevorzugten Ausführungsbeispiel ist höher als die Verunreinigungskonzentration der eingangs beschriebenen Vorrichtung, die durch eine unterbrochene Linie bei dem Boden der Sourcebereiche 5 angedeutet ist. Der Source­ widerstand RS ist kleiner eingestellt als die bei der eingangs beschriebenen Vorrichtung. Die Breite L der Sourcebereiche 5 kann bis 1 µm oder weniger, und insbesondere bis etwa 300 bis 500 nm verringert sein. In diesem Fall werden Verunreinigungs­ bereiche 5a mit relativ hoher Konzentration in der Umgebung der Vertiefungen 40 zur Verfügung gestellt. Dies erleichtert die Reduktion im Abstand zwischen den benachbarten Vertiefun­ gen 40, und ermöglicht eine Größenreduktion und eine hohe In­ tegration der Vorrichtung.
Es folgt die Beschreibung eines konkreten Verfahrens zur Her­ stellung des MOSFET mit der vorstehend genannten Struktur. Die Fig. 3 bis 14 zeigen ein Verfahren zur Herstellung des MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel in der Rei­ henfolge der Herstellungsschritte entsprechend einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Der N-Diffusionsbereich 3 wird auf einem N⁺-Typ Halbleitersub­ strat gebildet, welches später den Drainbereich 1 bildet, durch eine epitaktische Wachstumstechnik gemäß Fig. 3. Auf der Oberfläche des N-Diffusionsbereiches 2 wird ein Oxidfilm 11 gebildet. In die Oberfläche des N-Diffusionsbereiches 2 werden durch Ionenimplantation oder dergleichen über den Oxidfilm 11 P-Typ Verunreinigungen eindiffundiert, so daß der Körper 3 ge­ mäß Fig. 4 gebildet wird.
Der Oxidfilm 11 wird entfernt. Ein Nitridfilm 21 mit einer Dicke von 50 bis 70 nm wird auf der Oberfläche des Körpers 3 gebildet, wobei darunter als Grundierung ein dünner Oxidfilm 12 mit einer Dicke von nicht mehr als 100 nm durch Oxidation gebildet wird. Daran anschließend wird auf dem Nitridfilm 21 ein dicker CVD-Oxidfilm 23 gebildet. Die Oxidfilme 12, 13 und der Nitridfilm 21 werden selektiv in Bereichen für die Vertie­ fungen entfernt, um selektiv den Körper 3 freizulegen, wie es in Fig. 5 dargestellt ist. Der dünne Oxidfilm 12 weist vor­ zugsweise eine Dicke von 30 bis 100 nm auf.
Zur Bildung der Vertiefungen 40 wird ein anisotropes Ätzen un­ ter Verwendung des CVD-Oxidfilmes 23 als eine Ätzmaske durch­ geführt, wie es in Fig. 6 dargestellt ist. Wie vorstehend be­ schrieben wurde, kann der Abstand Y zwischen benachbarten Ver­ tiefungen 40 auf 1,5 bis 2,0 µm verringert werden. Die Vertie­ fungen 40 werden über den Körper 3 derart gebildet, daß der Körper 3 und die Kanäle gebildet sind, wenn der MOSFET einge­ schaltet ist. Anschließend wird der CVD-Oxidfilm 23 entfernt.
Es wird zur Bildung der Gateoxidfilme 13 auf den inneren Wän­ den der Vertiefungen 40 eine Oxidation durchgeführt, wie es in Fig. 7 dargestellt ist, wobei der Nitridfilm 21 eine Oxidation auf der Oberfläche des Körpers 3 unterdrückt. Die Vertiefungen 40 werden vollständig mit einem dicken leitenden Film 4a wie beispielsweise dotiertes Polysilizium aufgefüllt. Der leitende Film 4a wird mit Dicken von etwa 1,5- bis 3mal die halbe Breite der Vertiefungen 40 gebildet, um die Vertiefungen 40 vollständig aufzufüllen und den oberen Teil hiervon bei dem nachfolgenden Schritt einzuebnen, wie es in Fig. 8 dargestellt ist.
Der leitende Film 4a wird durch ein Zurückätzen oder derglei­ chen eingeebnet. Dadurch wird der Nitridfilm 21 freigelegt, wobei der leitende Film 4a lediglich innerhalb der Vertiefun­ gen 40 stehenbleibt, wie es in Fig. 9 dargestellt ist. Die oberen Abschnitte des leitenden Filmes 4a werden oxidiert, wo­ bei der Nitridfilm 21 eine Oxidation auf der Oberfläche des Körpers 3 unterdrückt, so daß Oxidfilme 4b gebildet werden. Der leitende Film 4a in den unteren Abschnitten bleibt stehen, welche die vergrabenen Gateelektroden 4 werden, wie es in Fig. 10 dargestellt ist. Die Oxidfilme 4b, deren Dicke die Tiefe der Sourcebereiche 5 bestimmen, werden nicht tiefer als der Körper 3 gebildet.
Die Oxidfilme 4b und Teile der Oxidfilme 13, welche sich hier­ mit in Kontakt befinden, werden zur Freilegung der oberen Ab­ schnitte der Vertiefungen 40 entfernt. Dadurch weist der Kör­ per 3 Einkerbungen 41 auf, wie es in Fig. 11 dargestellt ist. Der Nitridfilm 21 wird entfernt, und es wird ein dicker Oxid­ film 15a mit N-Typ Verunreinigungen vermittels einer CVD-Tech­ nik zur Auffüllung der Einkerbungen 41 gebildet. Eine Wärmebe­ handlung bewirkt die Diffusion der Verunreinigungen aus dem Oxidfilm 15a in den Körper 3, so daß die N⁺-Typ Sourcebereiche 5 gebildet werden, wie es in Fig. 5 dargestellt ist. Falls ein Oxidfilm verwendet wird, der Phosphor (P) und Arsen (As) mit Verunreinigungskonzentrationen von beispielsweise 1020 bis 1021 cm-3 aufweist, werden die Sourcebereiche 5 mit einer Ver­ unreinigungskonzentration von 5×1019 cm-3 oder darüber in der Umgebung der Vertiefung 40 durch eine Wärmebehandlung bei 950°C für 30 Minuten gebildet. Die Diffusion ermöglicht die gleichförmige Verteilung der Verunreinigungskonzentration der Sourcebereiche 5 in vertikaler Richtung entlang der Umgebung der Vertiefung. Da des weiteren der Oxidfilm 12 die Diffusion verhindert, fällt die Verunreinigungskonzentration der Source­ bereiche 5 mit zunehmender Entfernung von den Vertiefungen 40 ab. Da die Bildung der Vertiefungen 40 der Diffusion vorher­ geht, werden die Sourcebereiche 5 in selbstjustierender Weise entlang der Vertiefungen 40 gebildet.
Der Oxidfilm 15a und der Oxidfilm 12 werden beide durch Ätzen eingeebnet, wodurch die vergrabenen Oxidfilme 15 stehengelas­ sen werden, und der Körper 3 und die Sourcebereiche 5 freige­ legt werden, wie es in Fig. 13 dargestellt ist. Der Oxidfilm 12, der möglicherweise eine kleinere Ätzrate als der durch die CVD-Technik gebildete Oxidfilm 15a aufweist, muß so dünn ge­ bildet sein, wie es unter Bezugnahme auf Fig. 5 dargestellt worden ist. Andererseits würde der Oxidfilm 15a innerhalb der Vertiefungen 40 vor der gesamten Entfernung des Oxidfilmes 12 entfernt werden.
Das Sourceelektrodenmetall 6 bzw. das Drainelektrodenmetall 7 werden jeweils auf den oberen und unteren Oberflächen der Struktur gemäß Fig. 13 gebildet. Der MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel wird somit gemäß der Darstel­ lung in Fig. 14 gebildet.
Der leitende Film 4a kann in den oberen Abschnitten derart entfernt werden, daß die vergrabenen Elektroden 4 stehengelas­ sen werden, ohne den leitenden Film 4a zu oxidieren. Unter Be­ zugnahme auf Fig. 15 können Einkerbungen 51 durch ein über­ mäßiges Ätzen zur Einebnung für die Entfernung der Gateoxid­ filme 13 gebildet werden, welche in den Vertiefungen 51 durch ein weiteres Ätzen freiliegen. Dadurch können die Herstel­ lungsschritte vereinfacht werden.
Bei den ersten und zweiten bevorzugten Ausführungsbeispielen wurde ein N-Kanal-Leistungs-MOSFET beschrieben. Die vorlie­ gende Erfindung ist ebenso auf einen P-Kanal Leistungs-MOSFET anwendbar, der Halbleiter mit jeweils umgekehrten Leitungsty­ pen aufweist.
Unter Bezugnahme auf Fig. 16 ist ein Bipolartransistor mit isolierendem Gate (IGBT = insulating gate bipolar transistor) entsprechend einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung dargestellt, der derart strukturiert ist, daß eine P⁺-Typ Halbleiterschicht 22 für den Drainbereich 1 des ersten bevorzugten Ausführungsbeispieles ersetzt ist. Der IGBT gemäß dem dritten bevorzugten Ausführungsbeispiel er­ möglicht ähnliche Wirkungen wie bei dem ersten bevorzugten Ausführungsbeispiel.

Claims (23)

1. Halbleitervorrichtung, welche aufweist:
eine erste Halbleiterschicht eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
eine zweite Halbleiterschicht eines zweiten Leitungs­ typs, die auf der ersten Hauptoberfläche gebildet ist;
eine dritte Halbleiterschicht des ersten Leitungstyps, die selektiv auf der zweiten Halbleiterschicht gebildet ist;
eine Vertiefung, die sich von einer oberen Oberfläche der dritten Halbleiterschicht über die zweite Halblei­ terschicht in die erste Halbleiterschicht erstreckt;
eine dielektrische Schicht, die zumindest auf einer In­ nenwand der Vertiefung gebildet ist, welche sich in einer gegenüberliegenden Beziehung zur zweiten Halblei­ terschicht befindet;
eine Steuerelektrode, die auf der Innenwand der Ver­ tiefung über die dielektrische Schicht gebildet ist; und
eine Isolierschicht, die auf einem Teil einer Innenwand der Vertiefung gebildet ist, welcher sich in einer ge­ genüberliegenden Beziehung zur dritten Halbleiter­ schicht befindet und eine Verunreinigung des ersten Leitungstyps enthält,
wobei ein Abschnitt der dritten Halbleiterschicht be­ nachbart zur Vertiefung eine gleichförmige Verunreini­ gungskonzentration in vertikaler Richtung entlang der Vertiefung aufweist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die dielektrische Schicht des weiteren auf einer Innenwand der Vertiefung gebildet ist, welche sich in einer gegenüberliegenden Beziehung zur ersten Halbleiterschicht befindet.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß
die Steuerelektrode einen Bereich auffüllt, der durch die dielektrische Schicht umgeben ist, und
die Isolierschicht die Vertiefung auffüllt, welche mit der dielektrischen Schicht und der Steuerelektrode in Zusammenhang steht.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Verunreinigungskonzentration der dritten Halbleiterschicht seitlich von der Isolier­ schicht weg abfällt.
5. Halbleitervorrichtung nach Anspruch 4, gekennzeichnet durch eine vierte Halbleiterschicht des ersten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halblei­ terschicht gebildet ist, wobei die Verunreinigungskon­ zentration der vierten Halbleiterschicht größer ist als die der ersten Halbleiterschicht.
6. Halbleitervorrichtung nach Anspruch 5, gekennzeichnet durch eine erste Elektrode, die auf einer Oberfläche der vierten Halbleiterschicht gebildet ist.
7. Halbleitervorrichtung nach Anspruch 6, gekennzeichnet durch eine zweite Elektrode, die zumindest auf der oberen Oberfläche der dritten Halbleiterschicht gebildet ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die dritte Halbleiterschicht zumindest die Isolierschicht umgibt.
9. Halbleitervorrichtung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die zweite Elektrode die zweiten und dritten Halbleiterschichten kurzschließt.
10. Halbleitervorrichtung nach Anspruch 1, gekennzeichnet durch eine vierte Halbleiterschicht des zweiten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halblei­ terschicht gebildet ist, wobei die Verunreinigungskon­ zentration der vierten Halbleiterschicht größer ist als die der zweiten Halbleiterschicht.
11. Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Schritte aufweist:
  • a) Vorsehen einer ersten Halbleiterschicht eines er­ sten Leistungstyps mit einer ersten und einer zwei­ ten Hauptoberfläche;
  • b) Bilden einer zweiten Halbleiterschicht eines zwei­ ten Leitungstyps auf der ersten Hauptoberfläche;
  • c) Bilden einer Vertiefung, die sich ausgehend von einer oberen Oberfläche der zweiten Halbleiter­ schicht bis in die erste Halbleiterschicht er­ streckt, wobei die Vertiefung einen ersten Bereich in der Umgebung der oberen Oberfläche der zweiten Halbleiterschicht und einen zweiten Bereich auf­ weist, der anders ist als der erste Bereich;
  • d) Bilden einer dielektrischen Schicht auf einer In­ nenwand der Vertiefung in dem zweiten Bereich;
  • e) Bilden einer Steuerelektrode auf der dielektrischen Schicht;
  • f) Bilden einer Isolierschicht enthaltend eine Diffu­ sionsquellenverunreinigung des ersten Leitungstyps zumindest auf einer Innenwand der Vertiefung in dem ersten Bereich; und
  • g) Eindiffundieren der Diffusionsquellenverunreinigung von der Isolierschicht zum selektiven Bilden einer dritten Halbleiterschicht des ersten Leitungstyps in der zweiten Halbleiterschicht in Kontakt mit der Vertiefung, wobei die dritte Halbleiterschicht zumindest länger als der erste Bereich in Richtung der Dicke der zweiten Halbleiterschicht ausgebildet ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (a) den Schritt aufweist:
  • (a-1) Bilden der ersten Halbleiterschicht durch epitakti­ sches Aufwachsen auf einer vierten Halbleiter­ schicht mit einer Verunreinigungskonzentration, die größer ist als die Verunreinigungskonzentration der ersten Halbleiterschicht, wobei die zweite Haupt­ oberfläche eine Grenzfläche der vierten und ersten Halbleiterschichten darstellt.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (b) den Schritt aufweist:
  • (b-1) Einführen einer Verunreinigung des zweiten Lei­ tungstyps von der ersten Hauptoberfläche.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, der Schritt (c) die Schritte aufweist:
  • (c-1) Bilden eines ersten Oxidfilmes oberhalb der zweiten Halbleiterschicht;
  • (c-2) selektives Entfernen und Stehenlassen des ersten Oxidfilmes; und
  • (c-3) Ätzen der zweiten Halbleiterschicht unter Verwen­ dung des stehengelassenen ersten Oxidfilmes als eine Maske.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (c-1) die Schritte aufweist:
  • (c-1-1) Bilden eines zweiten Oxidfilmes auf der zweiten Halbleiterschicht;
  • (c-1-2) Bilden eines Nitridfilmes auf dem zweiten Oxid­ film; und
  • (c-1-3) Bilden des ersten Oxidfilmes auf dem Nitrid­ film, und
wobei der Schritt (c-2) den Schritt aufweist:
  • (c-2-1) selektives Stehenlassen des Nitridfilmes und des zweiten Oxidfilmes mit der selben Konfigu­ ration wie bei dem stehengelassenen ersten Oxidfilm.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (d) die Schritte aufweist:
  • (d-1) Freilegen des Nitridfilmes; und
  • (d-2) Oxidieren einer Innenseite der Vertiefung.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (e) die Schritte aufweist:
  • (e-1) Bilden eines leitenden Filmes überall oberhalb einer Struktur, die in den Schritten (a) bis (d) erhalten worden ist, um die Vertiefung aufzufüllen;
  • (e-2) Entfernen des leitenden Filmes, wobei der leitende Film lediglich in dem zweiten Bereich unentfernt stehenbleibt,
wobei der in dem zweiten Bereich bei dem Schritt (e-2) stehengelassene leitende Film equivalent zur Steuerelektrode ist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der leitende Film einen polykristallinen Halbleiter darstellt, und
der Schritt (e-2) die Schritte aufweist:
  • (e-2-1) Einebnen des leitenden Filmes;
  • (e-2-2) Oxidieren des leitenden Filmes in dem ersten Bereich; und
  • (e-2-3) Entfernen des oxidierten leitenden Filmes und der dielektrischen Schicht in dem ersten Be­ reich.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt (e) des weiteren den Schritt aufweist:
  • (e-3) Entfernen der dielektrischen Schicht in dem ersten Bereich.
20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (f) die Schritte aufweist:
  • (f-1) Bilden der Isolierschicht überall oberhalb einer Struktur, welche in den Schritten (a) bis (e) zur Verfügung gestellt wird, um den ersten Bereich auf­ zufüllen; und
  • (f-2) Einebnen der Isolierschicht.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt (f) des weiteren vor dem Schritt (f-1) den Schritt aufweist:
  • (f-3) Entfernen des Nitridfilmes.
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