JP5738653B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
本発明は、絶縁ゲート型半導体装置に係り、特にオン抵抗の低減に寄与する絶縁ゲート型半導体装置に関する。
トレンチ構造の絶縁ゲート型半導体装置では、トレンチの平面視におけるパターンとして格子状のものが知られている（例えば特許文献１参照。）。
また、トレンチ構造の絶縁ゲート型半導体装置においては、オン抵抗の低減が重要課題となっており、その一手法としてセルの微細化が進められている。セルの微細化の一例としては、トレンチ内に埋設されるゲート電極と基板表面に設けられるソース電極とを絶縁する層間絶縁膜をトレンチ内に埋設し、基板表面を平坦化した構造が知られている。この場合、トレンチは基板の平面視においてストライプ状に形成され、トレンチに交差するようにソース領域が配置されている（例えば特許文献２参照。）。
特許文献２の如く、基板に設けたトレンチおよびこれに埋設されたゲート電極（以下これらをトレンチゲートと総称する）がストライプ状で、これに直交するようにｎ型半導体領域（ソース領域）とｐ型半導体領域（ベース領域またはボディ領域）を配置した構成では、特許文献１のようにトレンチゲートが格子状のパターンと比較して、トレンチゲート間の幅を狭めることが可能であり、具体的にはトレンチゲートのピッチは格子状のパターンの３分の１に縮小できる。
また、特許文献２のパターンは、トレンチゲートがストライプ状で、隣り合うトレンチゲート間にこれらと平行にｎ型半導体領域とｐ型半導体領域を隣接して配置する構成と比較しても、トレンチゲート間の幅を狭めることが可能であり、オン抵抗を低減できる。
しかし上記の如く、ストライプ状のトレンチゲートの構造においては、トレンチ内に充填されるポリシリコンにボイドが発生することがわかっており、このボイドの発生は、特性ばらつき（オン抵抗ばらつき、閾値電圧（Ｖｐ）ばらつき、順方向電圧（Ｖｆ）ばらつき）などの原因になっている。
また、更なる特性向上を目指して、オン抵抗の低減の要請もある。
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられた逆導電型のチャネル層と、該チャネル層を貫通し前記一導電型半導体層に達する深さに設けられ第１方向に延在する複数のストライプ状の第１トレンチと、隣り合う１組の前記第１トレンチとそれぞれＴ字状に交差して第２方向に延在する第２トレンチと、前記第１トレンチおよび前記第２トレンチの内壁に設けられた第１絶縁膜と、前記第１トレンチおよび前記第２トレンチに埋設されたゲート電極と、前記第１トレンチおよび前記第２トレンチの前記ゲート電極に埋設された第２絶縁膜と、前記第２方向に延在し前記チャネル層表面にストライプ状に設けられた一導電型のソース領域と、を具備し、前記チャネル層表面に逆導電型のボディ領域が設けられ、該ボディ領域は前記ソース領域の外側を囲んでこれと隣接し、前記ボディ領域は、全ての前記第１トレンチの外側を囲む外枠部と、前記外枠部と連結する複数のストライプ部とを有することを特徴とする。
本発明によれば、以下の効果が得られる、
第１に、ストライプ状のトレンチゲート（第１トレンチ）にＴ字状（３差路状）に交差するトレンチゲート（第２トレンチ）を設けることで、トレンチ内のポリシリコンの埋め込みを良好にし、ボイドの発生を抑えて、特性ばらつき（オン抵抗ばらつき、閾値電圧ばらつき、順方向電圧ばらつき）を低減することができる。
第１に、ストライプ状のトレンチゲート（第１トレンチ）にＴ字状（３差路状）に交差するトレンチゲート（第２トレンチ）を設けることで、トレンチ内のポリシリコンの埋め込みを良好にし、ボイドの発生を抑えて、特性ばらつき（オン抵抗ばらつき、閾値電圧ばらつき、順方向電圧ばらつき）を低減することができる。
第２に、第２トレンチ（トレンチゲート）を追加することで、ストライプ状のみのトレンチゲートの構造と比較して、総ゲート長を増加できる。具体的には、総ゲート長は、約２．５％増加でき、オン抵抗低減に寄与できる。
第３に、平面視におけるボディ領域のパターンを外枠部とストライプ部からなるはしご状（目の字状）パターンにすることにより、素子領域の外周端部においてボディ領域の面積を増加させることができ、アバランシェ耐量を向上させることができる。
第４に、ゲート引き出し配線の連結部をチップの一辺に沿って曲折しないような一直線状に設けることにより、周辺領域の面積を縮小し、素子領域の面積の拡大またはチップサイズの小型化が実現する。
第５に、ゲート引き出し配線の連結部およびこれに接続するゲート金属層のいずれにおいても、チップのコーナー部で小さい曲率で湾曲する曲折部の形成を回避でき、これによって素子領域の面積の拡大またはチップサイズの小型化が実現する。
本発明の実施の形態を、ｐチャネル型ＭＯＳＦＥＴを例に図１から図４を参照して説明する。
図１は、本実施形態のＭＯＳＦＥＴ１００を示す平面概要図である。
ＭＯＳＦＥＴ１００のチップを構成する基板ＳＢは、ｐ＋型シリコン半導体基板（ここでは不図示）の上にｐ−型半導体層２を積層してなる。ｐ−型半導体層２は例えば、ｐ＋型シリコン半導体基板上に例えばエピタキシャル成長などによって形成したシリコン半導体層である。素子領域２０（一点鎖線）は、ｐ−型半導体層２の表面に設けられる。
素子領域２０上は、ＭＯＳＦＥＴ１００のソース領域（不図示）に接続するソース電極１７で覆われる。
トレンチ６は、第１トレンチ６１と第２トレンチ６２と第３トレンチ６３を有する。第１トレンチ６１は、平面視において第１方向（Ｘ方向）に延在するストライプ状で互いに平行に複数設けられる。
第２トレンチ６２は、交差部ＣＲにおいて、隣り合う１組の第１トレンチ６１を接続するようにそれぞれとＴ字状に交差してＸ方向に垂直な第２方向に延在する。
第３トレンチ６３は、隣り合う１組の第１トレンチ６１の終端部を接続するように第２方向に延在する。
ゲート電極７は、トレンチ６（第１トレンチ６１、第２トレンチ６２および第３トレンチ６３）内に埋設される。以下、トレンチ６およびこれに埋設されたゲート電極７を、トレンチゲートＴＧと総称する場合がある。
ソース領域１５は、チャネル層表面にｐ＋型不純物を拡散した不純物領域であり、Ｙ方向に延在するストライプ状で、複数設けられる。
ボディ領域１４は、ｐ型半導体層２表面に設けられたｎ型のチャネル層（ここでは不図示）の表面にｎ＋型不純物を拡散した不純物領域であり、全ての前記ソース領域の外側を囲んでこれと隣接する。また、ボディ領域１４は全てのトレンチ６を囲むようにその外側まで設けられる。第３トレンチ６３の外側まで設けられる。ボディ領域１４は、平面視において額縁状の外枠部１４ＴとＹ方向に延びるストライプ部１４Ｓからなるはしご状（目の字状）パターンであり、ソース領域１５とボディ領域１４はＹ方向に沿って隣り合い、交互に配置される。尚、図１では便宜上、素子領域２０とボディ領域１４の大きさを異ならせているが、本実施形態ではボディ領域１４（外枠部１４Ｔ）の形成領域までを素子領域２０とする。
ゲート引き出し配線８は、素子領域２０外の基板ＳＢの周辺領域２１に配置され、ゲート電極７をｎ−型半導体層２表面に引き出して、ゲートパッド部２８に接続する。
ゲート引き出し配線８は、引き出し部８１と連結部８２からなる。引き出し部８１は、一端（ここでは右端）の第３トレンチ６３と連結し、素子領域２０のゲート電極７と同様の構成でゲート電極７を素子領域２０外に引き出す。すなわち引き出し部８１は、基板ＳＢに設けられた第１トレンチ６１に不純物をドープしたポリシリコンを埋設してなる。
連結部８２は、素子領域２０外で複数の引き出し部８１を接続するように基板ＳＢ表面にポリシリコンをパターンニングしてなる。連結部８２は平面視において例えば基板ＳＢ（チップ）の一辺に沿って、曲折しない一直線状に延在し、隣り合う複数の引き出し部８１を連結する。また連結部８２の一端は、例えば抵抗体（不図示）やゲートパッド部２８下方に設けられた保護ダイオード（不図示）を介するなどして、ゲートパッド部２８に接続する。
また、ゲート引き出し配線８の連結部８２上にはこれと接続するゲート金属層１８が設けられ、ゲート金属層１８は連結部８２と重畳するように基板ＳＢの周辺領域２１に延在し、ゲートパッド部２８に接続する。ゲート電極７は、ゲート引き出し配線８、ゲート金属層１８を介して、ゲートパッド部２８に接続する。ゲート金属層１８の曲折部は１以下であり、ここでは一例としてゲート金属層１８は曲折せず、基板ＳＢ（チップ）の一辺に沿って一直線状に設けられる。
ゲート引き出し配線８の連結部８２を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避できる。
例えば連結部８２がチップのコーナー部まで延在し曲折部が存在する場合、素子領域２０はその曲折部から所定の距離で離間する必要がある。しかし曲折部が存在しなければ、離間する距離の制約がなくなり、その分、素子領域２０を拡張できる。
尚、連結部８２に接続する抵抗体が存在する場合、抵抗体も曲折させず一直線状とする。
またこれにより、ゲート引き出し配線８と重畳して接続するゲート金属層１８の曲折部も最小限にすることができる。例えばゲートパッド部２８の配置によっては、これと接続するために、ゲート金属層１８を曲折させる場合もあるが、チップのコーナー部においてはゲート金属層１８は配置されない。ゲート金属層１８の曲折部を最小限にすることで、素子領域２０を拡張できる。
後述するが、本実施形態では、第２トレンチ６２または第３トレンチ６３によって、全ての第１トレンチ６１が接続する構成である。従って、例えば図１のゲートパッド部２８付近のように、引き出し部８１が接続しない第３トレンチ６３が存在しても、全てのゲート電極７にゲート電位を印加できる。又このことから、図１ではチップの右辺の略全体にわたってゲート引き出し配線８およびゲート金属層１８を設けているが、これより短く（例えばチップ辺の２分の１程度）の長さに設けてもよい。ゲート引き出し配線８およびゲート金属層８の配置面積が小さくなると、その分素子領域２０を拡大できる。また、引き出し部８１は右端の全ての第３トレンチ６３と接続する構成であってもよい。
図２は、素子領域２０の一部平面図であり、図２（Ａ）はトレンチゲートＴＧの終端部ＴＲを含む素子領域２０の平面図、図２（Ｂ）は図２（Ａ）の拡大図である。図２は、図１に示す素子領域２０の上端部および左上コーナー部分を示す。すなわち、図２の最上段に配置されるトレンチゲートＴＧは、素子領域２０の最上段のトレンチゲートＴＧである。
図２（Ａ）を参照して、隣り合う２つの第１トレンチ６１（６１ａ、６１ｂ）は互いに平行に、例えば０．５４μｍの離間距離（ピッチｐ１）で配置される。素子領域２０には複数組の第１トレンチ６１が配置され、互いに同等のピッチｐ１で離間される。
第２トレンチ６２は、１組の第１トレンチ６１において少なくとも１つ設けられる。本実施形態では、一例として１組の第１トレンチ６１ごとにそれぞれ複数の第２トレンチ６２が設けられる場合を説明する。第２トレンチ６２は例えば同等の離間距離（ピッチｐ２）で離間される。ここで第２トレンチ６２のピッチｐ２は、第１トレンチ６１のピッチｐ１より大きい。
第２トレンチ６２は、交差部ＣＲにおいて第１トレンチ６１とＴ字状に交差するので、１組の第１トレンチ６１（６１ａ、６１ｂ）間に設けられる第２トレンチ６２（６２ａ）と、１組の第１トレンチ６１ａ、６１ｂにそれぞれ隣り合う第１トレンチ６１ｃ、６１ｄに設けられる第２トレンチ６２（６２ｂ）とは、互いにピッチｐ２の２分の１をシフトした状態で配置される。
ボディ領域１４は、Ｙ方向に延びるソース領域１５の両端（図２では上下端）を囲むように、両端より外側まで設けられる。またＸ方向に延びるトレンチゲートＴＧの終端部ＴＲを囲むように、終端部ＴＲの外側まで設けられる。一例として、ボディ領域１４は、素子領域２０の略全面に１つの連続した領域として不純物が注入され、第１トレンチ６１に直交しＹ方向に延在するストライプ状にソース領域１５の不純物が注入されることにより、ソース領域１５間にこれと隣接するボディ領域１４が配置される構成となっている。つまりボディ領域１４は、平面視において額縁状の外枠部１４ＴにＹ方向のストライプ部１４Ｓの両端が連結した、はしご状（目の字状）のパターンを有している。外枠部１４Ｔはソース領域１５の両端より外側およびトレンチゲートＴＧの終端部ＴＲの外側に配置される。
ボディ領域１４のストライプ部１４Ｓとソース領域１５は、第１トレンチ６１の延在方向と直交するＹ方向に延在し、隣り合って交互に配置される。第１トレンチ６１のＸ方向に沿う側壁はボディ領域１４のストライプ部１４Ｓとソース領域１５と交互に隣接する。第２トレンチ６２の側壁は、ソース領域１５と隣接する。
図２（Ｂ）を参照して、１組の第１トレンチ６１（６１ａ、６１ｂ）において、対向する側壁の一部が開口され、その開口部分にＹ方向に延びる第２トレンチ６２の両端部分が連結する。つまり、第２トレンチ６２は、第１トレンチ６１との交差部ＣＲ（細丸印）において、いずれも十字状に交差することは無く、Ｔ字状（三差路状）に交差する。
トレンチ６の内壁はゲート絶縁膜１１で被覆される。ゲート絶縁膜１１は例えば酸化膜であり、第１トレンチ６１、第２トレンチ６２および第３トレンチ６３の内壁を連続して覆う。尚、トレンチゲートＴＧにはゲート絶縁膜１１も含まれる。そして、トレンチゲートＴＧは第３トレンチ６３によって終端部ＴＲにおいてコの字状（Ｕ字状）に連続する。
トレンチゲートＴＧの終端部ＴＲ近傍を除き、ボディ領域１４は第２トレンチ６２とは隣接せずこれらの間に配置される。トレンチゲートＴＧの終端部ＴＲ近傍では、終端ＴＲに直近の第２トレンチ６２と隣接してボディ領域１４Ｔが設けられ、そのボディ領域１４Ｔは終端部ＴＲの外側まで延在して配置される。すなわち、終端部ＴＲに直近の第２トレンチ６２では一方の側壁がソース領域１５と隣接し、他方の側壁がボディ領域１４（外枠部１４Ｔ）と隣接する。
本実施形態では、ボディ領域１４を平面視においてはしご状のパターンにすることにより、外枠部１４Ｔにおいてボディ領域１４の面積を増加できるため、素子領域２０の外周端部付近においてボディ領域１４の面積を十分確保でき、アバランシェ耐量の向上に寄与できる。
更に、隣接する２本の第１トレンチ６１と２本の第２トレンチ６２とでハッチングで示す１つの領域αが区画される。１つの領域αに対して、２か所でボディ領域１４（ストライプ部１４Ｓ）がソース電極１７とオーミック接続する。そして、ボディ領域１４のストライプ部１４Ｓと隣り合うストライプ部１４Ｓとの距離Ｗ１は、ストライプ部１４Ｓから隣り合う第２トレンチ６２までの距離Ｗ２に対して、１倍から２倍までの距離とする。これによりソース領域１５下部のチャネル層４における電位上昇を均一化して、寄生動作の抑制を図っている。
尚、マスクによってボディ領域１４をはしご状（目の字状）のパターンに形成（不純物のイオン注入）し、その間にストライプ状にソース領域１５を配置する構成であってもよい。
図３および図４を参照して、ＭＯＳＦＥＴ１００の断面構造について説明する。図３（Ａ）（Ｂ）（Ｃ）はそれぞれ図２のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線断面図であり、図４（Ａ）（Ｂ）（Ｃ）はそれぞれ図２のｄ−ｄ線、ｅ−ｅ線、ｆ−ｆ線断面図である。
図３（Ａ）を参照して、基板ＳＢは、ｐ＋型シリコン半導体基板１上にｐ−型半導体層（例えばｐ−型シリコンエピタキシャル層）２を設けた構成である。ドレイン領域となるｐ−型半導体層２表面にはｎ型不純物（例えば、リン（Ｐ））の拡散領域であるチャネル層４が設けられる。
トレンチ６は、ａ−ａ線断面では第１トレンチ６１であり、チャネル層４を貫通してｐ−型半導体層２まで到達させる。第１トレンチ６１の内壁にはゲート絶縁膜１１を設ける。ゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴ１００の駆動電圧に応じて数百Å程度とする。また、第１トレンチ６１内部には導電材料を埋設してゲート電極７を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｐ型不純物（例えばボロン（Ｂ））が導入されている。
ボディ領域１４は、第１トレンチ６１と隣接するチャネル層４表面に設けられ、チャネル層４より不純物濃度が高いｎ＋型不純物（例えば、リン（Ｐ））の拡散領域である。この断面において第１トレンチ６１はボディ領域１４と隣接し、第１トレンチ６１間にはボディ領域１４のみが配置され、ソース領域は配置されない。
第１トレンチ６１のゲート電極７上には、層間絶縁膜１６が埋設される。基板ＳＢ表面には、アルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングしたソース電極１７が設けられる。ソース電極１７は基板ＳＢ表面を略平坦に覆って素子領域２０の全面に設けられ、この断面においてはボディ領域１４とコンタクトする。また基板ＳＢの裏面にはドレイン電極１９が設けられる。
図３（Ｂ）を参照して、ｂ−ｂ線断面においては第１トレンチ６１はソース領域１５と隣接し、第１トレンチ６１間のチャネル層４表面にはソース領域１５のみが配置される。
ソース領域１５は、ｐ＋型不純物（例えばボロン（Ｂ））の拡散領域である。またこの断面においてソース電極１７はソース領域１５とコンタクトする。尚、製造工程において、例えば素子領域２０の略全面にボディ領域１４の不純物を注入し、その上にストライプ状にソース領域１５の不純物を注入する場合には、ソース領域１５の不純物の注入領域ではボディ領域１４の不純物が打ち消されるような条件で、イオン注入を行う。これにより、図３（Ｂ）の如く、ソース領域１５の形成深さはボディ領域１４の形成深さまで達し、ソース領域１５の下方にはボディ領域１４は配置されない。
図３（Ｃ）を参照して、ｃ−ｃ線断面においては、第１トレンチ６１と、第２トレンチ６２が設けられる。また第１トレンチ６１と隣接するチャネル層４表面にはソース領域１５のみが配置され、ソース電極１７とコンタクトする。
図４（Ａ）を参照して、ｄ−ｄ線断面においては、第２トレンチ６２が配置され、第２トレンチ６２に隣接するチャネル層４表面にソース領域１５が配置される。また隣り合う第２トレンチ６２間には、ソース領域１５とボディ領域１４が交互に隣接して配置される。この断面のように、ボディ領域１４間のソース領域１５は第１トレンチ６１と隣接しない場合もある。ソース電極１７は、ソース領域１５およびボディ領域１４とコンタクトする。
また、図４（Ａ）の左側の第２トレンチ６２は終端部に直近の第２トレンチ６２であり、これは一方の側壁がソース領域１５と隣接し、他方の側壁がボディ領域１４と隣接する。
図４（Ｂ）を参照して、ｅ−ｅ線断面においては、第１トレンチ６１のみが配置され、ゲート電極７上で第１トレンチ６１内に埋設された層間絶縁膜１６によってゲート電極７はソース電極１７と絶縁される。
図４（Ｃ）を参照して、ｆ−ｆ線断面においては、第２トレンチ６２が配置され、第２トレンチ６２に隣接するチャネル層４表面にソース領域１５が配置される。またチャネル層４表面にはボディ領域１４とソース領域１５が交互に隣接して配置され、ソース電極１７は、ソース領域１５およびボディ領域１４とコンタクトする。
このような構造を得るための製造方法の一例は以下の通りである。ｐ−型半導体層２にトレンチ６を形成し、トレンチ６にポリシリコンを埋め込んでゲート電極7を形成した後、全面にチャネル層４を形成し、全面にｎ＋型不純物をイオン注入する。その後、互いに離間した複数のストライプ状の領域にｐ＋型不純物をイオン注入する。そして、ｎ＋型不純物とｐ＋型不純物を拡散して、外枠部とストライプ部を有するはしご状のボディ領域１４と、ストライプ部に隣接するソース領域１５を形成する。その後、ゲート電極７上に層間絶縁膜１６を埋め込み、素子領域２０を覆うソース電極１７を形成する。
このように、本実施形態では、第１トレンチ６１をストライプ状に形成し、これらと直交してソース領域１５およびボディ領域１４（ストライプ部１４Ｓ）を配置する構成である。第１トレンチ６１（トレンチゲートＴＧ）がストライプ状の場合、トレンチゲートＴＧに沿ったいずれかの領域にソース領域１５およびボディ領域１４が形成されていればトランジスタ動作が可能である。従って、トレンチゲートが格子状に形成される構造と比較して、ソース領域およびボディ領域を形成するためのマスク合わせの精度に余裕ができ、その分、第１トレンチ６１のピッチｐ１を低減できる。
具体的には、格子状のパターンと比較してピッチｐ１を約３分の１に縮小でき、セルの微細化によるオン抵抗の低減に寄与できる。
さらに、層間絶縁膜１６をトレンチ６内に埋め込む構成とすることで、層間絶縁膜１６が基板ＳＢ表面に設けられる場合と比較して、セルの微細化を実現している。
加えて、本実施形態では第１トレンチ６１にＴ字状に接続する第２トレンチ６２（トレンチゲートＴＧ）を設ける。これにより、交差部ＣＲにおいてトレンチ６内のポリシリコンは、平面視において直線状に延びる側壁と略直角に曲折する２つの側壁の３つの側壁に沿って成膜される。つまり交差部ＣＲでは、ポリシリコンが３方向から充填される構造となる。
従って、ストライプ状のみのトレンチゲートの場合と比較して、ポリシリコンのボイドの発生を防止でき、オン抵抗、閾値電圧（Ｖｐ）、順方向電圧（Ｖｆ）などの特性を向上できる。
第２トレンチ６２は、ソース領域１５に隣接させ、ボディ領域１４のストライプ部１４Ｓに挟まれた領域に配置する。また隣接する第１トレンチ６１間でピッチｐ２が２分の１ずつずれるように交互に配置する。ボディ領域１４がコンタクトしないチャネル層４が設けられると、抵抗が上がり、寄生動作（ラッチアップ）が生じるおそれがあるが、本実施形態のパターンによりボディ領域１４がコンタクトしないチャネル層４は発生しなくなり寄生動作を抑制できる。
第２トレンチ６２を設けることにより、ストライプ状のトレンチゲートＴＧのみの構造と比較して、第２トレンチ６２の分のゲート長を増やすことができる。具体的には、ゲート長を約２．５％増加でき、これによってもオン抵抗の低減に寄与できる。
さらに、素子領域２０の外周端部にボディ領域１４（外枠部１４Ｔ）を配置することにより、ストライプ状にのみボディ領域を配置する構造と比較してボディ領域１４の面積を増加できるので、アバランシェ耐量を向上させることができる。
上記の実施形態では隣り合う各組の第１トレンチ６１に等しいピッチｐ２で複数の第２トレンチ６２を設け、複数の第２トレンチ６２が素子領域２０上に均等に配置される場合を例に説明したが、これに限らない。すなわち、例えば、第１トレンチ６１の終端部ＴＲ付近にのみ、第２トレンチ６２を配置する構成であってもよく、ストライプ状のトレンチのみで構成された従来構造と比較してゲート長を増加できる。但し、第１トレンチ６１に埋設されるポリシリコンのボイドを低減するのであれば、第１トレンチ６１とＴ字状に交差する第２トレンチ６２はある程度の数があった方が好適である。
以上、本実施形態では素子領域２０にｐチャネル型ＭＯＳＦＥＴ１００が配置される場合を例に説明したが、これと導電型を逆にしたｎチャネル型ＭＯＳＦＥＴであってもよく、１つのチップにドレインを共通として２つのＭＯＳＦＥＴを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。
また、トレンチ構造のＭＯＳＦＥＴを例に説明したが、ゲート電極７が基板表面に設けられるプレーナ構造であっても同様に実施できる。
更に、図４に示すｎ＋型シリコン半導体基板１の下層にｐ型半導体領域を設けた、ｎチャネル型ＩＧＢＴ（(Insulated Gate Bipolar Transistor）又はこれと導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果が得られる。
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
６ トレンチ
６１ 第１トレンチ
６２ 第２トレンチ
６３ 第３トレンチ
７ ゲート電極
８ ゲート引き出し配線
８１ 引き出し部
８２ 連結部
２ ｎ−型半導体層
６ トレンチ
６１ 第１トレンチ
６２ 第２トレンチ
６３ 第３トレンチ
７ ゲート電極
８ ゲート引き出し配線
８１ 引き出し部
８２ 連結部
Claims (5)
- 一導電型半導体層と、
前記一導電型半導体層の表面に設けられた逆導電型のチャネル層と、
該チャネル層を貫通し前記一導電型半導体層に達する深さに設けられ第１方向に延在する複数のストライプ状の第１トレンチと、
隣り合う１組の前記第１トレンチとそれぞれＴ字状に交差して第２方向に延在する第２トレンチと、
前記第１トレンチおよび前記第２トレンチの内壁に設けられた第１絶縁膜と、
前記第１トレンチおよび前記第２トレンチに埋設されたゲート電極と、
前記第１トレンチおよび前記第２トレンチの前記ゲート電極に埋設された第２絶縁膜と、
前記第２方向に延在し前記チャネル層表面にストライプ状に設けられた一導電型のソース領域と、を具備し、
前記チャネル層表面に逆導電型のボディ領域が設けられ、該ボディ領域は前記ソース領域の外側を囲んでこれと隣接し、
前記ボディ領域は、全ての前記第１トレンチの外側を囲む外枠部と、前記外枠部と連結する複数のストライプ部とを有することを特徴とする絶縁ゲート型半導体装置。 - 前記ソース領域は前記第２トレンチと隣接して配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
- 前記１組の第１トレンチは終端部において連続することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
- 前記ゲート電極と電気的に接続するゲート引き出し配線は、前記一導電型半導体層の一の辺に沿って一直線状に設けられることを特徴とする請求項１から請求項３のいずれかに記載の絶縁ゲート型半導体装置。
- 前記ゲート引き出し配線上に延在してこれと接続するゲート金属層が設けられ、該ゲート金属層の曲折部は１以下であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
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