JP2009224458A - Mosfet型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 オン抵抗の低減と絶縁性能を向上させることが可能なトレンチゲート構造を有するMOSFET型半導体装置とその製造方法を提供する。
【解決手段】 MOSFET型半導体装置が、第1導電型の半導体基板と、第1導電型のエピタキシャル層と、エピタキシャル層に設けられた第2導電型の第1半導体領域と第1導電型の第2半導体領域と、エピタキシャル層の表面から第2半導体領域と第1半導体領域を貫いて設けられたトレンチと、トレンチ内に設けられたゲート酸化膜とゲート電極とを有する。ゲート電極の表面が、第1半導体領域と第2半導体領域との接合面の上に位置し、ゲート電極の表面に第1絶縁膜と第2絶縁膜とが設けられ、第1絶縁膜と第2絶縁膜の積層された表面が第2半導体領域の表面の下に位置する。
【選択図】図1
【解決手段】 MOSFET型半導体装置が、第1導電型の半導体基板と、第1導電型のエピタキシャル層と、エピタキシャル層に設けられた第2導電型の第1半導体領域と第1導電型の第2半導体領域と、エピタキシャル層の表面から第2半導体領域と第1半導体領域を貫いて設けられたトレンチと、トレンチ内に設けられたゲート酸化膜とゲート電極とを有する。ゲート電極の表面が、第1半導体領域と第2半導体領域との接合面の上に位置し、ゲート電極の表面に第1絶縁膜と第2絶縁膜とが設けられ、第1絶縁膜と第2絶縁膜の積層された表面が第2半導体領域の表面の下に位置する。
【選択図】図1
Description
本発明は、トレンチゲート構造を有するMOSFET型半導体装置及びその製造方法に関し、特に、消費電力が少なく、高耐圧で、信頼性を有する半導体装置及びその製造方法に関する。
トレンチゲート構造を有するパワーMOSFET型半導体装置が、電圧20Vから600Vで電流数Aから100Aの高電圧大電流をスイッチングする半導体装置として開発されている。
図8は、従来のトレンチゲート構造を有するパワーMOSFET型半導体装置の一例を示す。図9及び図10は、図8の従来のパワーMOSFET型半導体装置の製造方法を示す。図8の従来のパワーMOSFET型半導体装置は、ドレイン領域となるn型半導体基板21とn型半導体基板21上にエピタキシャル成長によって形成されたn型半導体層22と、n型半導体層22内に設けられチャネル領域を含みベース領域となるp型半導体領域23と、p型半導体領域23内に設けられソース領域となるn型半導体領域24と、半導体表面からn型半導体領域24及びp型半導体領域23を貫通してn型半導体層22に達して形成されたトレンチ25内に、熱酸化膜からなるゲート酸化膜26の上に設けられたゲート電極27と、ゲート電極27上に設けられた絶縁膜28と、半導体領域と絶縁膜28の上に設けられ、絶縁膜28に形成されたコンタクトホール29を通してソース領域となるn型半導体領域24と接続されるソース電極30とを有している。また、図8の従来のパワーMOSFET型半導体装置は、n型半導体基板21の裏面に形成されるドレイン電極(図示せず)を有している。
次に、図8の従来の半導体装置の製造方法について、図9〜10を参照しながら説明する。まず、ドレイン層となるn型半導体基板21上にエピタキシャル成長によって形成されたn型半導体層22内に、例えば、イオン注入又は拡散によりチャネル領域を含むベース層となるp型半導体領域23を形成し、p型半導体領域23内にソース領域となるn型半導体領域24を形成する(図9(a))。
次に、エッチングによりソース領域となるn型半導体領域24とベース層となるp型半導体領域23を貫いてn型半導体層(エピタキシャル層)22に達するストライプ形状のトレンチ25を形成する(図9(b))。
次に、p型半導体領域23とトレンチ25の側壁及び底面に熱酸化によりゲート酸化膜となる熱酸化膜26を形成する(図9(c))。
次に、熱酸化膜26の全面に、後にゲート電極となる、燐(P)等の不純物をドープしたn型のポリシリコン層27を成膜する(図9(d))。
次に、ポリシリコン層27を異方性ドライエッチングすることにより、ポリシリコン層27が、トレンチ25内に埋め込まれて形成される。この際、ポリシリコン層27の表面が、p型半導体領域23表面とほぼ同一平面か又はp型半導体領域23表面より低く形成される(図10(a))。
次に、ゲート電極となるポリシリコン層27は、表面に形成されたゲート金属電極(図示せず)と電気的に接続される。そして、半導体主面の全面に、層間絶縁膜28を成膜する(図10(b))。
ソース領域24とベース領域23との電気接続を取るために、写真製版工程によりコンタクトホール29を形成する(図10(c))。
コンタクトホール29が形成された後に、全面に、例えばアルミニウム電極を用いてソース電極30を形成し、n型半導体基板21の裏面にドレイン電極(図示せず)を形成することにより、従来のMOSFET型半導体装置が形成される(図8)。
図8に示される従来のMOSFET型半導体装置においては、ソース電極30とゲート電極27との間は、層間絶縁膜28により電気的に絶縁されている。実際には、コンタクトホール29を形成する際のマスク合わせのずれ等を考慮して、ソース電極30とソース領域24とが接触するソースコンタクト領域とトレンチ25の端面との間を隔てる距離がある程度長めに設定される。
トレンチゲート構造を有するMOSFET型半導体装置のオン抵抗を低減するためには、そのセルピッチの間隔を狭めて実効的なゲート幅を大きくする必要がある。しかしながら、上記に説明されているように、図8に示されるような従来のトレンチゲート構造を有するMOSFET型半導体装置においては、ソース領域24とベースコンタクト領域32の両領域と電極とのコンタクトが、半導体領域の主面に形成される層間絶縁膜28のマスク合わせを用いる写真製版とエッチングにより形成されるので、トレンチ25内に形成されるゲート電極27とゲート・ソース電極との間隔についてマスク合わせの余裕を取る必要があり、ゲート電極27とゲート・ソース電極との間隔を縮小することは困難である。実際には、ソースコンタクト幅を含めるとメサ幅は2μm前後必要となり、トレンチセルピッチの最小値の限界は、2.5〜3.0μmとなる。このように、従来のトレンチゲート構造を有するMOSFET型半導体装置においては、セルピッチの間隔を狭めることが難しいので、オン抵抗を低減することが困難であった。
他方、特許文献1及び特許文献2においては、トレンチ内のゲート電極の表面を半導体表面より深い位置に形成し、ゲート電極の表面上に絶縁層をその表面が基板表面とほぼ同一の平面となるように形成することにより、セルサイズを縮小してオン抵抗を低減し、性能の向上を図ることが開示されている。更に、特許文献2においては、隣接するトレンチの間隔を1.5μm以下とする構成が開示されている。
特開2000−252468号公報
特開2003−101027号公報
しかしながら、従来技術に係るトレンチゲート構造を有するMOSFET型半導体装置においては、隣接するトレンチの間隔を狭く形成しようとすると、トレンチの容積と絶縁膜の膜厚との関係からもたらされる制約のために、実際に、トレンチ内に埋め込まれる絶縁層を平坦に形成することが難しくなる。このため、トレンチ内に埋め込まれる絶縁層を意図する形状に形成することが難しくなり、所定の絶縁性能と信頼性を維持しながら、セルサイズを縮小してオン抵抗を低減し、トレンチゲート構造を有するMOSFET型半導体装置の性能を向上させることは困難となりこの解決が課題となっている。
本発明は、上記課題を解決し、耐圧を維持しながらセルピッチを縮小し、オン抵抗を低減することが可能なトレンチゲート構造を有するMOSFET型半導体装置とその製造方法を提供することを目的とする。
上記目的を達成するために、本願発明に係るトレンチゲート構造を有するMOSFET型半導体装置は、第1導電型の半導体基板と、前記半導体基板の主面に設けられた第1導電型のエピタキシャル層と、前記エピタキシャル層に設けられた第2導電型の第1半導体領域と、前記第1半導体領域に設けられた第1導電型の第2半導体領域と、前記エピタキシャル層の表面から少なくとも前記第2半導体領域と前記第1半導体領域を貫いて設けられたトレンチと、前記トレンチ内に設けられたゲート酸化膜と、前記ゲート酸化膜の上に設けられたゲート電極とを有するMOSFET型半導体装置において、前記ゲート電極の表面が、前記トレンチ内であって前記第1半導体領域と前記第2半導体領域との接合面の上に位置し、前記トレンチ内であって前記ゲート電極の表面に第1絶縁膜とリフロー性を有する第2絶縁膜とが設けられ、前記第1絶縁膜と前記第2絶縁膜とが積層された表面が前記第2半導体領域の表面の下に位置することを特徴とする。
本願発明に係るトレンチゲート構造を有するMOSFET型半導体装置は、前記第1半導体領域と前記第2半導体領域とが前記半導体基板表面にストライプ状に設けられ、前記トレンチが、ストライプ状に設けられた前記第1半導体領域と前記第2半導体領域と交差して、ストライプ状に設けられていることを特徴としても良い。
本願発明に係るトレンチゲート構造を有するMOSFET型半導体装置の製造方法は、第1導電型の半導体基板の表面に形成された第1導電型のエピタキシャル層表面に第2導電型の第1半導体領域を形成し、前記第1半導体領域表面に第1導電型の第2半導体領域を形成する工程と、前記第2半導体領域表面から前記第2半導体領域及び前記第1半導体領域を貫き前記第1半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、前記トレンチ内を含む半導体領域表面にゲート酸化膜となる熱酸化膜を形成する工程と、前記トレンチ内を含む前記熱酸化膜の表面に、ゲート電極となる導電性膜を形成する工程と、前記導電性膜をエッチングして、前記ゲート電極の表面が、前記トレンチ内であって前記第1半導体領域と前記第2半導体領域との接合面の上に位置するように、ゲート電極を形成する工程と、前記熱酸化膜と前記ゲート電極の上に、第1絶縁膜を形成する工程と、前記第1絶縁膜の上に、リフロー性を有する第2絶縁膜を形成する工程と、熱処理をして、前記第2絶縁膜の表面を平坦にする工程と、前記第2絶縁膜、前記第1絶縁膜、及び、前記熱酸化膜を異方性ドライエッチングして、前記トレンチ内に前記第2絶縁膜と前記第1絶縁膜とを埋め込み、前記第1絶縁膜と前記第2絶縁膜とが積層されて露出した表面を、前記第2半導体領域の表面の下に形成する工程と、前記第2半導体領域の表面にソース電極を形成する工程と、を具備することを特徴とする。
本願発明に係るMOSFET型半導体装置の製造方法は、前記第1半導体領域と前記第2半導体領域とを前記エピタキシャル層表面にストライプ状に形成し、前記トレンチを、ストライプ状に形成された前記第1半導体領域と前記第2半導体領域と交差して、ストライプ状に形成することを特徴としても良い。
本発明において、トレンチ内においてゲート酸化膜とゲート電極の上に流動性を有する絶縁膜を含む2層の絶縁膜が形成され、積層された絶縁膜の表面が半導体主面とほぼ同一平面又は半導体主面より下に形成されているので、ソース電極とゲート電極との間を隔てる距離を縮小して、耐圧を維持しながらセルピッチを縮小し、オン抵抗を低減し、高い信頼性を有するトレンチゲート構造を有するMOSFET型半導体装置とその製造方法を提供することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図1は、本発明の実施形態に係るトレンチゲート構造を有するMOSFET型半導体装置を示す断面図であり、図2、及び図3は、本発明の実施形態に係る図1の半導体装置の製造方法を示す断面図である。図4は、本発明の実施形態に係る半導体装置を上から見た状態を示す概略平面図であり、断面A−Aにより図1の本発明の実施形態に係る半導体装置の断面を示す。
図1を参照して、本発明の実施形態に係るトレンチゲート構造を有するMOSFET型半導体装置について説明する。本発明の実施形態に係る半導体装置は、ドレイン領域となるn型半導体基板1とn型半導体基板1上にエピタキシャル成長によって形成され、ドリフト領域となるn型半導体層2と、n型半導体層2内に拡散又はイオン注入により形成され、チャネル領域を含みベース領域となるp型半導体領域3(第1半導体領域に相当)と、p型半導体領域3内に拡散又はイオン注入により形成され、ソース領域となるn型半導体領域4(第2半導体領域に相当)とを有する。本発明に係る半導体装置は、半導体主面からn型半導体領域4及びp型半導体領域3を貫通してp型半導体領域3の下部にあるn型半導体層2に達するトレンチ5を有する。
本発明の実施形態に係る半導体装置は、トレンチ5の底面及び側面に、例えば、熱酸化膜により形成されるゲート絶縁膜6と、ゲート絶縁膜6の上に、例えば、ポリシリコン層により形成されるゲート電極7と、ゲート電極7の上に形成される第1絶縁膜8と、第1絶縁膜8の上にリフロー性酸化膜により形成される第2絶縁膜9と、n型半導体領域4表面に形成されるソース電極10とを有する。また、本発明の実施形態に係る半導体装置は、n型半導体基板1の裏面にドレイン電極(図示せず)を有する。そして、第1絶縁膜8は、例えば、CVD(Chemical Vapor Deposition)法を用いてTEOS(テトラエチルオルソシリケート(Tetra Ethyl Ortho Silicate))酸化膜により形成され、第2絶縁膜9は、例えば、BPSG(Boro-Phospho Silicate Glass)膜により形成されている。
ゲート電極7の表面は、n型半導体領域4表面より低く、かつ、ソース領域となるn型半導体領域4とベース領域となるp型半導体領域3との接合面より上に位置する。また、トレンチ上部において、ゲート電極の上に形成されたTEOS膜8(第1絶縁膜)とBPSG膜9(第2絶縁膜)が、トレンチ5内に形成されたゲート絶縁膜6の側面に、十分な膜厚を有する積層された絶縁層を形成し、第1絶縁膜及び第2絶縁膜が積層されて形成された絶縁層の表面がn型半導体領域4表面とほぼ同一平面又はそれより下に位置する。これにより、ゲート電極7が積層された絶縁層によって被覆され、ゲート電極とソース電極との間で必要とされる耐圧性能が達成されて、信頼性が維持される。
次に、本発明に係る図1の半導体装置の製造方法の実施形態について図2及び図3を参照しながら説明する。まず、ドレイン層となるn型半導体基板1上にエピタキシャル成長によって形成されたn型半導体層2内に、例えば、拡散又はイオン注入によりベース層となるp型半導体領域3を形成し、p型半導体領域3内にソース領域となるn型半導体領域4を形成する(図2(a))。
次に、エッチングにより、n型半導体領域4表面からソース領域となるn型半導体領域4とベース層となるp型半導体領域3を貫いてn型半導体層2に達するストライプ形状のトレンチ5を形成する(図2(b))。
次に、例えば、約950℃の水蒸気雰囲気で、n型半導体領域4表面とトレンチの側壁及び底面を熱酸化してゲート絶縁膜となる熱酸化膜6を形成する。そして、熱酸化膜6上に、後にゲート電極となる、例えば、燐(P)等の不純物をドープしたn型ポリシリコン層7を形成する(図2(c))。
次に、n型ポリシリコン層7を異方性ドライエッチングすることにより、n型ポリシリコン層7の表面を半導体主面より低く、かつ、ソース領域となるn型半導体領域4とベース層となるp型半導体領域3との接合面より上に形成する(図3(a))。
次に、熱酸化膜6の全表面にCVD法で第1絶縁膜となるTEOS膜8を成膜する。そして、TEOS膜8の全表面に第2絶縁膜となるリフロー性(流動性)のあるBPSG膜9を成膜する。その後、BPSG膜9に熱処理を加えて、BPSG膜9をリフロー(流動化)し、BPSG膜9の表面を平坦にする。本発明の実施形態では第1絶縁膜としてTEOS膜を使用する形態を例にして説明したが、TEOS膜に限らずシランガスを用いて形成したNSG(Non Doped Silicate Glass)膜を使用してもよく、また、第2絶縁膜としてBPSG膜を使用する形態を例に説明したが、BSG(Boro-Silicate Glass)膜又はPSG(Phospho Silicate Glass)膜を使用してもよく、第2絶縁膜をリフローすることにより第2絶縁膜の表面の窪みを埋めて表面を平坦化する本発明の製造方法に適するものであれば他の種類の絶縁膜を使用してもよい(図3(b))。
異方性ドライエッチングを行って、トレンチ5の外にある熱酸化膜6とTEOS膜8とBPSG膜9とを除去して、トレンチ5内のゲート酸化膜6の側面に、TEOS膜8とBPSG膜9とを残す。この際、TEOS膜8とBPSG膜9とが積層された絶縁層の表面が、半導体主面とほぼ同一平面又は半導体主面の下に位置するように形成される。なお、異方性ドライエッチングの終了時は、エッチングガスについて元素分析をすることにより検出される(図3(c))。
半導体領域の主面に、アルミニウムからなるソース電極10を形成し、半導体基板1の裏面に、ドレイン電極(図示せず)を形成する(図1)。
図4は、本発明の実施形態に係る半導体装置を、ソース電極10を省略して、上から見た状態を示す概略平面図である。図4において、中央部に、ソース領域となるn型半導体領域4(第2半導体領域に相当)が配置され、n型半導体領域4の上下に隣接して、ベース層拡散領域11として、p型半導体領域3(第1半導体領域に相当)が配置されている。n型半導体領域4とp型半導体領域3と交叉してトレンチ5が配置される。図4に示されるように、トレンチ5の表面において、BPSG膜9の主面と、ゲート酸化膜6とTEOS膜8の端部とが露出している。n型半導体領域4に示される断面A−Aが、図1の本発明の実施形態に係る半導体装置の断面を示す。
図5〜図7を用いて、トレンチ幅とトレンチに埋め込まれる絶縁膜の平坦性との関係について説明する。図5〜図7の各図において、Xは、第1絶縁膜であるTEOS膜堆積後のトレンチの幅を示し、また、Yは、第2絶縁膜であるBPSG膜を堆積してリフローした後のトレンチの上部にあるBPSG膜の表面に形成されるディップ(窪み)の深さを示す。
図5は、BPSG膜の膜厚1000nmの場合に、実験により得られたTEOS膜堆積後のトレンチの幅Xと、トレンチの上部にあるBPSG膜の表面にリフロー後に形成されるディップ(窪み)Yとの関係を示す。TEOS膜堆積後のトレンチの幅Xが1.0μm以下である場合に、トレンチの上部にあるBPSG膜の表面にリフロー後に形成されるディップ(窪み)Yがほぼ零の値となり、リフロー後にBPSG膜の表面が平坦であることが示される。他方、TEOS膜堆積後のトレンチの幅Xが1.0μmより大きい場合には、BPSG膜のリフロー後にトレンチの上部にあるBPSG膜の表面にディップ(窪み)Yが形成されることが示される。
図6(a)は、BPSG膜の膜厚が1000nmで、TEOS膜堆積後のトレンチの幅Xが、1.0μm以下である場合について、BPSG膜を堆積してリフローした後のトレンチの断面を示す。図6(b)は、BPSG膜をエッチングした後のトレンチの断面を示す。TEOS膜堆積後のトレンチの幅Xが、1.0μm以下である場合には、BPSG膜9を堆積した後に、BPSG膜9をリフローすると、BPSG膜9の表面がほぼ平坦になり、表面にディップ(窪み)が形成されない。
図6(a)に示される断面形状を有するBPSG膜9をエッチングすると、トレンチ5の上部にあるBPSG膜9の表面が平坦なので、図6(b)に示されるように、BPSG膜9がほぼ一様にエッチングされる。このため、トレンチ5内の上部において、ゲートポリシリコンの上に形成されたBPSG膜9が、トレンチに形成されたゲート絶縁膜6とTEOS膜8の端部とともに十分な膜厚を有する形状で残される。そして、BPSG膜9が、TEOS膜8とともにゲート電極7を被覆する。これにより、ゲート電極とソース電極との間で必要とされる絶縁性能が達成されて、信頼性が維持される。
図7(a)は、BPSG膜の膜厚1000nmの場合で、TEOS膜8を堆積した後のトレンチ5の幅Xが、1.0μmより大きい場合について、BPSG膜9を堆積してリフローした後のトレンチ5の断面を示す。図7(b)は、BPSG膜9をエッチングした後のトレンチ5の断面を示す。図7(a)に示されるように、TEOS膜8を堆積した後のトレンチ5の幅Xが、1.0μmより大きい場合、BPSG膜9を堆積する前にトレンチ5内に残されている空間の容積が大きくなるので、トレンチ5内に残されている空間がBPSG膜9で充填された後に、BPSG膜9をリフローしても、トレンチ5の上部にあるBPSG膜9の表面にディップ(窪み)Yが形成される。
図7(a)に示される断面形状を有するBPSG膜9をエッチングすると、図7(b)に示されように、トレンチ5の上部にあるBPSG膜9の表面に形成された段差状のディップ(窪み)Yの形状がトレースされてエッチングされる。このため、エッチング後に、トレンチ5内の上部において、BPSG膜9はエッチングされて残らないか又はBPSG膜9の膜厚が極めて薄くなる。また、ゲート電極7の上に形成されているTEOS膜8の端部の膜厚が薄くなる。このため、ゲート電極とソース電極との間の絶縁性を維持することが困難となり、信頼性が低下する。また、最悪の場合には、ゲート電極のポリシリコン7が露出して、装置が動作しなくなる。
TEOS膜8を堆積した後のトレンチ5の幅Xが、例えば、1.0μmより大きい場合でも、BPSG膜9を厚く成長させることにより、リフローして表面を平坦化することができる。しかしながら、BPSG膜9を厚く成長させると、クラックの発生や異物の混入の問題が生じる。また、BPSG膜9を厚く成長させると、BPSG成膜装置を長時間にわたって稼動させる必要が生じ、生産性を低下させ、コストを上昇させる。したがって、実際には、BPSG膜9を厚く成長させることは限界があり、BPSG膜9を厚く成長させることのみによってトレンチ内に絶縁膜の表面を平坦に形成することは困難である。したがって、トレンチ5の間隔を狭くするためには、トレンチの寸法、容積と、トレンチ内に埋め込まれる絶縁層の構造、材質、寸法、及び、製造方法とについて総合的に検討することが必要となる。
以上に説明したように、従来技術においては、セルピッチを狭くしようとすると、トレンチ内に絶縁層を平坦に形成することが難しくなり、所定の絶縁性能と信頼性を達成することが困難となる。本発明においては、従来技術のこのような事情に鑑みて、トレンチの寸法、容積と、トレンチ内に埋め込まれる絶縁層の構造、材質、寸法、及び、製造方法とについて十分に検討することにより、絶縁性能と信頼性を維持しながらセルピッチを縮小し、オン抵抗を低減することにより、トレンチゲート構造を有するMOSFET型半導体装置の性能を向上させることを可能としている。
1:n型半導体基板、2:n型半導体層、3:p型半導体領域、4:n型半導体領域、5:トレンチ、6:ゲート酸化膜(熱酸化膜)、7:ゲート電極(ポリシリコン膜)、8:TEOS膜(第1絶縁膜)、9:BPSG膜(第2絶縁膜)、10:ソース電極、11:ベース層拡散領域、21:n型半導体基板、22:n型半導体層、23:p型半導体領域、24:n型半導体領域、25:トレンチ、26:ゲート酸化膜(熱酸化膜)、27:ゲート電極(ポリシリコン膜)、28:絶縁膜、29:コンタクトホール、30:ソース電極、32:ベースコンタクト拡散層
Claims (4)
- トレンチゲート構造を有するMOSFET型半導体装置であって、
第1導電型の半導体基板と、
前記半導体基板の主面に設けられた第1導電型のエピタキシャル層と、
前記エピタキシャル層に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域に設けられた第1導電型の第2半導体領域と、
前記エピタキシャル層の表面から少なくとも前記第2半導体領域と前記第1半導体領域を貫いて設けられたトレンチと、
前記トレンチ内に設けられたゲート酸化膜と、
前記ゲート酸化膜の上に設けられたゲート電極とを有するMOSFET型半導体装置において、
前記ゲート電極の表面が、前記トレンチ内であって前記第1半導体領域と前記第2半導体領域との接合面の上に位置し、前記トレンチ内であって前記ゲート電極の表面に第1絶縁膜とリフロー性を有する第2絶縁膜とが設けられ、前記第1絶縁膜と前記第2絶縁膜とが積層された表面が前記第2半導体領域の表面の下に位置することを特徴とするMOSFET型半導体装置。 - 前記第1半導体領域と前記第2半導体領域とが前記半導体基板表面にストライプ状に設けられ、前記トレンチが、ストライプ状に設けられた前記第1半導体領域と前記第2半導体領域と交差して、ストライプ状に設けられていることを特徴とする請求項1に記載のトレンチゲート構造を有するMOSFET型半導体装置。
- トレンチゲート構造を有するMOSFET型半導体装置の製造方法であって、
第1導電型の半導体基板の表面に形成された第1導電型のエピタキシャル層表面に第2導電型の第1半導体領域を形成し、前記第1半導体領域表面に第1導電型の第2半導体領域を形成する工程と、
前記第2半導体領域の表面から前記第2半導体領域及び前記第1半導体領域を貫き前記第1半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、
前記トレンチ内を含む半導体領域表面にゲート酸化膜となる熱酸化膜を形成する工程と、
前記トレンチ内を含む前記熱酸化膜の表面に、ゲート電極となる導電性膜を形成する工程と、
前記導電性膜をエッチングして、前記ゲート電極の表面が、前記トレンチ内であって前記第1半導体領域と前記第2半導体領域との接合面の上に位置するように、ゲート電極を形成する工程と、
前記熱酸化膜と前記ゲート電極の上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に、リフロー性を有する第2絶縁膜を形成する工程と、
熱処理をして、前記第2絶縁膜の表面を平坦にする工程と、
前記第2絶縁膜、前記第1絶縁膜、及び、前記熱酸化膜を異方性ドライエッチングして、前記トレンチ内に前記第2絶縁膜と前記第1絶縁膜とを埋め込み、前記第1絶縁膜と前記第2絶縁膜とが積層されて露出した表面を、前記第2半導体領域の表面の下に形成する工程と、
前記第2半導体領域の表面にソース電極を形成する工程と、
を具備することを特徴とするトレンチゲート構造を有するMOSFET型半導体装置の製造方法。 - 前記第1半導体領域と前記第2半導体領域とを前記半導体基板表面にストライプ状に形成し、前記トレンチを、ストライプ状に形成された前記第1半導体領域と前記第2半導体領域と交差して、ストライプ状に形成することを特徴とする請求項3に記載のトレンチゲート構造を有するMOSFET型半導体装置の製造方法。
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