CN100454577C - 绝缘栅型半导体装置及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims description 134
- 238000000034 method Methods 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 155
- 108091006146 Channels Proteins 0.000 description 52
- 239000003990 capacitor Substances 0.000 description 35
- 238000007254 oxidation reaction Methods 0.000 description 35
- 230000003647 oxidation Effects 0.000 description 34
- 238000005530 etching Methods 0.000 description 17
- 238000005755 formation reaction Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000007115 recruitment Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
一种绝缘栅型半导体装置及其制造方法，为降低槽型MOSFET的电容，在槽底部形成绝缘膜构成的电容层的方法是众所周知的。但是，绝缘膜的电容层难于实现稳定的形成。由非掺杂多晶硅形成电容层。和由绝缘膜形成的电容层不同，可抑止接缝的产生等，可形成稳定的电容层。另外作为电容层使用的多晶硅也可以是掺杂的多晶硅，由于形成于多晶硅表面的氧化膜也作为电容层起作用，故可提供低电容的绝缘栅型器件。
Description
技术领域
本发明涉及绝缘栅型半导体装置及其制造方法，特别是涉及降低栅-漏极间的电容的槽结构的绝缘栅型半导体装置及其制造方法。
背景技术
图15是表示现有槽结构的绝缘栅型半导体装置的剖面图。图中作为一例显示n沟道型MOSFET。
在半导体衬底21上的漏极区域22表面设置沟道层24，形成贯通沟道层24的槽27。利用栅极氧化膜31覆盖槽27内壁，埋设栅极电极33。在沟道层24表面设置源极区域35、体区34，形成源极电极38(例如参照专利文献1)。
另外，在这样的槽结构的绝缘栅型半导体装置中，为使器件低电容化，而尝试了较厚地形成槽底部的氧化膜的方法。
图16是使槽底部的氧化膜比槽侧壁的氧化膜厚的技术之一例。
在设于衬底56、57的槽TR21内壁设置氮化膜，除去槽底面的氮化膜，仅在槽侧壁留下氮化膜NL41、NL42(图16(A))。然后，在衬底露出的槽底面选择地使氧化膜OL52生长(图16(B))。除去侧壁的氮化膜NL41、NL42，形成栅极氧化膜GL61、GL62(图(16))(例如参照专利文献2)。
另外，图17是利用CVD法在槽底部形成厚的氧化膜的技术之一例。
在衬底101上形成槽107后，利用CVD法在槽107内完全埋设氧化膜。然后，通过进行干式蚀刻或湿式蚀刻除去氧化膜的一部分。由此，在槽底部形成例如
程度的厚的埋入氧化膜110。然后，在槽107的内壁形成对应驱动电压的膜厚的栅极氧化膜111。由此，在与沟道层104相接的槽107侧壁形成薄的栅极氧化膜111。在槽107底部形成厚的埋入氧化膜110(例如参照专利文献3)。
专利文献1：特开平11-67787号公报
专利文献2：特开2003-158268号公报
专利文献3：特开2001-274397号公报
在以MOSFET为代表的槽结构的绝缘栅型半导体装置中，伴随器件的高性能化，槽内壁的绝缘膜的膜厚形成得非常薄。另一方面，对MOSFET来说，输入电容Ciss、输出电容Coss、反馈电容Crss是重要的项目，为提高器件特性，需要将以上电容降低。
特别是栅极-漏极间电容Cdg分别有助于输入电容Ciss、输出电容Coss、反馈电容Crss。在采用槽结构的MOSFET时，栅极-漏极间电容Cdg为槽底部的电容。因此，如上所述，尝试了通过增速氧化或选择氧化等，在较薄地维持槽侧壁的氧化膜的膜厚的同时，仅较厚地形成槽底部的膜厚的方法。
但是，在图16的情况下，需要形成氮化膜的工序、仅除去底部氮化膜的工序、选择氧化工序、除去侧壁氮化膜的工序、形成栅极氧化膜的工序。因此，存在工序数增加及工序繁杂等问题。
另一方面，如图17所示，在通过CVD法等埋入氧化膜时，在埋入槽内的氧化膜中容易产生被称为空隙或接缝的空洞化部位。空隙或接缝是由于CVD工序中的生长核的形成以槽的侧壁为起点而产生的。在该情况下，当存在自侧壁的核生长快的部位时，在该部位的膜闭锁，在下方产生空隙。另外，即使在不产生空隙的情况下，也容易产生从槽侧壁生长的膜在槽中心接合的接缝。当存在空隙或接缝时，蚀刻剂会由此渗入，产生形成异常，因此，在稳定地形成器件这一点上有问题。
另外，有选择地使提高了杂质浓度的半导体层加速氧化，仅较厚地形成槽底部的氧化膜的膜厚的方法也是众所周知的。但是，由于在该方法中氧化膜的增加量少，故在效果上比埋入氧化膜等绝缘膜的方法小。
发明内容
本发明是鉴于上述问题而开发的，本发明第一方面提供一种绝缘栅型半导体装置，其包括：一导电型半导体衬底，其构成漏极区域；反向导电型沟道层，其设于该半导体衬底表面；槽，其贯通该沟道层并到达所述半导体衬底；第一半导体层，其埋入所述槽底部；绝缘膜，其设于所述槽内壁；第二半导体层，其埋入所述槽，位于所述第一半导体层上；一导电型源极区域，其邻接所述沟道层表面的所述槽而设置。
极区域，其邻接所述沟道层表面的所述槽而设置。
另外，所述第一半导体层是非掺杂的多晶硅。
所述第一半导体层埋入所述沟道层的下方。
所述绝缘膜设于所述第一半导体层表面。
所述第一半导体层由所述绝缘膜覆盖。
所述第一半导体层由第一绝缘膜覆盖侧面及底面，由第二绝缘膜覆盖表面。
本发明第二方面提供一种绝缘栅型半导体装置的制造方法，其包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；形成贯通所述沟道层并到达所述半导体衬底的槽的工序；至少在所述槽内壁形成绝缘膜的工序；在所述槽底部埋设第一半导体层的工序；形成埋入所述槽且位于所述第一半导体层上的第二半导体层的工序；在所述沟道层表面邻接所述槽形成一导电型源极区域的工序。
本发明第三方面提供一种绝缘栅型半导体装置的制造方法，其包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；形成贯通所述沟道层并到达所述半导体衬底的、具有所述沟道层的槽部分和所述半导体衬底的槽部分的槽的工序；在所述槽内壁形成第一绝缘膜的工序；在所述半导体衬底的槽部分埋设第一半导体层的工序；形成将所述沟道层的槽部分的所述第一绝缘膜上方和所述第一半导体层上方覆盖的第二绝缘膜的工序；形成埋入所述槽且位于所述第一半导体层上的第二半导体层的工序；在所述沟道层表面邻接所述槽形成一导电型源极区域的工序。
另外，所述第一半导层通过堆积非掺杂的多晶硅而形成。
在于所述槽内壁形成第一绝缘膜后，埋设所述第一半导体层，然后，在该槽内壁形成第二绝缘膜。
在形成所述第二绝缘膜前，除去所述槽侧壁的所述第一绝缘膜。
根据本发明，第一，由于在槽7底部形成电容层，故可降低栅极-源极间电容Cgd。电容层是由绝缘膜覆盖非掺杂多晶硅或导入了杂质的多晶硅的层。氧化膜相对于多晶硅具有高的蚀刻选择性。因此，在形成第一半导体层后除去槽侧壁的氧化膜时，如使用例如氟酸等，则可容易地除去槽侧壁的氧化膜。即，可不损伤槽侧壁而进行形成栅极氧化膜的前处理。
第二，通过由非掺杂多晶硅形成电容层，可形成膜厚较厚的电容层，可大幅降低栅极-漏极间电容Cgd。具体地说，在栅极氧化膜的厚度例如约为
时，在不设置电容层时，栅极-漏极间电容Cgd约为300pF。但是，通过在槽底部埋入
程度的第一半导体层，和底部氧化膜一起构成电容层，栅极-漏极间电容Cgf可变为三分之一，约为100pF。
第三，由于由多晶硅形成电容层，故与利用CVD法埋入氧化膜形成电容层的情况不同，不会产生接缝。由此，可消除接缝影响的异常蚀刻，可形成稳定的电容层。
第四，和选择生长氧化膜形成电容层相比，制造工序被简化。在选择生长氧化膜时，由于需要仅除去槽底部的氮化膜的工序及除去槽侧壁的氮化膜的工序，故工序复杂。但是，根据本实施方式，具有可不进行槽侧壁的氧化膜的除去而形成电容层的优点。另外，可由现有的设备实施。
附图说明
图1是说明本发明绝缘栅型半导体装置的剖面图；
图2是说明本发明绝缘栅型半导体装置的剖面图；
图3是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图4(A)、(B)是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图5是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图6(A)、(B)是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图7(A)、(B)是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图8是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图9(A)、(B)是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图10是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图11是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图12是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图13是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图14是说明本发明绝缘栅型半导体装置制造方法的剖面图；
图15是说明现有的绝缘栅型半导体装置及其制造方法的剖面图；
图16(A)、(B)、(C)是说明现有的绝缘栅型半导体装置的制造方法的剖面图；
图17是说明现有的绝缘栅型半导体装置及其制造方法的剖面图。
符号说明
1n+型半导体衬底
2n-型半导体层(漏极区域)
4沟道层
7槽
10第一半导体层
11栅极氧化膜
11a第一氧化膜
11b第二氧化膜
12电容层
13栅极电极(第二半导体层)
14体区
15源极区域
16层间绝缘膜
17金属配线层
18底部氧化膜
21n+型半导体衬底
22n-型半导体层(漏极区域)
24沟道层
27槽
31栅极氧化膜
33栅极电极
34体区
35源极区域
101n+型半导体衬底
102n-型半导体层(漏极区域)
104沟道层
107槽
111栅极氧化膜
113栅极电极
114体区
115源极区域
110埋入氧化膜
具体实施方式
参照图1～图14，以槽结构的n沟道型MOSFET为例详细说明本发明的实施例。
图1是表示第一实施例的MOSFET的结构的剖面图。
第一实施例的MOSFET由半导体衬底1、2、沟道层4、槽7、第一半导体层10、第一氧化膜11a及第二氧化膜11b、第二半导体层13、源极区域15、体区14构成。
衬底是通过外延生长等在n+型硅半导体衬底1上层积n-型半导体层2而设置漏极区域的衬底。在n-型半导体层2表面设置p型沟道层4。
槽7贯通沟道层4并到达漏极区域2。槽7的底部内壁侧面及底面由第一氧化膜11a覆盖，埋设第一半导体层10。另外，第一半导体层10表面及槽7侧壁由第二氧化膜11b覆盖。
第一半导体层10是非掺杂的多晶硅，由设于其表面的第二氧化膜11b的一部分或第一氧化膜11a覆盖周围，构成电容层12。另外，以下，将在电容层12上覆盖第一半导体层10的第一及第二氧化膜称为底部氧化膜18。
第一半导体层10埋设于沟道层4的下方的槽7底部，其厚度例如为
这样，通过在槽7底部设置厚的电容层12，大幅减少MOSFET的栅极-漏极间电容Cgd。
第二氧化膜11b至少在邻接沟道层4的槽7侧壁设为数百
的膜厚，构成栅极氧化膜11。
在第一半导体层10的上方介由底部氧化膜18(第二氧化膜11b的一部分)设置第二半导体层13。第二半导体层是将导入了杂质的多晶硅填充于槽7而构成的，构成栅极电极13。
在邻接槽7的沟道层4表面设置n+型源极区域15，在相邻的两个源极区域15间的沟道层4表面配置p+型体区14。由此，在栅极电极13上施加电压时，从源极区域15沿槽7形成沟道区域(未图示)。栅极电极13上由层间绝缘膜16覆盖。层间绝缘膜16间构成和金属配线层17接触的接触孔CH。铝合金等形成的金属配线层(源极电极)17介由势垒金属层(未图示)电连接在从接触孔CH露出的源极区域15及体区14上。
作为一例，以栅极氧化膜的厚度例如为
的情况进行说明。在未设置电容层12的情况下，即在槽底部仅设置栅极氧化膜31的情况(参照图15)的栅极-漏极间电容Cgd约为300pF。但是，通过例如埋入程度第一半导体层10，并由底部氧化膜18进行覆盖，形成电容层12，从而栅极-漏极间电容Cgd变为三分之一，约为100pF。
在第一实施例中，在槽7侧壁也形成第一氧化膜11a，在除去该第一氧化膜11a后，形成第二氧化膜11b。这一点将在后面详述。多晶硅由于和氧化膜的蚀刻选择性好，故仅将第一半导体层10埋入底部时的蚀刻对槽7侧壁的损伤少。但是，通过除去侧壁的第一氧化膜11a，重新形成第二氧化膜11b，可形成槽7侧壁没有损伤的薄的栅极氧化膜11，可形成稳定的氧化膜。
另外，氧化膜中，多晶硅和单晶硅相比，其生长速度快。因此，第二氧化膜11b中，作为底部氧化膜18的膜厚形成得比成为栅极氧化膜11的侧壁膜厚厚。由此，可谋求进一步降低电容。
图2表示本发明第二实施例。
第二实施例中，在邻接沟道层4的槽7侧壁形成第一氧化膜11a及第二氧化膜11b。
第一半导体层10是埋设于沟道层4下方的槽7底部的非掺杂的多晶硅。厚度例如为第一半导体层10利用设于其表面的第二氧化膜11b的一部分、和由设于槽7底部的底面及侧面的第一氧化膜11a得到的底部氧化膜18覆盖周围，构成电容层12。
覆盖第一半导体层10周围的第一氧化膜11a也设于与沟道层4相接的槽7侧壁。另外，在槽7侧壁的第一氧化膜11a上设置第二氧化膜11b，由此，构成栅极氧化膜11。
第二氧化膜11b与槽7侧壁连续，也设于第一半导体层10表面，构成底部氧化膜18的一部分。
其它构成要素和第一实施例相同，省略说明。
第二实施例在留下形成于槽7侧壁的第一氧化膜11a的状态下，形成第二氧化膜11b，这一点后面详述。由此，栅极氧化膜11形成第一氧化膜11a及第二氧化膜11b的两层结构。
但是，例如图中，在由相同条件形成第一氧化膜11a和第二氧化膜11b时，形成于第一氧化膜11a上的第二氧化膜11b的生长速度慢。即，栅极氧化膜11形成第一氧化膜11a的两倍以下的膜厚。
因此，可不太增大槽7侧壁的栅极氧化膜11的膜厚而形成电容层12。
其次，参照图3～图14说明本发明绝缘栅型半导体装置的制造方法。
绝缘栅型半导体装置的制造方法包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；形成贯通上述沟道层并到达上述半导体衬表的槽的工序；至少在所述槽内壁形成绝缘膜的工序；在上述槽底部埋设第一半导体层的工序；形成埋入上述槽内且位于上述第一半导体层上的第二半导体层的工序；在上述沟道层表面邻接上述槽形成一导电型源极区域的工序。
图3～图10是第一实施例的制造方法。
第一工序(图3)：在一导电型半导体衬底表面形成反向导电型沟道层的工序。
在n+型硅半导体衬底1上设置层积有外延层等的n-型半导体层，形成漏极区域2。
设置由氧化膜(未图示)构成的掩模，在整个面上以注入能量50KeV、剂量1E13～3E13cm-2离子注入p型的例如硼。然后，进行1100℃左右的热处理，使硼扩散，形成沟道层4。
第二工序(图4)：形成贯通所述沟道层并到达所述半导体衬底的槽。
在整个面上通过CVD法生成NSG(Non-doped Silicate Glass)的CVD氧化膜5。然后，除槽的开口部分外设置基于抗蚀膜得到的掩模。干式蚀刻CVD氧化膜5，将其部分地除去，形成露出沟道区域4的槽开口部6，除去抗蚀剂(图4(A))。
然后，以CVD氧化膜5为掩模，利用CF系及HBr系气体干式蚀刻槽开口部6的硅半导体衬底，形成贯通沟道层4并到达漏极区域2的槽7(图4(B))。
进行伪氧化，在槽7内壁和沟道层4表面形成氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤，然后，通过进行蚀刻，除去该氧化膜和CVD氧化膜5。
第三工序(图5)：在槽内壁形成第一绝缘膜的工序。
热氧化整个面，在槽7内壁形成例如厚度约的第一氧化膜11a。形成于槽7底部的第一氧化膜11a构成底部氧化膜18的一部分。
第四工序(图6)：在槽底部埋设第一半导体层的工序。
在整个面上堆积非掺杂的多晶硅10a，在槽7内(图6(A))填充。反复蚀刻整个面，形成埋设于沟道层4下方的槽7底部的第一半导体层10。第一半导体层10的膜厚为
(图6(B))。第一半导体层10构成电容层。即，在本实施例中，由于堆积多晶硅形成电容层，故和利用CVD法填充氧化膜的情况不同，没有产生接缝。由此，将接缝影响的异常蚀刻消除，可形成稳定的电容层。
第五工序(图7)：在槽内壁形成第二绝缘膜的工序。
第六工序：通过蚀刻多晶硅10a，第一氧化膜11a受到若干损伤。因此，蚀刻除去槽7侧壁的第一氧化膜11(图7(A))。此时，利用例如氟酸等蚀刻剂进行湿式蚀刻。如上所述，氧化膜相对于多晶硅具有高的蚀刻选择性。因此，可除去在第一半导体层10的上方露出的第一氧化膜11a。另外，也不会对槽7侧壁带来损伤。
第一绝缘膜11a的膜厚为以下(例如
程度)。因此，在半导体层10周围的第一绝缘膜11a上渗入蚀刻剂之前，结束槽7侧壁的蚀刻。即，第一半导体层10周围的第一氧化膜11a几乎不受蚀刻的影响。
即，如图7(A)，通过进行蚀刻，除去第一半导体层10上部的第一氧化膜11a。
然后，再次热氧化整个面，在槽7内壁对应驱动电压形成例如厚度约 的第二氧化膜11b。与沟道层4相接的槽7侧壁的第二氧化膜11b构成栅极氧化膜11。另外，第二氧化膜11b也设于第一半导体层10表面，和槽7底部的第一氧化膜11a一起构成底部氧化膜18。而且，第一半导体层10的周围被底部氧化膜18覆盖，形成电容层12(图7(B))。
在此，多晶硅中氧化膜的生长比硅快，故第一半导体层10表面的第二氧化膜11b比槽7侧壁较厚地形成。
另外，在蚀刻多晶硅时，除去多少受到损伤的槽7侧壁的第一氧化膜11a，重新形成第二氧化膜11，因此，可形成稳定的氧化膜。
第六工序(图8)：形成埋入槽且位于第一半导体层上的第二半导体层的工序。
在整个面上堆积构成第二半导体层13的多晶硅，在衬底表面设置形成所希望的引出图案的掩模(未图示)，进行干式蚀刻。多晶硅也可以是堆积了含有杂质的多晶硅的层，也可以是在堆积非掺杂的多晶硅后导入杂质的层。由此，在电容层12上的槽7内埋设第二半导体层，形成栅极电极13。
第七工序(图9及图10)：在沟道层表面，邻接槽形成一导电型源极区域的工序。
形成源极区域的形成区域露出的抗蚀剂PR的掩模(未图示)，在整个面上以注入能量140KeV、剂量5E15～6E15cm-2离子注入n型杂质(例如砷(As))15a。
然后，形成体区的形成区域露出的抗蚀剂PR的掩模(未图示)，以注入能量40KeV、剂量2E15～5E15cm-2离子注入p型杂质(例如硼(B))14a(图9(A))。
然后，在整个面上堆积
程度的作为层间绝缘膜的BPSG(BoronPhosphorus Silicate Glass)层16a，以900℃程度进行回流。通过进行该热处理，p型杂质、n型杂质分别被扩散，形成邻接槽7的源极区域15及源极区域15间的体区14(图9(B))。另外，源极区域15和体区14的离子注入不限于上述顺序，也可以更换。
然后，如图10，在BPSG层16a上设置以规定图案开口的抗蚀剂PR的掩模(未图示)，进行蚀刻，进行900℃程度的回流，形成层间绝缘膜16。
进一步由溅射装置在整个面上堆积铝等，构图成所希望的形状。形成与源极区域15及体区14接触的源极电极17，得到图1所示的最终结构。另外，在衬底背面形成漏极电极(未图示)。
参照图11～图14说明第二实施例的制造方法。另外，和第一实施例相同的工序省略说明。
如图11，通过第一实施例的第一工序及第二工序在一导电型半导体衬底1上设置n-型半导体层的漏极区域2。然后，在表面上形成反向导电型的沟道层4，形成贯通沟道层4并到达漏极区域2的槽7。
第三工序(图12)：至少在上述槽内壁形成第一绝缘膜的工序。
热氧化整个面，在槽7内壁形成例如厚度约
的第一氧化膜11a。设于槽7侧面的第一氧化膜11a构成栅极氧化膜的一部分，槽7底面的第一氧化膜11a构成底部氧化膜18的一部分。
第四工序(图13)：在槽底部埋设第一半导体层的工序。
在整个面上堆积非掺杂的多晶硅，填充槽7内。然后，反复蚀刻整个面，形成埋设于沟道层4的下方的槽7底部的第一半导体层10。第一半导体层10的膜厚为1000～
第一半导体层10和底部氧化膜18一起构成电容层。
第五工序(图14)：至少在上述槽内壁形成第二绝缘膜的工序。
在留下第一氧化膜11a的状态下，在其上形成第二氧化膜11b。设于槽7侧面的第二氧化膜11b和第一氧化膜11a一起构成栅极氧化膜11。第一半导体层10表面的第二氧化膜11b构成底部氧化膜18的一部分。
由此，第一半导体层10由底部氧化膜18覆盖，形成电容层12。另外，在与沟道层4相接的槽7侧壁，由第一氧化膜11a及第二氧化膜11b形成栅极氧化膜11。
第一氧化膜11a上的第二氧化膜11b的生长速度慢。因此，在由同一条件形成两氧化膜时，栅极氧化膜11的膜厚为第一氧化膜11a的膜厚的两倍以下。另一方面，如上所述，第一半导体层10表面的第二氧化膜11b的膜厚形成得比槽7侧壁的第二氧化膜11b厚。
在第二实施例中，不需要氧化膜11a的除去工序，可抑止制造工序的增加。另外，可抑止槽7侧壁的栅极氧化膜11的厚度的增大，并可增加底部氧化膜18的膜厚。
然后，通过第一实施例的第六工序形成埋入槽7并位于第一半导体层10上的第二半导体层13(参照图8)。另外，通过第一实施例的第七工序，在沟道层4表面，与槽7邻接形成一导电型源极区域15、及源极区域15间的体区14，形成层间绝缘膜16(参照图9、图10)。然后，形成源极电极17，得到图2所示的最终结构。
以上在第一及第二实施例中说明了第一半导体层10为非掺杂多晶硅的情况，但也可以是导入了杂质的多晶硅。此时，降低电容的仅为底部氧化膜18。但是，底部氧化膜18的第一氧化膜11a在利用和图15所示的栅极氧化膜相同的条件形成时，可降低第二氧化膜11b的膜厚量的电容。
另外，在本实施例中以n沟道型MOSFET为例进行了说明，但即使是导电型相反的p沟道型，也可以同样实施。另外，不限于MOSFET，只要是IGBT等绝缘栅型半导体装置，则也可以同样实施，得到同样的效果。
Claims (2)
1、一种绝缘栅型半导体装置的制造方法，其包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；形成贯通所述沟道层并到达所述半导体衬底的、具有所述沟道层的槽部分和所述半导体衬底的槽部分的槽的工序；在所述槽内壁形成第一绝缘膜的工序；在所述半导体衬底的槽部分埋设第一半导体层的工序；形成将所述沟道层的槽部分的所述第一绝缘膜上方和所述第一半导体层上方覆盖的第二绝缘膜的工序；形成埋入所述槽且位于所述第一半导体层上的第二半导体层的工序；在所述沟道层表面邻接所述槽形成一导电型源极区域的工序。
2、如权利要求1所述的绝缘栅型半导体装置的制造方法，其特征在于，所述第一半导层是堆积非掺杂的多晶硅而形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP278866/04 | 2004-09-27 | ||
| JP2004278866A JP2006093506A (ja) | 2004-09-27 | 2004-09-27 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1770468A CN1770468A (zh) | 2006-05-10 |
| CN100454577C true CN100454577C (zh) | 2009-01-21 |
Family
ID=36098039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101070430A Expired - Fee Related CN100454577C (zh) | 2004-09-27 | 2005-09-27 | 绝缘栅型半导体装置及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7413954B2 (zh) |
| JP (1) | JP2006093506A (zh) |
| KR (1) | KR100710776B1 (zh) |
| CN (1) | CN100454577C (zh) |
| TW (1) | TWI296443B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943498B1 (ko) * | 2007-12-26 | 2010-02-22 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
| TWI407564B (zh) * | 2010-06-07 | 2013-09-01 | Great Power Semiconductor Corp | 具有溝槽底部多晶矽結構之功率半導體及其製造方法 |
| WO2012105170A1 (ja) * | 2011-02-02 | 2012-08-09 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP6903799B2 (ja) * | 2019-03-07 | 2021-07-14 | ローム株式会社 | スイッチング素子 |
| JP7237772B2 (ja) * | 2019-08-20 | 2023-03-13 | 株式会社東芝 | 半導体装置 |
| JP7325301B2 (ja) | 2019-11-01 | 2023-08-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP7447769B2 (ja) * | 2020-11-13 | 2024-03-12 | 三菱電機株式会社 | 半導体素子、半導体装置 |
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| US20040166636A1 (en) * | 2001-07-03 | 2004-08-26 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2570742B2 (ja) * | 1987-05-27 | 1997-01-16 | ソニー株式会社 | 半導体装置 |
| JP3281844B2 (ja) | 1997-08-26 | 2002-05-13 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2001274397A (ja) | 2000-03-27 | 2001-10-05 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| EP1170803A3 (en) * | 2000-06-08 | 2002-10-09 | Siliconix Incorporated | Trench gate MOSFET and method of making the same |
| EP1162665A3 (en) * | 2000-06-08 | 2002-10-09 | Siliconix Incorporated | Trench gate MIS device and method of fabricating the same |
| JP2003158268A (ja) | 2001-11-21 | 2003-05-30 | Yokogawa Electric Corp | トレンチ型２重拡散ｍｏｓ電界効果トランジスタ及びその製造方法 |
-
2004
- 2004-09-27 JP JP2004278866A patent/JP2006093506A/ja active Pending
-
2005
- 2005-07-07 TW TW094122960A patent/TWI296443B/zh not_active IP Right Cessation
- 2005-09-20 KR KR1020050087372A patent/KR100710776B1/ko not_active IP Right Cessation
- 2005-09-21 US US11/230,538 patent/US7413954B2/en active Active
- 2005-09-27 CN CNB2005101070430A patent/CN100454577C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7413954B2 (en) | 2008-08-19 |
| JP2006093506A (ja) | 2006-04-06 |
| TWI296443B (en) | 2008-05-01 |
| CN1770468A (zh) | 2006-05-10 |
| KR20060051431A (ko) | 2006-05-19 |
| KR100710776B1 (ko) | 2007-04-24 |
| US20060065926A1 (en) | 2006-03-30 |
| TW200614510A (en) | 2006-05-01 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090121 Termination date: 20200927 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |