CN1175087A - 绝缘栅场效应晶体管的制造方法 - Google Patents
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Abstract
一种场效应晶体管(FET)以及在硅片上形成FET的方法。首先,在硅片表面形成沟槽。在该表面上形成ONO层,并内衬于沟槽。使钾沿ONO层扩散。去除部分ONO层以便暴露出硅表面,使ONO层保留在沟槽内。在暴露的硅片表面形成栅氧化层。最后,在栅氧化层上形成FET栅。所制成的FET沿其侧边的栅氧化层比其沟道中心的要厚。
Description
本发明一般地涉及半导体器件的制造，更具体地涉及在半导体晶片表面上形成栅氧化层。
高性能和高密度是集成电路(IC)芯片设计的主要目标。芯片设计者探讨实现这两个目标的一种途径是使器件和器件特征变小。器件特征(和其他电路特征)越小，则电路器件越能够紧凑地封装在一起，因而电路密度越高。电路器件越紧凑地封装在一起，则布线负载越小，从而电路速度越快，即电路性能越高。所以，半导体工艺设计者着力于减小器件特征，使器件越来越小。
仅仅缩小场效应晶体管(FET)的沟道长度来改变器件特性(如穿通电压和阈值电压Vt)将使器件变到可能不适用的地步。所以，也要改变其他器件参数(如沟道掺杂、源/漏掺杂和栅氧化层厚度)来补偿器件特性的变化。一般通过改变沟道掺杂分布型面(profile)来补偿缩短沟道的影响(短沟效应)。然而，掺杂型面的改变会使Vt升高，因而掺杂型面的改变通常伴随栅氧化层的减薄以降低Vt。减薄栅氧化层使沟道上的栅电场增强。因此，单位面积的栅电容增大，栅面积减小，沟道传输电导增大。总之，电路性能得到改善。
不幸的是由于器件特征的缩小，对老式较大尺寸器件可认为是无关紧要的缺陷在这里成为重要的缺陷。较薄的栅氧化层使器件对这些引起漏电的缺陷和降低芯片成品率和芯片可靠性的缺陷更为敏感。成品率降低伴随着芯片成本的增加这一点是很容易确定的，因为完工的晶片成本肯定会因只生产出较少的芯片而增加。与可靠性降低相关的成本，即在正常使用中芯片失效的成本是更严重的问题。这种可靠性失效的代价之所以更大，是因为这将引起系统停机，还因为在包含许多芯片的组合系统中查找失效元件也与生产成本相关。
图1表示一个在64M DRAM工艺过程中生产的FET剖面图。FET 102的两边有两个深沟槽100将其与邻近FET隔离。沿沟槽100侧壁106的氧化层套环(collar)104将FET 102与填满沟槽的多晶硅108隔离，并成为(例如)动态随机存储器(DRAM)单元的电容蓄电板。FET 102的栅由横跨薄栅氧化层112(FET 102的宽度)的多晶硅字线110形成。从漏到源的FET电流(未表出)垂直于多晶硅栅和字线110。
当从套环104去除过量的氧化层时，在沟道的每一侧形成凹坑114。另外，套环104氧化层的形成使沟道侧边116变圆。因此，当沟道102中心处基本为平面时，其侧边116处变圆。凹坑114和圆边对较大尺寸成形FET被认为是很不重要的缺陷。然而，对于64M DRAM工艺，这些缺陷却是很关键的。这种凹坑中和圆边114上的多晶硅使电场E增强，致使该处电场比沟道其他部分要强得多。由于这种增强的电场E，沟道侧边的Vt比沟道其他部分要低。所以，沟道并不是在一个均匀的栅-源电压(Vgs)下开启。实际上，侧边114领先于FET 102的其他处导通，而关断滞后(即Vgs较低)。
这种情况对逻辑电路也许可不予考虑，但对DRAM选通门是不能接受的，因为这会增加选通门沟道漏电。选通门(pass gate)沟道漏电使蓄电板上的存储电荷很快耗散掉。这将缩短DRAM的保持时间，即数据可存储在DRAM单元内无需重写和刷新的时间。一般来说，刷新频率要尽可能低，因为在刷新期间DRAM是不输入输出数据的。但保持时间短的DRAM单元必须要比保持时间长的单元更频繁地刷新。因此，保持时间短是不希望的。于是，将沟道漏电减至最小、从而制作DRAM用的平面型沟道FET就非常重要。
本发明的一个目的是减小FET的沟道泄漏。
本发明的另一个目的是减小FET阈值电压的沟道偏差。
本发明的另一个目的是增大DRAM单元的保持时间。
本发明还有另一个目的是缩小FET的特征尺寸。
本发明还有另一个目的是缩小FET的特征尺寸而不减小DRAM单元的保持时间。
本发明还有另一个目的是缩小FET的特征尺寸而不增加沟道泄漏。
本发明还有另一个目的是改善特征尺寸经缩小的FET阈值电压的均匀性。
本发明还有另一个目的是降低特征尺寸经缩小的FET沟道泄漏和阈值电压的偏差而不影响DRAM单元的保持时间。
本发明是一种场效应晶体管(FET)和在晶片(最好是硅片)的半导体层上形成这种FET的方法。该方法包括如下步骤：a)在硅片表面形成沟槽；b)在晶片表面形成刻蚀阻挡层，最好是氧化物-氮化物-氧化物(ONO)层，使该ONO层衬在沟槽中；c)沿ONO层扩散氧化催化剂，最好是钾；d)除去部分ONO层以暴露出晶片表面，而保留沟槽内的ONO层；e)在暴露的晶片表面形成栅氧化层；以及f)在栅氧化层上形成FET栅。
另外，可在用多晶硅填充沟槽时将钾引进，先在ONO层上形成多晶硅层，然后用含有KOH的磨抛液(slurry)对多晶硅层进行化学-机械磨抛，直到仅在沟槽内保留多晶硅，而钾则从磨抛液扩散到ONO层中。对沟槽内经磨抛的多晶硅进行反应离子刻蚀(RIE)而使之凹入晶片表面以下。经RIE处理后，可将晶片选择性地浸泡到KOH溶液中。接下来，可在沟槽内沿下凹多晶硅上方的ONO层形成氧化层套环(collar)。可在沟槽内下凹多晶硅上形成第二层多晶硅，使第二层多晶硅层填满沟槽的凹坑区。然后，用磨抛液将表面多晶硅经化学-机械磨抛去除，直到仅留下沟槽内的多晶硅。可将磨抛后的多晶硅进行反应离子刻蚀，直到它与晶片表面基本共面。
图1表示按现有技术制造工艺制作的DRAM中的FET截面示图。
图2A-F表示形成优选实例FET的步骤。
图3是氧化层厚度Tox与钾浓度的关系曲线。
图4是按现有技术方法生长的FET边角处扫描电子显微镜(TEM)图象。
图5A-B是按本发明生长的FET的TEM图象。
图6是包括按观有技术生长的FET与本优选实施例FET的FETs电参量表。
本发明是一种FET以及这种FET的制作工艺。本发明的FET沿沟道侧边的栅氧化层比沟道内部的要厚。在沟道区侧边形成的ONO层含有促进局部氧化层形成的催化剂。催化剂最好是钾。
图2A-F说明这种优选实施例FET的形成步骤，这种FET基本上如图2F所示。首先，在图2A中，在半导体层(或晶片)122中形成深沟槽120。在形成沟槽120之前，先在半导体层122上形成缓冲介电叠层，用叠层121表示。刻蚀出的沟槽120穿透缓冲叠层121并深入晶片122，从而隔离并限定出一个FET区124。沟道、源和漏将在所限定的FET区124中形成。半导体层最好是硅。在这一优选实施例中，制成的这种FET是一种动态随机存储器(DRAM)单元的选通门晶体管。这种DRAM单元的存储电容板在沟槽120中形成。
在图2B中，在缓冲叠层121上和沟槽120内同样地形成ONO层126。尽管标记为单一层，但应当理解ONO层126是在两层薄氧化物层之间夹一层薄氮化物层而形成。该ONO层126衬在沟槽120内表面，沿每个沟槽120侧面垂直延伸，通过晶片122的表面128，并覆盖缓冲叠层121。接着，将N+型多晶硅层(poly)130淀积在ONO层126上。
在图2C中，将缓冲叠层121以上的多晶硅层130去除，从而仅保留沟槽120内的多晶硅132。最好采用化学-机械磨抛(CMP)将多晶硅层130除去。磨抛多晶硅层130也同时除去缓冲叠层121上的大部分ONO层126，因而只保留在沟槽120中的ONO层。经CMP处理之后，从缓冲叠层121上去除残留的ONO层126。然后，用反应离子刻蚀(RIE)法对剩余的多晶硅130进行刻蚀，使沟槽内剩余的多晶硅132下凹到低于晶片表面128最好约1.3μm。用来除去多晶硅层130的理想磨抛液是含氢氧化钾的多晶磨抛液，最好是＜0.1％KOH。ONO层126中的氮化硅是磨抛液中钾的扩散阻挡层。所以，钾穿过外层氧化层扩散进入ONO层126，并聚集在氮化硅层上。为了提高收集的钾含量，可选地也可以将晶片浸泡在KOH溶液容器中。
以含有KOH的磨抛液磨抛多晶层130和可选择的浸泡这些步骤与常规半导体芯片制造技术相矛盾。通常在半导体芯片制造中要避免这样使用钾，因为钾很容易扩散到硅中。因此，使用KOH磨抛液将会严重沾污硅，使其不宜用来形成FET。然而，ONO层126阻止钾的扩散，并沿外氧化层和氮化硅间的界面处收集钾。
接下来，如图2D所示，在沟槽120内多晶132上，沿ONO层126有选择地形成氧化层套环134。形成氧化层套环134后，在晶片122上形成另一N + 型多晶层136。这第二多晶层136重新填满带多晶硅的沟槽120。
在图2E中，用CMP和RIE方法将多晶层136从缓冲叠层121除去，这样仅在沟槽120内保留多晶硅140。沟槽120内的多晶硅140与晶片表面128取平，或稍微下凹。如在前面多晶硅的去除步骤中一样，最好的磨抛液是含＜0.1％KOH的多晶硅磨抛液。用干氧化法在暴露的缓冲叠层121上和多晶硅140上生长屏蔽二氧化硅层(未表出)，要小心地避免沿ONO层126将钾去除。然后，根据需要与否确定N阱或P阱。接着，用离子注入法进行合适的掺杂来进行沟道调整。然后，将注入的杂质扩散到晶片内形成所需要的体掺杂硅片衬底122。
注入的杂质扩散后，去除屏蔽二氧化硅层和缓冲叠层121，即可生长栅氧化层。由氮化硅所收集沿沟槽内ONO层126的钾是硅氧化的催化剂。所以，如图2F所示，沿沟道侧边142(即靠近ONO层126处)的栅氧化层变厚。
接着，选择性地生长绝缘氧化层144，将沟槽120内的多晶硅140和后来的导电层隔离。最后，淀积多晶硅字线层146。该多晶硅字线层146采用任何熟知的光刻方法形成。采用集成电路芯片制造中常用的方法形成后来的芯片层并使之形成而制成芯片。
另外，可在生长栅氧化层之前将部分ONO层从所选FET附近的沟槽中(例如，在非阵列区)去除。例如，这可在形成浅沟槽(比阵列隔离沟槽120更浅)作浅沟槽隔离时选择性地将ONO层刻蚀掉。这样就形成两种类型的FET。阵列区中的FET将是优选实例的增强型栅氧化层FET；而非阵列区(或ONO层去除)中的FET则有非增强型的、基本均匀的栅氧化层。
实例说明
图3是氧化层厚度(Tox)的增加与钾浓度的关系的曲线。提高钾的积累水平使沟道侧边的氧化层增厚。这种栅氧化层的增厚进一步从侧边水平地扩展到沟道内。氧化层在垂直和水平两个方向增厚的程度取决于ONO层中收集的钾含量。如果积累的钾含量增到足够高，则整个器件的栅氧化层增厚。厚度的增加与距ONO层124(即离钾催化剂)的水平距离成反比。
此外，生长温度和生长媒体影响由于钾催化剂的存在而引起的局部氧化层厚度的增加的量。在900℃的干氧中生长的栅氧化层比800℃的温氧中生长的栅氧化层，从侧边到中心氧化层的厚度差别更显著，即在器件侧边比在器件中心要厚得更多。
图4是一个按照现有技术在900℃的氧气中生长的FET边角处(一个侧边的横截面图)的扫描电镜图象。对于这种现有技术的FET，边角处的Tox(沿沟道侧边的Tox)比中心处的Tox(在沟道中心)薄8％。因此，由于这种较薄的边角Tox以及由于沿沟道区顶部水平方向和沿侧边(在沟槽内)垂直方向的多晶硅电场较强，这种现有技术的FET具有较低的Vt。
图5A是按本发明在800℃的温氧中生长的一个FET边角处的TEM图象。对于这个优选实施例的FET，边角Tox比中心Tox厚30％。因此，其Tox沿沟道侧边的增大都超过现有技术FET的值。而且，由于边角处较厚的Tox而使电场稍有削弱。
图5B是一个在900℃的干氧中生长的优选实例FET边角处的TEM图象。对于这种优选实例FET，边角处Tox比中心Tox厚70％。沿此优选FET侧边加厚的氧化层将边角处的Vt提高到接近中心沟道的Vt值。
图6的表是现有技术10μm宽FET的电参数与优选实例10μm宽FET的比较，每种FET在不同晶片的芯片位置按几乎同样的条件生长。尽管两种器件具有几乎同样的中心沟道Vt和几乎同样的导通电流(Ids)，优选FET的边角Vt差不多等于中心沟道的Vt。相反，现有技术FET的边角Vt是优选实例FET边角Vt的75％。因此，对于优选实例器件，电荷在一单元中保持256ms(电荷在单元中保持的时间)后的保持率(rentention yield)是现有技术的2.6倍多。
虽然利用优选实例对本发明进行了讨论，应当理解的是对熟悉此技术的人可以作出多种改变和改进而并不偏离所述发明的实质。提出下述权利要求的范围以包括属于本发明实质的这类改变和改进。
Claims (20)
1.一种在晶片的半导体层上形成场效应晶体管(FET)的方法，包括如下步骤：
a)在所述半导体层表面内形成沟槽；
b)在所述表面上形成电介质层，所述电介质层衬在所述沟槽内；
c)沿所述电介质层扩散氧化催化剂；
d)将所述半导体材料表面暴露出来，所述电介质层保留在所述沟槽中；
e)在所述暴露出的半导体表面形成栅氧化层；
e)在所述栅氧化层上形成FET栅。
2.如权利要求1的方法，其特征在于扩散氧化催化剂的步骤(c)包括：
1)在所述电介质层上形成一层导电材料；以及
2)用含有所述氧化催化剂的磨抛液对所述导电材料层进行化学-机械
磨抛，仅保留在所述沟槽内的所述导电材料层，而所述氧化催化剂从
所述磨抛液扩散到所述电介质层中。
3.如权利要求2的方法，其特征在于扩散氧化催化剂的步骤(c)还包括：
3)对该导电材料进行反应离子刻蚀，使保留在沟槽内的导电材料下凹到
半导体层表面以下。
4.如权利要求3的方法，其特征在于扩散氧化催化剂的步骤(c)还包括：
4)在所述沟槽内所述下凹的导电材料之上沿所述电介质层形成氧化层
套环；
5)在所述下凹的导电材料上形成第二层所述导电材料，所述第二层导电
材料填满所述沟槽的所述凹坑区域；以及
6)用所述磨抛液对所述第二层进行化学-机械磨抛，直到所述第二层的
所述导电材料仅保留在所述沟槽内。
5.如权利要求4的方法，其特征在于扩散氧化催化剂的步骤(c)还包括：
7)对所述第二导电材料层进行反应离子刻蚀，直到它基本上与所述半导
体层表面平齐。
6.如权利要求3的方法，其特征在于扩散氧化催化剂的步骤(c)还包括：
4)将晶片浸泡在含有氧化催化剂的溶液中。
7.如权利要求5的方法，其特征在于扩散氧化催化剂的步骤(c)还包括：
9)将晶片浸泡在含有氧化催化剂的溶液中。
8.如权利要求4的方法，其特征在于半导体层是硅材料层，而氧化催化剂是钾。
9.如权利要求8的方法，其特征在于电介质层是氧化物-氮化物-氧化物(ONO)层。
10.如权利要求9的方法，其特征在于所述导电材料是掺杂多晶硅。
11.在硅片上形成场效应晶体管(FET)的方法，包括如下步骤：
a)在所述硅片中形成沟槽；
b)所述硅片表面上形成电介质层，所述电介质层衬于所述沟槽内；
c)在所述电介质层上形成多晶硅层；
d)用含氧化催化剂的磨抛液对所述多晶硅层进行化学-机械磨抛，所
述多晶硅层仅保留在所述沟槽内，而所述氧化催化剂从所述磨抛液
扩散到所述电介质层中；
e)在所述沟槽内所述下凹的多晶硅之上沿所述电介质层形成氧化层套
环；
f)在所述下凹的多晶硅上沿所述电介质层形成第二多晶硅层，所述第
二多晶硅层填满所述沟槽；
g)用所述磨抛液对所述多晶硅层进行化学-机械磨抛，直到所述第二
多晶硅层仅保留在所述沟槽内；
h)暴露出所述硅表面，所述电介质层保留在所述沟槽内；
i)在所述暴露的硅表面上形成栅氧化层；以及
j)在所述栅氧化层上形成FET栅。
12.如权利要求11的方法，其特征在于化学-机械磨抛步骤(d)之后还包括步骤：
d1)进行反应离子刻蚀，以使保留在沟槽内的多晶硅下凹到硅表面以下。
13.如权利要求12的方法，其特征在于化学-机械磨抛步骤(g)之后还包括步骤：
g1)对所述第二多晶硅层进行反应离子刻蚀，直到它基本上与所述硅表面齐平。
14.如权利要求12的方法，其特征在于化学-机械磨抛步骤(d)还包括步骤：
d2)将晶片浸泡到含有氧化催化剂的溶液中。
15.如权利要求14的方法，其特征在于化学-机械磨抛步骤(g)还包括步骤：
g2)将晶片浸泡到含有氧化催化剂的溶液中。
16.如权利要求11的方法，其特征在于该化催化剂是钾。
17.如权利要求16的方法，其特征在于电介质层是氧化物-氮化物-氧化物(ONO)层。
18.在硅片上形成场效应晶体管(FET)的方法，包括如下步骤：
a)在所述硅片中形成沟槽；
b)所述硅片表面上形成氧化物-氮化物-氧化物(ONO)层，所述ONO
层衬于所述沟槽内；
c)在所述ONO层上形成多晶硅层；
d)用含有氢氧化钾的磨抛液对所述多晶硅层进行化学-机械磨抛，所
述多晶硅层仅保留在所述沟槽内，而钾从所述磨抛液扩散到所述ONO
层中；
e)对已磨抛的多晶硅进行反应离子刻蚀，使保留在沟槽内的多晶硅下
凹到晶片表面以下；
f)在所述沟槽内所述下凹的多晶硅之上沿所述ONO层形成氧化层套
环；
g)在所述ONO层上和所述下凹的多晶硅上形成第二多晶硅层，所述第
二层填满所述沟槽的所述下凹区域；
h)用所述磨抛液对所述第二多晶硅层进行化学-机械磨抛，直到所述
第二多晶硅层仅保留在所述沟槽内；
i)对所述第二多晶硅层进行反应离子刻蚀，直到它与所述晶片表面基
本上齐平；
j)暴露出所述硅表面，所述ONO层保留在所述沟槽内；
k)在所述暴露的硅表面上有选择地形成栅氧化层；以及
l)在栅氧化层上形成FET栅。
19.如权利要求18的方法，其特征在于反应离子刻蚀步骤(e)还包括将刻蚀片的晶片浸泡到KOH溶液中。
20.如权利要求19的方法，其特征在于反应离子刻蚀步骤(i)还包括将刻蚀片的晶片浸泡到KOH溶液中。
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