KR940005892B1 - 반도체 기억장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치의 제조방법

제1(a)도 내지 제1(d)도는 종래의 핀 구조로 된 축전지를 갖는 DRAM 메모리 셀의 제조방법을 공정 순서에 따라 도시한 단면도.

제2(a)도 내지 제2(f)도는 본 발명에 실시예에 따른 반도체 기억장치의 축전기 구조를 갖는 DRAM 메모리셀을 제조하는 공정 순서도이다.

본 발명은 반도체 기억장치의 제조방법에 관한 것으로서, 특히 스택(Stacked) 구조의 축전기를 구비한 디램 셀(DRAM cell)의 제조방법에 관한 것이다.

반도체 기억장치인 DRAM에 있어서 정보의 기억은 축전기에 축전된 전하의 유무에 따라 이루어진다. 고집적화된 DRAM의 구현을 위해서는 셀 면적을 더욱 작게 해야 하므로 16K 비트 이상의 DRAM에 있어서는 하나의 트랜지스터에 하나의 축전기만을 사용하여야 하나, 셀 축적 용량은 일정해야 한다.

일반적으로 메소리 셀의 축적 용량 소자는 플래나형, 스택형 또는 트렌치형 등이 개발되어 있으며, 이들 중 스택형 축전기는 충분한 크기의 축적 용량치를 얻기 어렵다는 문제가 있어도 공정 면에서 유리하기 때문에 메모리 셀에 흔히 응용되고 있다.

이러한 셀의 형성을 위해서 최근에 DRAM 셀의 정전용량을 증가시키는 방법으로 핀(fin) 구조를 갖는 셀이 제안되었다. 핀 구조의 스택 축전기를 갖는 종래의 DRAM 셀의 제조방법을 제1(a)도 내지 제1(d)도에 도시하였다.

먼저, 제1(a)도 와 같이 반도체 기판(1)위에 소자 분리를 위한 필드 산화막(2)이 형성하고 그 위에 메모리 셀을 위한 MOS 트랜지스터를 형성한다. 도면에서 참조부호 4는 게이트 폴리층, 3은 게이트 산화막, 5는 산화층, 6은 MOS 트랜지스터의 소스 영역, 7은 MOS 트랜지스터와 워드 라인 형성 부분 위에 전면에 걸쳐 증착된 실리콘 나이트라이드(silicon nitride)막이며, 8은 그 위에 다시 LPCVD법으로 형성된 산화층이다.

메모리 셀은 상기한 바와 같이 형성된 트랜지스터와 아울러 스택 축전기가 형성된 것이므로 축전기의 형성을 위해 제 1(a)도의 공정 단계에 이어, 제 1(b)도와 같이 축적 폴리실리콘층(9)을 1500Å 내지 2500Å 정도 침적하고, 다시 LPCVD 방법으로 이온하여 산화층(10)을 1500Å 내지 2500Å 정도 침적한 다음, 핀 구조 형성의 특징적인 부분으로서 상기 증착된 4개의 층 즉 참조부호 7, 8, 9, 10으로 지시된 층 전체를 기판이 노출될 때까지 식각해낸다. 식각된 부분은 콘택 영역으로서 MOS 트랜지스터의 소스 영역 및 드레인 영역과의 전기적 접촉을 위해 형성되는 것이다.

이어서 제 1(c)도에 도시한 바와 같이 축적 폴리실리콘(11)을 상기 콘택 영역에 걸쳐 약 1500Å∼2500Å정도의 두께로 침적한 다음, 상기 콘택 영역을 중심으로 양쪽으로 필요 부분만을 남기고 그 외의 축적 폴리실리콘(9), (11)을 모두 사진 식각 처리하여 제거하고, 실리콘 나이트라이드(Si₃N₄)막(7)을 차단층으로 하여 폴리실리콘 층간 산화막(8), (10)을 습식 에칭법으로 식각 제거한다. 제 1(c)도는 패턴 연결된 폴리실리콘(9), (11)만이 잔류된 것을 도시한 것이다.

이어서 제 1(d)도에 도시한 바와 같이 유전물질(12)을 폴리실리콘(9), (11)의 표면 전체에 걸쳐 침적하고 다시 플레이트 폴리실리콘(13)을 1500Å 내지 2500Å 정도로 메모리 셀 영역 전체에 걸쳐 침적한 후에, 사진 식각 공정을 걸쳐 패턴를 도면과 같이 형성함으로써, 축적 폴리실리콘과 플레이트 폴리실리콘, 즉, 축전기 전극간에 유전물질(12)이 채워진 스택 구조의 축전기가 완성되고 인접한 MOS 트랜지스터와 연결되어 메모리 셀을 이룬다.

한편, 반도체 소자의 초고집적화를 위해서는 수평방향 길이를 축소함과 더불어 수직방향 길이 또한 축소될 것이 요구되기 때문에, 상기한 바와 같은 핀 구조의 스택 축전기를 갖는 DRAM 셀에 있어서는, 트랜지스터와 필드 산화막의 펀치 쓰로우 및 트랜지스터의 단(short) 채널 효과를 억제하기 위하여는 소스 영역 및 드레인 영역의 p⁺/n 혹은 n⁺/p 접합의 길이가 충분히 얇게 형성되어야 한다는 과제가 있다.

그리고 상기한 종래의 기술에서 LPCVD에 의한 산화층과 폴리실리콘층은 교대로 증착된 후 제1(c)도 에서 처럼 Si₃N₄층(7)을 차단층으로 하여 층간 산화층을 일시에 습식 에칭하여 제거하고, 또한 잔유한 폴리실리콘층 상하 전면에 유전물질은 증착하고, 최종의 플레이트 폴리실리콘을 일시에 증착하여 축전기를 완성함으로써, 축전기 용량은 증가하였지만, 복잡한 겹층 구조로 되어 있어 층밑에 형성된 층의 불량 등의 여부를 검색하기 곤란하여 단면 촬영하는 등의 복잡한 조사방법을 사용하여야 하는 단점이 있다.

본 발명의 목적은 상기한 바와 같은 단점을 제거하고 과제를 해결하기 위한 것으로서, DRAM의 집적도 향상에 따른 셀 영역의 감소와 이에 따른 정전 용량 요구치의 유지 및 얇은 접합 형성을 위해서 플레이트 폴리 상, 하에 축적 폴리를 연결시켜 극판 면적의 증대를 갖게 하여 축전기 용량을 증가시키고, 하단부의 축적 폴리를 불순물이 함유된 폴리실리콘(이하 DPS ; doped Poly-silicon)으로 하여 저저항값과 접합 깊이가 얇은 소스 및 드레인 접합 구조를 갖게 하는 동시에 본 발명에 제공하는 공정으로서 공정 단계별로 막의 증착과 패턴 불량을 용이하게 검색 가능하도록 하고 단차의 폭이 증가됨이 없이 고집적 회로의 용량을 얻도록 하는 일련의 공정을 제공하는 것으로 이에 따른 스택 구조의 축전기를 갖는 DRAM의 메모리 셀을 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치의 제조방법의 구성은, 소자 분리를 위한 필드 산화막간 활성 영역에 형성된 MOS 트랜지스터를 갖는 형성체 위에 상기한 MOS 트랜지스터의 소스 영역 및 드레인 영역과 접하도록 인 시튜 도핑된 폴리실리콘 제 1 축적 폴리 전극층을 형성하되 상기한 소스 영역과 드레인 영역의 접합 영역이 고농도로 형성되도록 하여 얇은 접합 및 저저항 영역이 되도록 하는 공정과, 이 위에 제 1 유전체층을 형성하고 연속하여 플레이트 폴리실리콘층을 형성하는 공정과, 이 위에 상기 제 1 유전체층과 연결되는 제 2 유전체층를 형성하고 연속하여 상기 제 1 축적 폴리 전극층과 연결되는 제 2 축적 폴리 전극층을 형성하여 이루어지는 적층 구조의 축전기 구조를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체장치의 제조방법을 상세히 설명한다.

제2(a)도 내지 제2(f)도의 는 본 발명의 실시예에 따른 반도체 기억장치의 제조방법을 그 공정 순서에 따라 도시한 단면도이다.

먼저, 소자 분리를 위한 필드 산화막(20)을 형성하고 반도체 기판(10)의 활성 영역(A)에 게이트 산하막(30)을 증착하여 형성한 형성체를 제 2(a)도에 도시한 바와 같이 준비한다. 이때 필드 산화막(20)의 두께는 4000Å 내지 6000Å이며 게이트 산화막(30)의 두께는 100Å 내지300Å 정도이다.

이어서, 필드 산화막(20) 및 활성 영역(A) 위에 게이트 폴리층(40)을 2,000Å 내지 3,000Å의 두께로 형성하고 이 위에 산화층(50)을 LPCVD 방법으로 1,000Å 내지 2,000Å 두께로 침적한 다음, 사진 공정을 거쳐 에칭하여 패턴을 형성한다. 상기한 활성 영역(A)의 노출된 기판 상에 이온을 주입하여 n^-불순물층을 얇게 헝성함으로써 소스 영역(110) 및 드레인 영역(120)을 형성한 후, 다시 산화층을 형성하여 게이트 측벽에 대해 스페이서를 형성하여 제 2(b)도와 같은 단면을 얻는다.

이어서 축적 폴리 하단부(60)를 형성하기 위해서 인-시튜 도핑(in-situdoping)된 DPS층을 LPCVD 방법으로 1500Å 내지 2500Å의 두께로 형성한다. 상기한 DPS층을 폴리층을 형성하면서 인(P) 등의 불순물을 포함시킨 것으로서 기능적으로는 축적 폴리 하단부가 된다. 상기한 DPS층에 포함된 인은 열공정하에서 DPS층과 접촉하고 있는 소스 영역(110) 및 드레인 영역(120)으로 확산되어 n⁺/p와 같은 접합을 형성할 수 있게 되므로, 별도의 이온 주입 공정이 필요없게 된다. 이 DPS층(60)은 콘택부에 잔류하도록 하여 소정형태로 제 2(c)도와 같이 패터닝한다.

소스 영역 및 드레인 영역의 농도와 관련하여 인 시튜 도핑되는 다결정 측정 축전기 전극의 불순물 도핑량을 조절함으로써 소스 영역 및 드레인 영역의 농도 및 접합 깊이를 제어할 수 있다.

상기한 축적 폴리 하단부 또는 DPS층은 이후 축적 폴리 전극층(60)이라 칭한다.

상기한 공정에 이어, 제 2(d)도와 같이 기판 전면에 걸쳐 유전체인 ONO(Oxide-Nitride-Oxdie)(70)층을 40Å 내지 100Å으로 형성하고, 그 위에 축전기의 극판 중 하나인 플레이트 폴리 전극층(80)을 DPS로 1,500Å 내지 2,500Å으로 침적시킨 후에, 실제 축전기가 될 부분만 남도록 사진 식각 공정을 행한다.

이어서, 제2(e)도와 같이 플레이트 폴리 전극층(80) 상단부와 이 층의 측면부에 ONO막(90)을 40Å 내지 100Å 정도의 두께로 형성하여 축전기 형성을 위한 유전물질을 형성한다. 이것은 도면에서 보듯이 먼저 형성된 ONO막(70)에 연결되어 형성된다. 이러한 연결을 위해서 제 2 의 ONO막(90) 증착 후 밖의 부분만 식각하여 제거한다.

동시에, 제 1 의 축전기 전극 즉, 축적 폴리 전극층(60)의 종단부위(E)가 노출된다. 이 노출된 부위는 후속 공정에서 제 2 의 축적 폴리 전극층과 접하게 된다. 즉 제 2(f)도와 같이 DPS 또는 폴리 침적후 POCI₃분위기에서 도핑한 축적 폴리층(100)을 ONO층(90)상에 형성하고 기형성된 제 1 의 축적 폴리 전극층(60)과 접하도록 한다. 따라서, 플레이트 폴리 전극층(80)을 중심으로 이 층의 상, 하 측면부에 모두 축적폴리층(60), (100)이 위치하고 층간에는 ONO 유전물질(70), (80)이 형성됨으로써 축전기기 형성된다.

이상에서 설명한 바와 같이 종래의 핀 구조에 있어서 나무가지 모양의 축전기 전극의 가지의 패턴에 대한 불량을 체크하는 경우, 상부의 가지 패턴 때문에 하부의 가지에 대한 불량을 검사할 수 없으며, 또한 핀 구조에 따른 단차는 이후 보호막과 금속 배선 공정시 스텝 커버리지의 악화를 낳게 하는 반면에, 본 발명은 적층되는 막의 불량여부가 용이하게 검색될 수 있고 더우기 단차가 거의 없어 후공정 진행시 매우 유리한 효과가 있다.

또, 얇은(shallow) 접합 형성을 위해서 제 2(c)도의 단계와 같이 소스 영역과 드레인 영역의 불순물 농도가 축전기 전극 형성 과정과 아울러 제어되기 때문에 저저항의 n⁺또는 p⁺소스/드레인 접합이 용이하게 형성될 수 있는 효과가 있다.

그리고, 소스 영역 및 드레인 영역의 농도와 관련하여 인 시튜 도핑되는 다결정 축적 축전기 전극의 불순물 도핑량을 조절함으로써 소스 영역 및 드레인 영역의 농도 및 접합 깊이를 제어할 수 있는 효과가 있다.

Claims (2)

1. 소자 분리를 위한 필드 산화막간 활성 영역에 형성된 MOS 트랜지스터를 갖는 형성체 위에 상기한 MOS 트랜지스터의 소스 영역 및 드레인 영역과 접하도록 인 시튜 도핑된 폴리실리콘 제 1 축적 폴리 전극층을 형성하되 상기한 소스 영역과 드레인 영역의 접합 영역이 고농도로 형성되도록 하여 얇은 접합 및 저저항 영역이 되도록 하는 공정과, 이 위에 제 1 유전체층을 형성하고 연속하여 플레이트 폴리실리콘층을 형성하는 공정과, 이 위에 상기 제 1 유전체층과 연결되는 제 2 유전체층을 형성하고 연속하여 상기 제 1 축적폴리 전극층과 연결되는 제 2 축적 폴리 전극층을 형성하여 이루어지는 적층 구조의 축전기 구조를 포함하는 것을 특징으로하는 반도체 기억장치의 제조방법.
2. 제 1 항에 있어서, 상기 제 1 유전체층 및 제 2 유전체층은 산화물-질화물-산화물(ONO)의 재질로 이루어짐을 특징으로 하는 반도체 기억장치의 제조방법.