TWI296443B - Manufacturing method of insulation gate type semiconductor device - Google Patents

Description

1296443 九、發明說明： _ [發明所屬之技術領域] 、本發明係有關絕緣閘極型半導體裝置以及其製造方 彳特別是有關減少閘極-汲極間電容之溝槽構造之絕緣門 極型半導體裝置及其製造方法。 甲 [先前技術] 壯第15圖係表示習知之溝槽構造之絕緣閘極型半導體 籲衣置之剖面圖。圖中表示作為一例的η通道型MO”它丁。 在半導體基板21上之汲極區域22表面設有通道層 =，且形成貫穿通道層24之溝槽27。以閘極氧化膜31覆 ，蓋溝槽27内壁，埋設閘極電極33。在通道層24表面設置 -源極區域35、全體區域34，並形成源極電極38(例如參照 專利文獻1)。 ' 而有關該種溝槽構造之絕緣閘極型半導體裝置，為了 實現元件之低電容化，嘗試使用形成厚溝槽底部之氧化膜 •之方法。 、 第16圖係使溝槽底部之氧化膜比溝槽側壁之氧化膜 更尽之技術的^例。 設置於基板56、57之溝槽TR21内壁設有氮化膜，並 去除溝槽底面之氮化膜，而只在溝槽側壁殘留氮化膜 NL4卜NL42(第16圖（A))。之後，在露出基板之溝槽底面， 選擇性使氧化膜OL52成長（第16圖（B))。去除侧壁之氮化 膜NL41、NL42，而形成閘極氧化膜GL61、GL62(第16 圖（C))(例如參照專利文獻2)。 5 317214(修正本) 1296443 第 17 圖係經由 cVD(chemical vapor deposition，化學 氣相成長）法，在溝槽底部形成厚氧化膜之技術之一例。 在基板101形成溝槽107後，經由CVD法，以氧化 膜完全埋設溝槽107内。之後透過乾蝕刻或濕蝕刻，去除 氧化膜的一部分。藉此，在溝槽底部形成有例如2〇〇〇入左 右之厚度的埋入氧化膜11〇。之後，在溝槽1〇7内壁，形 成驅動電壓所對應之膜厚的閘極氧化膜m。如此，在通 .道層104所相接之溝槽1〇7侧壁，形成有薄的閘極氧化膜 111且在溝槽107底部，形成有厚的埋入氧化膜ι10(例 如參照專利文獻3)。 (專利文獻1)曰本特開平11-67787號公報 (專利文獻2)曰本特開2003-158268號公報 (專利文獻3)日本特開2001-274397號公報 [發明内容] (發明所欲解決之課題） I _有關M〇SFET所代表之溝槽構造之絕緣閘極型半導 體衣置，伴隨70件之高性能化，所形成之溝槽内壁的絕緣 膜之膜厚則非常薄。另一方面，對於而言，輸入 電=ClSS、輸出電容Coss、回授電容Crss係重要之項目， 為提升元件的特性，必須使前述各項減少。 •特別是閘極_汲極間電容Cgd分別有助於輸入電容 、輸出電容c〇ss、回授電容心％。在溝槽構造之 ♦ — ET之惴況下，閘極-汲極間電容cgd係溝槽底部之 电谷因此，嘗試透過前述各加速氧化、選擇氧化等，在 317214(修正本) 6 1296443 ^持溝槽側壁之氧化膜膜厚較薄的情況下， #，形成較厚膜厚之方法。 〃溝槽底 去除之 =需要有氮化膜之形成 化膜的去除二==擇氧化步驟、側壁之氮 了製程增力”步驟變得;瑣=形成步驟。因此，造成 罗縫r、Α θ内之減膜，易產生稱為間隙（void)、 rseam)的空洞化部位。間隙或裂縫係起因於在CVD步 ，中之成長核的形成將溝槽之側壁作為起始點而產生。此 T如果從㈣之核成長有較快部位，卿部位之膜封閉， 二:：將產生間隙。並且，即使在不產生間隙之情況下， 攸溝槽側壁成長之膜容易產生在溝槽之中心接合之裂縫。 如果有間隙或裂縫，則從該間隙或裂縫渗入腐餘劑 H。）’因此㈣_’咖㈣成元件方面產 '並且，使選擇性提高雜質漠度之半導體層加速氧化， 並且只在溝槽底部形成厚氧化膜之膜厚之方法也已果所周 知。但是，由於該方法之氧化膜增加量少，就效果而言， 與埋入氧化膜等絕緣膜之方法比較，其增加量較少。 本發明係鑑於上述課題而研創者，第丨，係具有：在 ‘电型之半導體基板表面形成逆導電型之通道層之步 驟；形成貫穿前述通道層，並到達前述半導體基板之溝^ 之步驟；在前述溝槽内壁形成第i絕緣膜之步驟；在前^ 317214(修正本) 7 1296443 2槽底部埋设第！半導體層之步驟；在前述溝槽内壁形成 =2、、’巴緣膜之步驟；形成埋入前述溝槽且位於前述第1半 f體層上之第2半導體層之步驟；在前述通道層表面鄰接 月':述溝槽而形成一導電型之源極區域之步驟；藉此解決上 述問題。 4述第1半導體層係堆積無摻雜之多晶石夕而形成者。 =前述溝槽内壁形成前述第i絕緣膜後，埋設前述第 • 體層之後在該溝槽内壁形成前述第2絕緣膜。 (發明之效果） ' 依據本發明，第1，由於在溝槽7底部形成電容層， ，因此可減低閘極-汲極間電纟Cgd。電容層係無摻雜多晶 夕少^以絶緣膜覆盖導入雜質之多晶石夕者。氧化膜係相對 於多晶石夕，具有較高之姓刻選擇性。因此，在第！半導體 層形成後，去除溝槽側壁之氧化膜時，例如使用氟酸等， 可容易地去除溝槽側壁之氧化膜。亦即，可對溝槽側壁不 |產生，害之情況下’可進行形成閘極氧化膜之前處理。 第2藉由以無摻雜多晶矽形成電容層，可形成膜厚 較厚之電容層，並大幅減少閘極_汲極間電容CM。具體而 言丄閘極氧化膜之厚度在例如約700 A之情況，在不設定 電容層之情況下，閘極-汲極間電容Cgd約為300PF。但是， 藉由將第1半導體層埋入溝槽底部2000 A左右，與底部氧 化膜共同形成電容層，則使閘極_汲極間電容成為 1/3，為大約 i〇〇pF。 第3，由於以多晶矽形成電容層，因此與以CVD法埋 317214(修正本) 8 1296443 ^氧化膜而形成電容層之情況不同，並不會產生縫隙。如 此，排除縫隙所影響之異常钱刻，而可形成穩定的電容声。 弟4’與經由氧化膜之選擇成長之電容層之形成比 較、，本發明之製造步驟更簡單化。氧化膜之選擇成長係由 於必須有僅去除溝槽底部之氮化膜之步驟、及去除溝槽側 壁之氮化膜之步驟，因此步驟較為繁瑣。但是，根據本實 施形態，具有不進行溝槽侧壁之氧化膜之去除即可形成^ 容層之優點。並且，可由習知之設備加以實施。 [實施方式] 本發明之實施形態係以溝槽構造之η通道型m〇SFet 為例，參照第1圖至第14圖進行詳細說明。 第1圖係表示第1實施形態之M0SFET之構造之剖面 圖。 第1實施形態之MOSFET係由半導體基板i、2 ;通 道層4;溝槽7;第1半導體層1〇;第i氧化膜Ua以及 第2氧化膜lib;第2半導體層13;源極區域15;以及主 體區域14所構成。 基板係經由磊晶成長等，在n+型之矽半導體基板1上 層積η-型半^體層2而s史置》及極區域者。在心型半導體層 2表面係設置p型之通道層4。 溝槽7係貫穿通道層4，到達至汲極區域2而設置。 溝槽7之底部内壁（侧面以及底面）係由第1氧化膜1 ia所 覆蓋，並埋設有第1半導體層1〇。而第1半導體層10表 面以及溝槽7侧壁係由第2氧化膜1 lb所覆蓋。 9 317214(修正本) 1296443 第1半導體層ίο係無摻雜之多晶矽，並藉由設置於其 表面之第2氧化膜llb之一部分以及第丨氧化膜Ua覆蓋 周圍，從而構成電容層12。而以下將電容層12中覆蓋第1 =導體層10之第！以及第2氧化膜，稱為底部氧化膜18。 第1半導體層10係埋設於比通道層4在下方之溝槽7底 部，其厚度為例如1000 A至3000 A。如此在溝槽j底部 設置較厚之電容層12，則M0SFET之閘極汲極間電容

會大幅減少。 第2氧化膜Ub係設置於至少鄰接通道層4之溝槽7 侧壁，且有數百A的膜厚，而成為閘極氧化膜11。 ♦在第1半導體層1〇上方，隔介底部氧化膜18(第2氧 化膜lib之一部分），設置第2半導體層13。第2半導體 層係將導人雜質之多晶料充至溝槽7者，而成為間極電 極13 〇 在鄰接溝槽7之通道層4表面，設有n+型源極區域 籲15,而相鄰之2個源極區域15間之通道層4表面，配置有 P+型主體區域14。如此，在施加電壓時，在閘極電極13， 從源極區域15沿著溝槽7,形成通道區域（未圖示）。問極 電極13上係由層間絕緣膜16所覆蓋。而層間絕緣膜16 間係作為與金屬配線| 17之接觸孔CH(c〇ntact h〇le)。隔 介阻障（bamer)金屬層（未圖示）在從接觸孔CH露出之源極 區域Ϊ5以及主體區域14’電性連接有以銘合金等構成之 金屬配線層（源極電極）17。 作為一例，以閘極氧化膜厚度為約7〇〇 A之情況進行 317214(修正本) 10 1296443 。兒月在不设置電容層12時，亦即在溝槽底部只設置閘極 -氧化膜31時（參照第15圖）的閘極-汲極間電容cgd為約 300PF。但是，將第i半導體層1〇埋入例如2〇〇〇人左右， 且以底部氧化膜18覆蓋而形成電容層12，藉此可以使閘 極-汲極間電容Cgd成為1/3，約1〇〇pF。 後面將洋細說明，第丨實施形態係亦在溝槽7侧壁形 成第1氧化膜11a，並去除第丨氧化膜lla後，形成第2 •氧化膜Ub。由於多晶矽與氧化膜之蝕刻選擇性佳，因此 在/、在底部填充第丨半導體層丨〇時，以蝕刻對溝槽7侧壁 所產生的損傷較小。但是，去除第j氧化膜iia，以形成 、，的第2氧化膜Ub，藉此可在溝槽7侧壁形成無損傷之 薄的閘極氧化膜11，而可形成穩定的氧化膜。 氧化膜係與單晶矽相比較，多晶矽的成長速度更快。 因，，第2氧化膜llb中，與成為閘極氧化膜11之侧壁的 膜厚相比較，成為底部氧化膜18之膜厚形成更厚。因此， #可進一步實現電容的減低。 第2圖表示本發明之第2實施形態。 第2實施形態係在通道層4鄰接之溝槽7侧壁，形成 有第1氧化膜lla以及第2氧化膜Ub。 第1半導體層10係埋設於比通道層4還下方之溝槽7 底部之無摻雜多晶矽，厚度為例如1〇〇〇人至3⑽〇 A。第 1半導體層10係透過設置於表面之第2氧化膜Ub之一部 刀以及〇又置於溝槽7底冑之底面以及側面之第工氧化膜 山所構成之底部氧化膜18覆蓋周圍，從而構成電容層^ 317214(修正本) 11 1296443 在與通道層4相接之溝槽7侧壁，也設有覆蓋第丨半 導體層10周圍之第丨氧化膜lla。而在溝槽7侧壁之第ι 氧化膜11a上，設有第2氧化膜nb，由此構成閘極氧化 膜11 〇 第2氧化膜11 b係接連溝槽7侧壁，而亦設置於第1 半導體層ίο表面，成為底部氧化臈18之一部分。 其他構成要素也與第1實施形態相同，省略說明。 第2實施形態將於下文做詳細說明，係在殘留形成於 溝槽7側壁之第1氧化们1&之狀態下，形成第2氧化膜 lib者。如此’閘極氧化膜u成為第i氧化膜山以及第 2氧化膜lib之2層構造。 但是，例如於圖中以同一條件形成第工氧化膜iu以 及第2氧化膜llb日夺，形成於第】氧化膜m上之第2氧 化膜m的生長速度較慢。亦即，閘極氧化膜η之膜厚係 第1氧化膜11a膜厚的2倍以下。 壁之閘極氧化膜11的膜 因此，在不大量增加溝槽7側 厚之情況下，可形成電容層12。 接著，參照第3圖至筮闽批丄& 本遙驊壯番+制、生七 罘14圖，對本發明之絕緣閘極型 丰¥體衣置之衣&方法進行說明。 絕緣閘極型半導體裝置之製造方法係包括：在一導電 里之+導縣板表面形成逆導電型 貫穿前述通道層並到達前 =々驟，$成 /丨、卢—+、f μ 、牛冷體基板之溝槽的步驟；至 /在則述溝槽内壁形成絕緣膜之步驟； 設第1半導體層之步驟； ά溝槽底德 成埋入別述溝槽並位於前述第 317214(修正本) 12 1296443 半&體層上之第2半導體層之步驟；以及在前述通道層 -表面j接别述溝槽而形成一導電型之源區域之步驟。 第3圖至第丨〇圖係第1實施形態之製造方法。 - ，第1步驟（第3圖）：在一導電型之半導體基板表面形 成逆^電型之通道層之步驟。 在、n+型矽半導體基板1上，設置積層有磊晶層等之 η-型半導體層而形成汲極區域2。 φ 以氧化膜（未圖示）作為遮罩（mask)，以植入能量 5〇keV、摻雜量1E13至3E13cm_2,全面離子植入p型之例 如硼。並且，進行11〇〇艺左右之熱處理，使硼產生擴散， ^ 從而形成通道層4。 • 第2步驟（第4圖）：形成貫穿前述通道層且到達前述 半導體基板之溝槽。 藉由 CVD 法，全面產生 NSG(N〇n-d〇ped Silicate Glass， 非摻雜矽酸鹽玻璃）之CVD氧化膜5。之後，透過光阻膜，’ 籲除了溝槽之開口部分外之部分，覆蓋以阻膜成之遮罩。對 CVD氧化膜5進行乾蝕刻，局部去除CVD氧化膜5，而 形成露出有通道區域4之溝槽開口部6，並去除光阻（第4 圖（A))。 之後，將CVD氧化膜5作為遮罩，透過CF系以及 HBr系氣體，對溝槽開口部6之矽半導體基板進行乾蝕 刻，而形成貫穿通道層4並到達汲極區域2之溝槽 圖⑻）。 9 進行虛氧化，並在溝槽7内壁以及通道層4表面形成 π 317214(修正本） 1296443 氧化膜（未圖示），去除乾蝕刻時之蝕刻損傷（etching damage)，之後，藉由蝕刻去除該氧化膜以及CVD氧化膜 第3步驟（第5圖）··在溝槽内壁形成第1絕緣膜之步 對全面進行熱氧化，在溝槽7内壁，形成例如厚度約 3〇〇 A至700 A之第1氧化膜lla。形成於溝槽7底部之第 1氧化膜11 a係成為底部氧化膜18之一部分。 第4步驟（第6圖）··在溝槽底部埋設第丨半導體層之 步驟。 曰 全面堆積無摻雜之多晶矽l〇a，填充溝槽7内（第6歷 (A))對王面進行背蝕刻（etch back)，形成埋設於比通道肩 4正下方之溝槽7底部之第i半導體層1()。帛 1〇之膜厚為麵至_ A(第 電容層°亦即’由於本實施形態細多晶石夕的神 “有ί二!藉由CVD法填充氧化膜之情況不同， +曰有衣縫的發生。從而消除 可形成穩定的電容層。了衣縫所導致之異㈣刻， 第5步驟（第7圖）：在溝 驟。 如丨 1 土形成弟2絕緣膜之今 第6步驟，由於多晶石夕 受到若干損傷。因此夢由餘刻，第1氧化膜11 膜Ua(弟7圖㈧）。此時 彳土之弟1 w丨 濕_。如前所述，氧化膜丄用目：，兹刻劑，㈣ 糸相對多晶石夕，具有較高的！ 317214(修正本) 14 1296443 刻選擇性。因此，可去 m — ,.,u 了去除攸弟1半導體層10上方露出之第 羊奸膜11a。並且，亦不會對溝槽7側壁產生損傷。 弟1絕緣膜lla之獏厚係1〇〇〇 A以下（例如_入至 之薄膜厚者。於是在刪滲入半 即，第i半導 刻的影響。10周圍的弟1氧化膜⑴，幾乎不受餘 .屏〗：即’猎由蝕刻’去除如帛7圖(A)所示之第1半導體 層10上部之第1氧化膜lla。 ¥體 η’再次對全面進行熱氧化，在溝槽7内壁，對庫 :而形成例如厚度約_入至之第2氧化； 成為門、二道層4相接之溝槽7側壁之第2氧化膜Ub，則 ==化膜U。並且，第2氧化膜llb也設置於第1 半·體層10之表面，盘、、盖描 占主广加产 與溝槽底部之第1氧化膜11a共同 ==18。並且’第1半導體層]。係以底部氧 ►化膜18復盍周圍而形成電容層12(第7圖⑽。 因此2^於多晶㈣與料比較，氧化膜的成長更快， 難厚地形⑽第〗何㈣Μ表面之第 溝槽::壁:刻時’去除若干受到損傷之 , 膜a，而形成新的第2氧化膜lib， 口此可形成穩定的氧化膜。 苐6步驟（第8圖）··形成土 層上之第2半導體層之㈣溝槽並位於第1半導趙 317214(修正本) 15 1296443 • 全面堆積成為第2半導體層13之多晶矽，並在基板表 -面設有所希望之拉出圖案之遮罩（未圖示），而進行乾蝕 刻。多晶矽可以是堆積包含雜質之多晶矽之層，也可以是 .在堆積無摻雜之多晶矽後，導入雜質之層。如此，在電容 層2上之溝槽7内埋设有苐2半導體層，並形成有閘極電 極13 〇 第7步驟（第9圖以及第10圖）：在通道層表面鄰接溝 春槽而形成一導電型之源極區域之步驟。 形成露出源極區域之形成區域之光阻pR之遮罩（未圖 示），以植入能量14〇KeV、摻雜量5E15至6E15cnr2，全 '面離子植入η型雜質（例如砷（As))15a。 接著’形成露出主體區域之形成區域之光阻PR之遮 罩（未圖示），以植入能量4〇KeV、摻雜量2El5至 5E15cm·2，離子植入P型雜質（例如硼（B))14a(第9圖（A))。 之後，全面堆積6000 A左右之作為層間絕緣膜之 • BPSG(Borcm Phosphorus Silicate Glass,摻雜删碌石夕玻璃） =16a，在900°c左右進行回流（refl〇w)。透過該熱處理， ^別擴散P型雜質、n型雜質，而形成鄰接溝槽7之源極 區域15以及源極區域15間之主體區域14(第9圖（b))。並 且，源極區域15與主體區域14之離子植入，並不限於前 述之順序，亦可以改變順序。 i 之後如苐圖所示’在BPSG層16a上，設置以預 定圖案形成開口之光阻PR的遮罩（未圖示），而進行蝕刻， 進行900 C左右之回流，而形成層間絕緣膜16。 317214(修正本) 16 1296443 * 並且，以濺射（sputter)裝置全面堆積鋁等，圖案化成 、 所希望之形狀。在源極區域15以及主體區域14形成接觸 - 之源極電極Π，而獲得第1圖所示之最後構造。而在基板 、 背面形成有汲極電極（未圖示）。 麥照第11圖至第14圖，說明第2實施形態之製造方 去。其中與弟1實施形態相同之步驟則省略說明。 透過第1實施形態之第1步驟以及第2步驟，如第i i •圖所示，在一導電型半導體基板1設有η-型半導體層之汲 極區域2。並且在表面形成逆導電型之通道層4，並形成貫 穿通道層4且到達汲極區域2之溝槽7。 ， 第3步驟（第12圖）··至少在前述溝槽内壁形成第i絕 緣膜之步驟。 將全面進行熱氧化，並在溝槽7内壁形成例如厚度約 300 A至700 A之第1氧化膜Ua。設置於溝槽7側面:第 1氧化膜11a係構成閘極氧化膜之一部分，而溝槽7底面 •之第1氧化膜11a則成為底部氧化膜18之一部分。 第4步驟（第13圖）··在溝槽底部埋設第1半導體層之 全面堆積無摻雜多^，填錢槽7内。之後全面$ 行背㈣，形成埋設於通道層4下方之溝槽7 半導體層1〇。第1半導體層Π)之膜厚為咖人至^ A。弟1半導體層10係盘 作”底邛虱化膜18共同構成電 第5步驟（第u圖）··至少扁今、十、、善祕〜 乂电奋層 緣膜之步驟。 -在别述溝槽内壁形成第2瘦 317214(修正本) 17 1296443 在殘留有第1氧化膜lla之情況下，在其上方形成第 2氧化膜lib。設置於溝槽7側面之第2氧化膜Ub係與第 1氧化膜lla共同構成閘氧化膜u，而第1半導體層1〇 表面之第2氧化膜lib則成為底部氧化膜18的一部分。 如此，第1半導體層10係由底部氧化膜18所覆蓋， 且形成有電容層12。而在與通道層4相接之溝槽7侧壁， 藉由第1氧化膜11 a以及第2氧化膜i ib，形成閘極氧化 膜1卜 第1氧化膜lla上之第2氧化膜llb的成長速度會變 k。因此，在同一條件下形成兩氧化膜時，閘極氧化膜工^ 之膜厚成為第1氧化膜lla膜厚的2倍以下。另一方面， 如前所述，第i半導體層1()表面之第2氧化膜m的膜厚 係比溝槽7側壁之第2氧化膜Ub形成更厚。 第2實施形態中，不需要第1氧化膜之去除步驟，而 抑制了製造步驟的增加。而在抑制溝槽7側壁之閘極氧化 膜11之厚度的增加之同時，可增加底部氧化膜18的膜厚。 之後：透過第1實施形態之第6步驟，形成位於埋入 溝槽7之弟1半導體層1〇上之第2半導體層13(參照第8 圖）。並且’透過第1實施形態之第7步驟，在通道層4表 面鄰接溝槽7,而形成一導電型之源極區域15、以及源極 尸=主體區域14，並形成層間絕緣膜16(參照第9 一口 再者，形成源極電極17,而獲得第2圖所 不之敢後構造。 以上第1以及第2實施形態係針對第1半導體層10 317214(修正本） 1296443 •為未按雜多晶石夕之情況進行說明，但也可以是導入雜質之 '多晶矽。此時有助於電容之減低者，只有底部氧化膜18。 但疋，底部氧化膜18的第1氧化膜11 a，在與第15圖所 •示之閘極氧化膜相同條件下形成時，可減低第2氧化膜lib 之膜厚部分的電容。 本實施形態係以η通道型M0SFET為例進行說明，但 將導電型設為相反之p通道型，亦也同樣地實施。並且， 籲不限於MOSFET，如果有iGBT等絕緣閘極型半導體裝置， 亦可同樣地實施，並且可獲得同樣之效果。 [圖式簡單說明] f1圖係說明本發明之絕緣閘極型半導體裝置之剖面 圖〇 第2圖係說明本發明之絕緣閉極型半導體農置之剖面 第3圖係說明本發明之絕緣閉極 方法的剖面圖。 衣1乏衣k 置之X圖ΓΓ⑻係㈣杨3^❹半導體裝 κ衣造方法的剖面圖。 之製造 第5圖係說明本發明之絕緣閘極型 方法的剖面圖。 -衣置 置之製第造財料w極料導趙裝 置之製造方 明本發明之絕緣閉極型半導體裝 317214(修正本) 19 1296443 弟8圖係a兒明本發明之絕緣閘極型半導體裝置之製造 方法的剖面圖。 第9圖（A)及（B)係說明本發明之絕緣閘極型半導體裝 置之製造方法的剖面圖。 第1 〇圖係說明本發明之絕緣閘極型半導體裝置之製 造方法的剖面圖。 第11圖係說明本發明之絕緣閘極型半導體裝置之製 造方法的剖面圖。 第12圖係說明本發明之絕緣閘極型半導體裝置之製 造方法的剖面圖。 第13圖係說明本發明之絕緣閘極型半導體裝置之製 造方法的剖面圖。 第14圖係說明本發明之絕緣閘極型半導體裝置之製 造方法的剖面圖。 、 第丨5圖係說明習知之絕緣閘極型半導體裝置以及其 製造方法之剖面圖。 第16圖（a)至（C)係說明習知之絕緣閘極型半導體裝 置之製造方法之剖面圖。 第17圖係說明習知之絕緣閘極型半導體裝置以及其 製造方法之剖面圖。 [主要tl件符號說明] 1 n+型半導體基板 2 η-型半導體層（汲極區域） 4 通道層 7 溝槽 1〇 第1半導體層 11 閘極氧化膜 20 317214(修正本) 1296443 * 1 lla 第1氧化膜 lib 第2氧化膜 12 電容層 13 閘極電極（第2半導體層） 14 主體區域 15 源極區域 , 16 層間絕緣膜 17 金屬配線層 18 底部氧化膜 21 n+型半導體基板 22 η-型半導體層（汲極區域） 24 通道層 27 溝槽 31 • 閘極氧化膜 33 閘極電極 34 主體區域 35 源極區域 101 η+型半導體基板 102 n_型半導體層 104 通道層 107 溝槽 110 埋入氧化膜 111 閘極氧化層 113 閘極電極 114 主體區域 115 源極區域 CH 接觸孔 317214(修正本) 21

Claims (1)

1296443 _十、申請專利範圍： ' L 一種絕緣閘極型半導體裝置之製造方法，係包括： ~ 在一導電型之半導體基板表面形成逆導電型之通 ^ 道層之步驟； 形成貫穿前述通道層並到達前述半導體基板之溝 槽之步驟； 在前述溝槽内壁形成第1絕緣膜之步驟； • 在前述溝槽底部埋設第1半導體層之步驟； 在如述溝槽内壁仍留有前述第1絕緣膜的狀態下於 其上形成第2絕緣膜之步驟； • 形成埋入前述溝槽且位於前述第1半導體層上之第 ~ 2半導體層之步驟；以及 在剷述通道層表面鄰接前述溝槽而形成一導電型 之源極區域之步驟。 •如申請專利範圍第1項之絕緣閘極型半導體裝置之製造 • 方法，其中，前述第1半導體層係堆積無摻雜多晶矽而 形成者。 3 j •如申請專利範圍第1項之絕緣閘極型半導體裝置之製造 方法’其中，在前述溝槽内壁形成前述第1絕緣膜後， 埋設前述第1半導體層，之後在該溝槽内壁形成前述第 2絕緣膜。 22 317214(修正本) 1296443 七、指定代表圖·· (一） 本案指定代表圖為：第（1 )圖。 (二) 本代表圖之元件符號簡單說明： 1 n+型半導體基板 4 通道層 η-型半導體層（及極區域) 溝槽 10 弟1半導體層 11a 第1氧化膜 12 電容層 14 主體區域 16 層間絕緣膜 18 底部氧化膜 八、 本案若有化學式時

11 間極乳化膜 lib 第2氧化膜 13 閘極電極（第2半導體屑） 15 源極區域 17 金屬配線層 CH 接觸孔 請福示最__卿_化學式·· 本案無代表化學式

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