JP7466482B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置およびその製造方法に関するものである。
省エネルギーの観点から、汎用インバータやＡＣサーボ等の分野で、３相モータの可変速制御を行うパワーモジュールにＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオードが使用されている。そのようなパワーモジュールのＩＧＢＴやダイオードには、インバータの損失を減らすために、スイッチング損失およびオン電圧が低いことが求められる。
トレンチ内に形成されたゲート電極（ゲートトレンチ電極）を備えるトレンチゲート型ＩＧＢＴは、スイッチング損失の低いデバイスであり、特に、ゲートトレンチ電極の下方に埋込電極が設けられた構造のＩＧＢＴは、ゲート容量の低いデバイスとして知られている（例えば下記の特許文献１）。ゲートトレンチ電極および埋込電極を備えるＩＧＢＴでは、ゲートトレンチ電極はゲート電位に接続され、埋込電極はエミッタ電位に接続される。それにより、ゲートトレンチ電極が埋込電極によってシールドされ、低いゲート容量が実現される。
特開２０２０－０７７７２７号公報
ゲートトレンチ電極および埋込電極を備えるＩＧＢＴにおいて、ゲートトレンチ電極および埋込電極の材料としては、リンが添加されたドープドポリシリコンが一般的に用いられている。しかし、ゲートトレンチ電極および埋込電極とそれらの表面に設けられた絶縁膜（ゲートトレンチ絶縁膜）との界面にリンが偏析すると、ＩＧＢＴのゲートリークのヒステリシスが大きくなるという問題が生じる。
例えば、ゲートに正バイアスが印加されたときは、埋込電極とゲートトレンチ絶縁膜との界面に形成されたリンの偏析部に電子がトラップされやすく、それがゲートリーク（正側ゲートリーク）のヒステリシスを大きくする原因となる。また、ゲートに負バイアスが印加されたときは、ゲートトレンチ電極とゲートトレンチ絶縁膜との界面に形成されたリンの偏析部に電子がトラップされやすく、それがゲートリーク（負側ゲートリーク）のヒステリシスを大きくする原因となる。
埋込電極とゲートトレンチ絶縁膜との界面にリンが偏析する原因の１つとしては、ＩＧＢＴの製造工程において、埋込電極が形成された後にゲートトレンチ絶縁膜が形成されるため、埋込電極に多くの熱処理が施されることが考えられる。
本開示は以上のような課題を解決するためになされたものであり、ゲートトレンチ電極の下方に埋込電極を備える構造の半導体装置において、ゲートリークのヒステリシスを小さくすることを目的とする。
本開示に係る半導体装置は、第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、を備え、前記アクティブトレンチゲートは、前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、を備え、前記ゲートトレンチ電極および前記埋込電極の両方がリンを含んでおり、前記埋込電極のリン濃度は、前記ゲートトレンチ電極のリン濃度より低い。
本開示によれば、ゲートトレンチ電極の下方に埋込電極を備える構造の半導体装置において、ゲートリークのヒステリシスを小さくすることができる。
実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態１～５に係る半導体装置の製造方法を示すフローチャートである。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００の平面図である。図２は、当該半導体装置１００の断面図であり、図２は、図１のＡ－Ａ線に沿った断面を示している。本実施の形態では、半導体装置１００の素子構造としてＩＧＢＴを示す。ただし、本開示に係る技術の適用はＩＧＢＴに限られず、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やＲＣ－ＩＧＢＴ（Reverse-Conducting IGBT）などのパワーデバイスに広く適用可能である。
また、半導体装置１００の耐圧クラスや、半導体基板１０に用いられる半導体基板の種類（例えば、ＦＺ（Floating Zone）基板、ＭＣＺ（Magnetic field applied Czochralski）基板、エピタキシャル基板など）に、特に制約はない。半導体基板１０の材料としては、シリコン（Ｓｉ）の他、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどのワイドバンドギャップ半導体が用いられてもよい。ワイドバンドギャップ半導体が用いられることで、高耐電圧、低損失および高耐熱を実現できる。
以下では、半導体の導電型に関し、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
半導体装置１００は、第１導電型（ｎ型）のドリフト層１を有する半導体基板１０を用いて形成されている。ここで、図１における半導体基板１０の上面を「第１主面」、下面を「第２主面」と定義する。
半導体基板１０において、ドリフト層１よりも第１主面側には、ドリフト層１よりも不純物のピーク濃度が高い第１導電型のキャリア蓄積層２が形成されている。また、キャリア蓄積層２よりも第１主面側には、第２導電型（ｐ型）のベース層１５が形成されている。さらに、ベース層１５よりも第１主面側には、第１導電型のエミッタ層１３と、ベース層１５よりも不純物のピーク濃度が高い第２導電型のコンタクト層１４とが、それぞれ第１主面に接するように形成されている。
また、半導体基板１０の第１主面には、エミッタ層１３、ベース層１５およびキャリア蓄積層２を貫通してドリフト層１に達するトレンチが形成されている。よって、トレンチは、エミッタ層１３、ベース層１５およびキャリア蓄積層２に接し、その底部はドリフト層１とキャリア蓄積層２との境界よりも第２主面側に位置している。各トレンチ内には、アクティブトレンチゲート１１またはダミートレンチゲート１２が形成されている。
アクティブトレンチゲート１１は、トレンチの内壁に形成されたゲートトレンチ絶縁膜１１ｂと、ゲートトレンチ絶縁膜１１ｂ上に形成されたゲートトレンチ電極１１ａおよび埋込電極１１ｃとを備えている。埋込電極１１ｃは、ゲートトレンチ電極１１ａよりも第２主面側に配設されており、ゲートトレンチ電極１１ａと埋込電極１１ｃとの間にはゲートトレンチ絶縁膜１１ｂが介在している。つまり、ゲートトレンチ電極１１ａと埋込電極１１ｃとは、互いに絶縁されている。なお、ゲートトレンチ電極１１ａの底部は、ベース層１５とキャリア蓄積層２との境界よりも第２主面側に位置している。
ダミートレンチゲート１２は、トレンチの内壁に形成されたダミートレンチ絶縁膜１２ｂと、ダミートレンチ絶縁膜１２ｂ上に形成されたダミートレンチ電極１２ａとで構成されている。すなわち、ダミートレンチゲート１２は、埋込電極を備えていない。なお、半導体装置１００は、アクティブトレンチゲート１１およびダミートレンチゲート１２のうち、少なくともアクティブトレンチゲート１１を備えていればよく、ダミートレンチゲート１２は省略されてもよい。
半導体基板１０の第１主面上には、ゲートトレンチ電極１１ａおよびダミートレンチ電極１２ａを覆う層間絶縁膜４が形成されており、層間絶縁膜４上にエミッタ電極６が形成されている。エミッタ電極６は、層間絶縁膜４に形成されたコンタクトホールを通してエミッタ層１３およびコンタクト層１４に接続されている。また、アクティブトレンチゲート１１の埋込電極１１ｃは、不図示の領域で、エミッタ電極６に接続されている。よって、埋込電極１１ｃとアクティブトレンチゲート１１とは電気的に接続されている。
本実施の形態では、エミッタ電極６はその下面にバリアメタル５が設けられている。エミッタ電極６は、例えばＡｌやＡｌＳｉ等の金属で構成することができる。バリアメタル５は、例えばＴｉやＴｉＮ、ＴｉＳｉ等で構成することができる。また、エミッタ電極６は、コンタクトホール内にＷ等で構成されるプラグを含んでいてもよい。
一方、半導体基板１０において、ドリフト層１よりも第２主面側には、ドリフト層１よりも不純物のピーク濃度が高いバッファ層３が形成されている。また、バッファ層３よりも第２主面側には、第２導電型のコレクタ層１６が、第２主面に接するように形成されている。また、半導体基板１０の第２主面上には、コレクタ層１６に接続するコレクタ電極７が形成されている。
ここで、実施の形態１においては、ゲートトレンチ電極１１ａおよび埋込電極１１ｃは、リンが添加されたドープドポリシリコンで形成されている。ただし、埋込電極１１ｃに含まれるリンの濃度は、ゲートトレンチ電極１１ａに含まれるリンの濃度より低く設定されている。このように、埋込電極１１ｃのリン濃度を低くすることで、埋込電極１１ｃとゲートトレンチ絶縁膜１１ｂとの間に偏析するリンを少なくでき、正側ゲートリークのヒステリシスを小さくすることができる。なお、ダミートレンチ電極１２ａのリン濃度は埋込電極１１ｃと同じでもよい。
＜実施の形態２＞
実施の形態２に係る半導体装置１００の構成は基本的に図１および図２と同様である。ただし、実施の形態２では、埋込電極１１ｃにリンを含まない材料を用いる。そのような埋込電極１１ｃの材料としては、例えば、ノンドープポリシリコン、窒素が添加されたドープドポリシリコン、金属などが挙げられる。埋込電極１１ｃの材料としてリンが添加されたドープドポリシリコンを用いる実施の形態１と比較すると、ノンドープポリシリコンを用いる場合は、埋込電極１１ｃの電気抵抗が高くなるが、窒素が添加されたドープドポリシリコンや金属を用いる場合は、埋込電極１１ｃの電気抵抗を低減できる。
実施の形態２によれば、埋込電極１１ｃがリンを含まないため、埋込電極１１ｃとゲートトレンチ絶縁膜１１ｂとの界面にリンが偏析されることを防止でき、正側ゲートリークのヒステリシスを小さくすることができる。なお、ダミートレンチ電極１２ａも埋込電極１１ｃと同じ材料で構成されてもよい。
＜実施の形態３＞
図３は、実施の形態３に係る半導体装置１００の断面図であり、図２と同様に、図１のＡ－Ａ線に沿った断面を示している。
実施の形態３では、埋込電極１１ｃの表層部すなわちゲートトレンチ絶縁膜１１ｂと接する部分はノンドープポリシリコンで形成され、その内側の部分はリンが添加されたドープドポリシリコンで形成されている。つまり、図３に示すように、埋込電極１１ｃは、埋込電極１１ｃの中心部に位置し、リンが添加されたドープドポリシリコン層１１ｃ１と、ドープドポリシリコン層１１ｃ１の外側に位置するノンドープポリシリコン層１１ｃ２とから構成されている。
実施の形態３によれば、埋込電極１１ｃが表層部にノンドープポリシリコン層１１ｃ２を有しているため、埋込電極１１ｃとゲートトレンチ絶縁膜１１ｂとの界面にリンが偏析されることを防止でき、正側ゲートリークのヒステリシスを小さくすることができる。また、埋込電極１１ｃの内部はドープドポリシリコン層１１ｃ１であるため、埋込電極１１ｃの電気抵抗が高くなることは防止されている。
なお、ダミートレンチ電極１２ａの構成も、埋込電極１１ｃと同じ構成、すなわちゲートトレンチ絶縁膜１１ｂと接する部分はノンドープポリシリコンで形成され、その内側の部分はリンが添加されたドープドポリシリコンで形成された構成でもよい。つまり、図３に示すように、ダミートレンチ電極１２ａは、ダミートレンチ電極１２ａの中心部に位置し、リンが添加されたドープドポリシリコン層１２ａ１と、ドープドポリシリコン層１２ａ１の外側に位置するノンドープポリシリコン層１２ａ２とから構成されてもよい。
＜実施の形態４＞
実施の形態４に係る半導体装置１００の構成は基本的に図１および図２と同様である。ただし、実施の形態４では、ゲートトレンチ電極１１ａにリンを含まない材料を用いる（当然、実施の形態１とは異なり、埋込電極１１ｃに含まれるリンの濃度は、ゲートトレンチ電極１１ａに含まれるリンの濃度よりも高くてよい）。そのようなゲートトレンチ電極１１ａの材料としては、例えば、ノンドープポリシリコン、窒素が添加されたドープドポリシリコン、金属などが挙げられる。ゲートトレンチ電極１１ａの材料としてリンが添加されたドープドポリシリコンを用いる実施の形態１と比較すると、ノンドープポリシリコンを用いる場合は、ゲートトレンチ電極１１ａの電気抵抗が高くなるが、窒素が添加されたドープドポリシリコンや金属を用いる場合は、ゲートトレンチ電極１１ａの電気抵抗を低減できる。
実施の形態４によれば、ゲートトレンチ電極１１ａがリンを含まないため、ゲートトレンチ電極１１ａとゲートトレンチ絶縁膜１１ｂとの界面にリンが偏析されることを防止でき、負側ゲートリークのヒステリシスを小さくすることができる。
＜実施の形態５＞
図４は、実施の形態５に係る半導体装置１００の断面図であり、図２と同様に、図１のＡ－Ａ線に沿った断面を示している。
実施の形態５では、ゲートトレンチ電極１１ａの表層部すなわちゲートトレンチ絶縁膜１１ｂと接する部分はノンドープポリシリコンで形成され、その内側の部分はリンが添加されたドープドポリシリコンで形成されている。つまり、図４に示すように、ゲートトレンチ電極１１ａは、ゲートトレンチ電極１１ａの中心部に位置し、リンが添加されたドープドポリシリコン層１１ａ１と、ドープドポリシリコン層１１ａ１の外側に位置するノンドープポリシリコン層１１ａ２とから構成されている。
実施の形態５によれば、ゲートトレンチ電極１１ａが表層部にノンドープポリシリコン層１１ａ２を有しているため、ゲートトレンチ電極１１ａとゲートトレンチ絶縁膜１１ｂとの界面にリンが偏析されることを防止でき、負側ゲートリークのヒステリシスを小さくすることができる。また、ゲートトレンチ電極１１ａの内部はドープドポリシリコン層１１ａ１であるため、ゲートトレンチ電極１１ａの電気抵抗が高くなることは防止されている。
＜実施の形態６＞
実施の形態６では、実施の形態１～５に係る半導体装置１００の製造方法を説明する。図５は、その製造方法を示すフローチャートである。
まず、第１導電型の半導体基板１０を準備し（ステップＳ１０１）、ＩＢＧＴ等の素子形成領域の外側の終端領域に、耐圧を保持するための終端構造（例えば、ガードリング、ＦＬＲ（Field Limiting Ring）など）を形成する（ステップＳ１０２）。
次に、半導体基板１０の第１主面上にフォトリソグラフィ技術を用いてマスクを形成する処理（マスク処理）と、当該マスクを用いた選択的なイオン注入とを繰り返し行うことにより、半導体基板１０にキャリア蓄積層２およびベース層１５を形成する（ステップＳ１０３）。このときキャリア蓄積層２の下に残存する第１導電型の領域がドリフト層１となる。
続いて、半導体基板１０の第１主面を選択的にエッチングすることで、アクティブトレンチゲート１１のためのトレンチを形成する（ステップＳ１０４）。そして、当該トレンチの内面にゲートトレンチ絶縁膜１１ｂの一部となる第１の絶縁膜を成膜し（ステップＳ１０５）、当該トレンチ内の第１の絶縁膜上に埋込電極１１ｃを形成する（ステップＳ１０６）。
次に、埋込電極１１ｃをマスクとするエッチングにより、トレンチ内の第１の絶縁膜のうちのベース層１５の側壁に形成された部分を除去する（ステップＳ１０７）。その後、酸化法またはＣＶＤ（Chemical Vapor Deposition）法、もしくはそれらの組み合わせにより、トレンチ内の埋込電極１１ｃ上およびベース層１５の側壁に、ゲートトレンチ絶縁膜１１ｂの一部となる第２の絶縁膜を成膜する（ステップＳ１０８）。そして、トレンチ内の第２の絶縁膜上にゲートトレンチ電極１１ａを形成することで（ステップＳ１０９）、アクティブトレンチゲート１１が完成する。
例えば、埋込電極１１ｃがポリシリコンの場合、第２の絶縁膜の形成を酸化法のみで行うと埋込電極１１ｃ上に形成される第２の絶縁膜の厚さが不均一になりやすい。また、埋込電極１１ｃが金属の場合、第２の絶縁膜の形成を酸化法のみで行うと、埋込電極１１ｃ上に酸化膜を形成することができない。そのため、特に埋込電極１１ｃがポリシリコンまたは金属である場合には、第２の絶縁膜の形成を、ＣＶＤ法を含む方法で行うことで、埋込電極１１ｃとゲートトレンチ電極１１ａとの間の絶縁性を高めることができる。
なお、ステップＳ１０４で形成した一部のトレンチにダミートレンチゲート１２を形成する場合、第１の絶縁膜を成膜するステップＳ１０５または第２の絶縁膜を成膜するステップＳ１０８でダミートレンチ絶縁膜１２ｂを形成し、埋込電極１１ｃを形成するステップＳ１０６またはゲートトレンチ電極１１ａを形成するステップＳ１０９でダミートレンチ電極１２ａを形成することができる。それにより、製造工程数を増やすことなく、ダミートレンチゲート１２を導入できる。
アクティブトレンチゲート１１が完成した後、マスク処理およびイオン注入を繰り返し行うことにより、エミッタ層１３およびコンタクト層１４を形成する（ステップＳ１１０）。
その後、半導体基板１０の第１主面上に層間絶縁膜４を形成する（ステップＳ１１１）。そして、層間絶縁膜４にコンタクトホールを形成した後（ステップＳ１１２）、層間絶縁膜４上にエミッタ電極６を形成する（ステップＳ１１３）。
最後に、半導体基板１０の第２主面側に、バッファ層３、コレクタ層１６およびコレクタ電極７を含む裏面構造を形成することで（ステップＳ１１４）、半導体装置１００が改正する。
イオン注入された不純物を活性化するための熱処理は、それぞれのイオン注入工程後に行われてもよいし、複数のイオン注入工程が行われた後にまとめて行われてもよい。また、各工程の順番は適宜入れ替えてもよい。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１００ 半導体装置、１ ドリフト層、２ キャリア蓄積層、３ バッファ層、４ 層間絶縁膜、５ バリアメタル、６ エミッタ電極、７ コレクタ電極、１０ 半導体基板、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１１ｃ 埋込電極、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ エミッタ層、１４ コンタクト層、１５ ベース層、１６ コレクタ層、１１ａ１，１１ｃ１，１２ａ１ ドープドポリシリコン層、１１ａ２，１１ｃ２，１２ａ２ ノンドープポリシリコン層。

Claims (5)

  1. 第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、
    前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、
    前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、
    前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、
    を備え、
    前記アクティブトレンチゲートは、
    前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、
    前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、
    を備え、
    前記ゲートトレンチ電極および前記埋込電極の両方がリンを含んでおり、
    前記埋込電極のリン濃度は、前記ゲートトレンチ電極のリン濃度より低い、
    半導体装置。
  2. 第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、
    前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、
    前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、
    前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、
    を備え、
    前記アクティブトレンチゲートは、
    前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、
    前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、
    を備え、
    前記埋込電極のリン濃度は、前記ゲートトレンチ電極のリン濃度より低く、
    前記埋込電極は、リンを含まないノンドープポリシリコンで形成されている、
    半導体装置。
  3. 第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、
    前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、
    前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、
    前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、
    を備え、
    前記アクティブトレンチゲートは、
    前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、
    前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、
    を備え、
    前記埋込電極のリン濃度は、前記ゲートトレンチ電極のリン濃度より低く、
    前記埋込電極は、窒素が添加されリンを含まないドープドポリシリコンで形成されている、
    半導体装置。
  4. 第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、
    前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、
    前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、
    前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、
    を備え、
    前記アクティブトレンチゲートは、
    前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、
    前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、
    を備え、
    前記埋込電極の表層部はノンドープポリシリコンで形成されており、前記埋込電極の前記表層部よりも内側はリンが添加されたドープドポリシリコンで形成されている、
    半導体装置。
  5. 第１主面、第２主面および第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板において前記ドリフト層よりも前記第１主面側に形成され、前記ドリフト層よりも不純物のピーク濃度が高い前記第１導電型のキャリア蓄積層と、
    前記半導体基板において前記キャリア蓄積層よりも前記第１主面側に形成された第２導電型のベース層と、
    前記半導体基板において前記第１主面に接するように形成された、前記第１導電型のエミッタ層および前記第２導電型のコンタクト層と、
    前記エミッタ層、前記ベース層および前記キャリア蓄積層に接して前記ドリフト層に達するトレンチ内に形成されたアクティブトレンチゲートと、
    を備え、
    前記アクティブトレンチゲートは、
    前記トレンチの内壁に形成されたゲートトレンチ絶縁膜と、
    前記トレンチ内において前記ゲートトレンチ絶縁膜上に形成され、互いに絶縁された、ゲートトレンチ電極および前記ゲートトレンチ電極よりも前記第２主面側に配設された埋込電極と、
    を備え、
    前記ゲートトレンチ電極の少なくとも表層部はリンを含んでおらず、
    前記ゲートトレンチ電極の前記表層部はノンドープポリシリコンで形成されており、前記ゲートトレンチ電極の前記表層部よりも内側はリンが添加されたドープドポリシリコンで形成されている、
    半導体装置。
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