TWI534902B - 功率半導體裝置及形成功率半導體裝置之方法 - Google Patents

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Description

功率半導體裝置及形成功率半導體裝置之方法
本發明係關於功率半導體裝置及形成功率半導體裝置之方法。特別是，本發明係關於絕緣閘功率半導體裝置。
功率半導體裝置(如金屬氧化物半導體場效應電晶體(MOSFET)和絕緣閘雙極電晶體(IGBT))在如汽車電子、電源、電信的應用中通常被用作功率裝置，該等應用需要裝置作業在幾十到幾百安培(A)的電流。
經由將用於該控制輸入的一絕緣閘場效應電晶體與在單個裝置中作為一開關的一雙極功率電晶體相結合，IGBT將MOSFET裝置的該等簡單閘驅動特性與雙極電晶體的高電流增益和低飽和電壓能力相結合。
在圖1中顯示一平面IGBT的一單元的典型簡化結構。眾所周知，一IGBT裝置的該主動區域包括複數個這種單元。該IGBT單元包括一電氣連接到一P+型陽極層4的陽極電極2。在該P+型陽極層4上形成一n型半導體層5。在該n型半導體層5上形成一n-型基極半導體層6以及在該n-型基極半導體層6上形成p型主體區域8。在該等p型主體區域8上形成N+型發射極區域10以及在該n-型基極半導體層6，該等p型主體區域8和該等n+型發射極區域10的部分上形成一作為一閘電極的多晶矽層區域12。一陰極電極14被電氣短路到該等p型主體區域8和該等n+型發射極區域10。經由施加一電壓到該閘電極以及因此穿過該閘氧化介電層13，該IGBT裝置導通並且將在連接該等n+型發射極區域與該p+型陽極層的該絕緣閘電極12下面的在該n+發射極區域10與該n-型基極半導體層6之間的該等p型主體區域8的表面形成一通道，允許一電流在該陽極與該陰極電極之間流動。
也已經開發溝槽閘IGBT，其中在延伸到該n-型基極半導體層中並且與該等n+型發射極區域交叉的溝槽中形成該等絕緣閘電極。
相對於標準MOSFET電晶體，IGBT的一個缺點是較慢的IGBT斷開時間。經由在設計或處理中的某些改變可實現更快的斷開時間，但是以在陽極與陰極電極間較高的飽和電壓降(Vcesat)為代價。具有較高Vcesat的裝置有更小的安全運行區(SOA)，這一般是不可取的。
減少Vcesat還使導通狀態損失減少以及晶粒大小減少，這使整個作業系統的大小減少。此外，經由減少Vcesat可改善熱行為。通常，可經由增加該MOSFET跨導(其是該IGBT裝置的較上部分)改良Vcesat。不幸地是，在短路的情況下，除了減少其跨導之外沒有什麼得以限制穿過該裝置之電流量(Icsat)，這繼而降級該Vcesat。
為了改良IGBT的性能，已經開發了許多減少Vcesat之方法。然而，因為減少了Vcesat，所以在飽和Icsat增加了該陽極電極中的電流。這降低了該裝置的短路能力。因此，在Vcesat與Icsat之間有一權衡，這在試圖減少Vcesat時需要考慮。
Mutsuhiro Mori、Kazuhiro Oyama、Taiga Arai、Junichi Sakano、Yoshitaka Nishimura、Koutarou Masuda、Katsuaki Saito、Yoshihiro Uchino及Hideo Homma在2007年6月「IEEE Transactions on Electron Devices」第54卷，第6號，第1515至1520頁的一標題為「具有電洞障壁層的高導電性平面閘IGBT(HiGT)(A Planar-Gate High-Conductivity IGBT(HiGT)With Hole-Barrier Layer)」的文章描述一種具有一雙擴散MOS結構和一在一p型基極區域周圍的n型電洞障壁層的平面IGBT。該電洞障壁層防止電洞流入該p型基極區域並且將它們儲存在該n型電洞障壁層中。不管該p型陽極層的注入效率，在該文章中所述的具有該電洞障壁層的該平面結構減少了Vcesat，同時它經由控制該電洞障壁層的平面載子濃度而保持高的崩潰電壓以及將Icsat保持在接近於傳統IGBT位準的一位準。經由植入而在該p型基極區域周圍形成該電洞障壁層。然而，相比於p型摻雜物，n型摻雜物的擴散率是非常低的，所以製造在該文章中所述的該結構實際上是很難實現的，尤其是因為很難自動對準該n型電洞障壁層和該p型基極區域。此外，必須使用一特殊遮罩以形成該電洞障壁層，該遮罩必須與該基極區域對準以便防止不利的崩潰電壓和臨限電壓變化。因此，在該文章中所述的該方法需要額外的關鍵製造步驟，該等製造步驟增加了製造該裝置的成本。
美國專利申請案第2005/0263853號描述一種溝槽閘IGBT，該IGBT具有一形成在一p型基極區域下面的載子儲存層以及具有一大於該n型基極半導體層的摻雜濃度之摻雜或雜質濃度。因為該載子儲存層是形成在該p型基極區域下面，所以來自該p+陽極層的該等電洞被阻止傳遞到該陰極電極並且該等電洞被儲存在該載子儲存層中。這導致該Vcesat電壓的減少。然而，該載子儲存層的存在增加了該臨限電壓的變化。該變化對於經由在該晶粒上的該閘電極控制該電流分佈是不利的。該專利申請案還描述了實施例，其中相比於除了鄰近於該等溝槽以外的該載子儲存層的區域，在該載子儲存層中的摻雜濃度在鄰近於該等溝槽的該載子儲存層的區域中是更少，以便控制該閘容量和短路電流以及防止臨限電壓的變化。例如可經由改變該載子儲存層的厚度而實現具有不同摻雜濃度的該載子儲存層的不同區域，其中較薄區域具有較低摻雜濃度。經由使用一特殊遮罩而選擇性植入形成該載子儲存層。該遮罩必須與該等溝槽自動對準以便防止形成太高摻雜的通道區域。因此，在該申請案中所揭露的該方法需要額外的關鍵製造步驟，該等製造步驟增加了製造該裝置的成本。
本發明提供一種功率半導體裝置及形成功率半導體裝置之方法，如在所附請求項中所述。
本發明的具體實施例被闡述在該等從屬請求項中。
本發明的這些和其他態樣從以下描述的該等實施例將是明顯的並且參考該等實施例闡明。
將以舉例方式參考所附圖式描述本發明的更多細節、態樣和實施例。
圖式中元件之圖解考量係簡化與明析，並未按尺寸比例繪製。
在以下描述中及在圖1至8中，某些區域被確定為是特殊材料、導電性及/或類型的。然而，這僅僅是為了解釋的方便並不意為是限制性的。熟習此項技術者基於此處所給的該描述將明白，可使用各種半導體材料以及可改變該裝置的各種區域的摻雜以便獲得不同裝置功能。
將參考一功率半導體裝置來描述本發明，該功率半導體裝置包括一平面N通道絕緣閘整流器(IGR)裝置。應明白，本發明並不限於平面N通道IGR裝置，且同樣適用於其他功率半導體裝置(例如，能夠支援大於600V電壓的功率半導體裝置)，如P通道裝置、溝槽閘裝置、IGBT裝置、MOSFET裝置、JFET、二極體、其他絕緣閘半導體裝置及/或類似裝置。
現參考圖2，按照本發明之一實施例之一功率半導體裝置包括一N通道IGR裝置，該N通道IGR裝置具有一主動區域和一終端區域，該終端區域圍繞著該主動區域。一IGR裝置在該主動區域中通常包括複數個具有某一形狀之半導體區域的基極單元，該形狀界定該等基極單元的形狀。例如，該等基極單元可具有以下形狀之任何一個形狀：六角形、指狀、條紋或波形。圖2及隨後圖式為了簡化只顯示一基極單元之一部分的簡化橫截面圖。
在一實施例中，該半導體裝置包括一p+型半導體基板200，該p+型半導體基板具有一第一表面202和一第二表面204。此處所述之該半導體基板可以是任何半導體材料或如氮化鎵、碳化矽、矽絕緣體(SOI)、矽、單晶矽等材料的組合，以及以上摻雜p型雜質(如硼)的組合。該p+型半導體基板200形成該半導體裝置之一電流電極層，該電流電極層在IGR的情況下是陽極層。
在該半導體基板200之該第一表面202上形成一n型半導體層208。在一實施例中，該半導體層208包括兩個磊晶層：一n磊晶層206和一n-磊晶層207。每層通常包含磊晶生長矽和一n型雜質(如砷或磷)。然而應明白，可替代使用磊晶生長矽或其他半導體材料或隨後摻雜的半導體材料。該n-磊晶層207具有50微米的厚度，且該n磊晶層206具有5微米的厚度。該n磊晶層206的摻雜濃度大於該n-磊晶層207的摻雜濃度，例如大了100倍。當該IGR裝置被斷開時，該n-磊晶層207在該陽極與通道之間提供該IGR裝置之一漂移區域，且因此需要一較低的摻雜濃度以便最大化該裝置的崩潰電壓能力。作為一種替代，半導體層208可能是一單一n型磊晶層或可包括一習知基本基板，如一摻雜一n型雜質的矽基板。在後者的情況下，陽極層200可能不是一基本基板而可能是一(例如)經由沈積而形成於該n型半導體基板208之一底表面上的層。
在該半導體層208上形成一n型磊晶層210。該n型磊晶層210是一覆蓋層，實質上它是大體上形成在所有該半導體層208和半導體基板200上且摻雜一n型雜質以便具有一摻雜濃度分佈，該濃度分佈從該磊晶層210之一第一表面216向該半導體層208增加。該磊晶層210可被認為包括一形成在該半導體層208上的隱埋層212和一形成在該隱埋層212上的半導體層214。該隱埋層212的摻雜濃度比該半導體層214的摻雜濃度大了5倍以上，並且也大於該n-磊晶層207。在一實施例中，該隱埋層212的摻雜濃度比該半導體層214的摻雜濃度大了10倍。該隱埋層212具有1至2微米的厚度，且該半導體層214具有1微米的厚度。該隱埋層212和該半導體層214的每個通常包含磊晶生長矽和一n型雜質，如砷或磷等。然而應明白，可替代使用磊晶生長矽或其他半導體材料或隨後摻雜的半導體材料。在一實施例中，在同一磊晶製程期間，經由改變n型雜質的濃度而形成該隱埋層212和該半導體層214，以便實現該等層212和214的不同摻雜濃度。在用於形成該半導體層208的該同一磊晶製程期間，還可形成該磊晶層210。
在一實施例中，該n-磊晶層207具有每立方釐米2E14個原子左右的摻雜濃度，該隱埋層212具有每立方釐米1E16個原子左右的摻雜濃度以及該半導體層214具有每立方釐米1E15個原子左右的摻雜濃度。
一p型基極區域218(稱為該主體區域218)從該磊晶層210的該第一表面216(即該半導體層214的該第一表面216)穿過該半導體層214延伸到該隱埋層212中，通常達到1.8至2.0微米的一深度。為了避免顯著降低該IGR裝置的崩潰電壓能力，通常配置該主體區域218的深度及該隱埋層212的深度使得該隱埋層212延伸到大體上在該主體區域218之下或至少延伸到與該主體區域218相同的深度。如果該隱埋層212在該主體區域218以下延伸太深，將降低該裝置的崩潰電壓能力，而如果該隱埋層212沒有延伸足夠深到該主體區域218中，不會實現減少Vcesat的全部好處。此外，該隱埋層212必須與該等發射極區域220有一特定距離，以便不會顯著影響該臨限電壓，該臨限電壓是大體上在該等發射極區域220以下的淨摻雜濃度的直接函數。換言之，該主體區域218與該磊晶層210之間的該PN接面的位置被配置成位於或大體上鄰近於具有最大摻雜濃度的該磊晶層210的一區域。N型區域220從該半導體層214的該第一表面216延伸到該p型主體區域218中。該等n型區域220提供該半導體裝置的電流電極區域。在圖1中所示的該實施例中，該等n型區域220是該IGR裝置的該等發射極區域220。
在該半導體層214的該第一表面216上形成一閘極區域224，該閘極區域形成該裝置的一閘極電極，使得它在該主體區域218的一部分、該半導體層214的至少一部分及該等發射極區域220的至少一部分上延伸。該多晶矽區域224由一層(如一閘極氧化層222)與該半導體層214隔離並且通常包括一摻雜多晶半導體材料，如多晶矽。在該絕緣閘極區域224上形成一介電層226。該介電層226可包括一矽氧化層或可包括幾個層，如氧化/氮化/氧化層。在作業中，經由施加適當電壓信號至該絕緣閘極區域224，該IGR導通並且在該絕緣閘極區域224下面的該主體區域218的一部分形成該IGR的一通道區域，使電流能夠在該等發射極區域220、該n-磊晶層207中的該漂移區域與該陽極層200之間流動。
在該介電層226上形成一金屬或歐姆層228並且接觸該等發射極區域220和該主體區域218以形成該陰極電極。一間隔230將該金屬層228與該絕緣閘極區域224隔離。
在該半導體基板200的該第二表面204上形成一金屬或歐姆層232。
圖3顯示圖2的該IGR裝置從該半導體層214的該第一表面216沿著該線A-A(如圖2中所示)延伸的摻雜濃度分佈。曲線300顯示該n型摻雜濃度，曲線302顯示該p型摻雜濃度以及曲線304顯示該淨摻雜濃度。
因此，從圖3可看出，該n-型摻雜濃度從該第一表面216穿過該磊晶層210而增加到在該隱埋層212之最大值，該隱埋層212延伸到大體上在該p型主體區域218以下，使得在該n-磊晶層207的該漂移區域中的摻雜濃度在或大體上鄰近於(例如在下面)在該主體區域218與該磊晶層210之間的該PN接面被增加。在裝置作業期間，當該IGR裝置導通時，從該陰極電極注入電子到該隱埋層212中。該隱埋層212增加的n型摻雜提供一準中性條件，其導致電洞數的增加，該等電洞被儲存在該隱埋層212中並且在被該反向PN接面(即在該主體區域218與該n-磊晶層207之間的該PN接面)收集之前被引入到在該主體區域218下面的該n-磊晶層207的該漂移區域中。這導致穿過該IGR裝置的該陽極和陰極的飽和電壓(即Vcesat)減少，這改良了裝置性能。當該IGR裝置是導通時，在該n-磊晶層207的該漂移區域內最終形成的電洞載子分佈是類似於一PIN整流器的電洞載子分佈。
在該第一表面216由該半導體層214提供的該減少的n型摻雜濃度補償在該隱埋層212中增加的摻雜，這確保該IGR裝置的臨限電壓不受影響。
藉由該磊晶半導體層214而在該表面具有一減少的n型摻雜濃度的另一好處是相比於利用表面植入的傳統配置增加了該通道長度。這導致該跨導的減少，該跨導是該通道寬度(或周長)與通道長度之間的比例，以及因此減少該Icsat(相比於經由植入的傳統加強表面摻雜)，因為Icsat是直接正比於該跨導。
隨著經由該跨導進一步減少該Icsat，這繼而降級該Vcesat。然而，經由應用該準中性條件到具有一高摻雜隱埋層212的兩種類型載子，提供關於由該層212(大多數載子)界定的摻雜分佈濃度的電洞數的增加。這補償了由於該跨導減少導致的Vcesat的減少並且使能夠恢復該Vcesat。
圖2顯示該IGR裝置的一主動區域的一基極單元的一部分。該主動區域由一終端區域包圍，該終端區域從該主動區域延伸到該裝置的邊緣(即該晶粒的邊緣)。該終端區域的作用是提供保護結構，該等保護結構在該裝置處於斷開狀態時保護在該主動區域的該邊緣的該等PN接面不受例如由於該接面曲率效應的影響。沒有某種保護形式，由於該結曲率效應，該等電位線的分佈在該最後PN接面周圍是彎曲的以及在該磊晶層的該表面附近的該接面發展出一峰值電場，其當該峰值電場超過該裝置的一臨限電場時高至足以導致該表面附近的衝擊離子突崩。這導致該終端區域的崩潰電壓能力小於該主動區域。為了不降低該裝置的整體崩潰電壓能力，因此理想地是確保在該終端區中的崩潰電壓理想上是大體上與該主動區域中的崩潰電壓相同。
因為該磊晶層210是形成在該半導體基板200上，所以該磊晶層210延伸穿過該裝置的該驅動區域和該裝置的該終端區域兩者。為了確保在該終端區域中的崩潰電壓不受該隱埋層212增加的摻雜濃度的影響，需要在該終端區域中使用額外的保護結構。這些額外的保護結構可包含以下一或多個：在該磊晶層的該表面中的保護環，如在美國專利5,032,878所揭露，其中相比於離該最後PN接面較近的該等保護環，離在該主動區域中的該最後PN接面最遠的保護環被進一步彼此間隔。
在美國專利5,032,878、5,075,739、5,777,373中所揭露的擊穿阻止(PTR)技術，其中在該等保護環之間形成一與該等保護環的導電類型相反的導電類型的加強區域，以增加該等環之間的擊穿電壓以及因此增加該裝置的崩潰電壓。
根據該WellFET配置形成具有一形狀的該等保護結構，如在PCT專利申請案第WO 03/107432號中所揭露。
隱埋浮動終端區，如在PCT專利申請案第IB2007/000582號中所述。
不同終端結構的更多細節可在PCT專利申請案第IB2007/000582號中找到。
圖4顯示一具有保護結構(如保護環400和表面加強區域402)的功率半導體裝置的一終端區域的一部分，該等保護結構可被用在具有大體上穿過整個該裝置的該覆蓋磊晶層210的一裝置的該終端區域中以補償由該隱埋層212提供的該增加的摻雜濃度。經由在該終端區域中使用額外的保護結構可很好地控制該裝置的崩潰電壓。
現將參考圖5至7描述一種形成一按照本發明的一實施例的功率半導體裝置的方法。為了簡化，只顯示在該主動區域中的該半導體裝置的一部分。
如圖5中所示，在該p+半導體基板200上形成該n磊晶層206以及接著在該n磊晶層206上形成該n-磊晶層207。該兩層都可由同一磊晶沈積製程形成，其中經由在該製程中改變該n型雜質的濃度獲得該等不同層206、207的不同摻雜濃度。
接著形成該磊晶層210，作為穿過該半導體基板200和該n-磊晶層207的一覆蓋層，以便提供形成在該n-磊晶層207上的該隱埋層212和形成在該隱埋層212上的該半導體層214，其中該隱埋層212具有一比該半導體層214更高(例如，高於5倍以上，以及在以實施例中是高於10倍)的摻雜濃度。該磊晶層210可被形成在與用於形成該等磊晶層206和207相同的磊晶裝置中。在這種情況下，用於形成該磊晶層210的該磊晶製程會慢得多(慢了50倍)並且在一更低溫度，以便實現該隱埋層212更高的摻雜濃度。
可在任何時候形成該陽極層200。因此，在一替代性實施例中，該方法可能以一n型半導體基板開始，在該n型半導體基板上形成一n-磊晶層207或該磊晶層210。
接著在該裝置的該終端區域中形成保護結構，如保護環及/或表面加強區域(未顯示)。在一替代性實施例中，可在生長該磊晶層210之前在該裝置的該終端區域中形成隱埋浮動終端區。
接著根據標準製程繼續該功率半導體裝置的製造。
例如，接著在該裝置上形成一介電層222，如氧化矽層。這是該閘極氧化層222。接著例如經由沈積而在該閘極氧化層222上形成一多晶矽層224或其他類型導電層。接著在該多晶矽層224上沈積一介電層226。該介電層226可包括一氧化矽層或可包括幾個層，如氧化/氮化/氧化層。
接著蝕刻該介電層226和該多晶矽層224以提供一主體開口500，經由該開口500可在該磊晶層210中形成該p型主體區域218。該蝕刻的多晶矽層224形成該IGR裝置的該絕緣閘極區域224。
接著經由該主體開口500在該磊晶層210中植入或擴散一p型材料(如硼(B11+))而形成該p型主體區域218。在一實施例中，使用每平方釐米5E13的摻雜劑量。該晶圓接著受到一高溫，例如1080℃左右，以驅動該p型主體區域218到該磊晶層210中，如圖5中所示。
在該介電層222的一部分上形成一遮罩600，以遮住該主體開口500並且留下開口602，如圖6中所示。接著經由植入一n材料(例如砷或磷)到該磊晶層210和該p主體區域218中而形成該等發射極區域220。
現參考圖7，在該介電層226和該閘極氧化層222上形成一介電層(未顯示)，如一TEOS層。接著蝕刻該介電層(未顯示)和該閘極氧化層222，以提供一間隔230和開口700。經由在該主體區域218中的該等發射極區域220之間離子植入而形成一重摻雜p+層(未顯示)。IGBT係眾所周知，該p+區域改良抗閂鎖性並且減少在該裝置中不想要的寄生雙極效應。
經部分處理過之該半導體裝置接著受到一低熱作業和短路驅動，以便將該等發射極區域220擴散到該磊晶層210中。例如，該半導體裝置被加熱到900-950。C溫度30分鐘。接著發生包含金屬化的其他處理步驟，其中在與該等發射極區域220和主體區域218接觸的該介電層226上形成一金屬層228以便提供該陰極電極，以及在該半導體基板200的該第二表面204上形成一金屬層232以形成該陽極電極，如圖2中所示，以及在該介電層226上形成一金屬層(未顯示)並且接觸該絕緣閘極區域224以形成該閘極電極(未顯示)。該間隔230隔離該陰極與該絕緣閘極區域224。
經由一覆蓋磊晶製程形成該磊晶層210，該覆蓋磊晶製程比植入n型層所需的該等製程步驟便宜，該等n型層必須與用在該等已知方法中的該通道對準。經由使用一單個晶圓磊晶反應器裝置，該磊晶層210的摻雜分佈是容易控制的，且為了工程目的比植入方法更靈活。具有調整該磊晶層210的摻雜分佈的靈活性使Vcesat與Icsat權衡能夠更容易縮放。
因此，使用標準製造工藝步驟可容易地形成更高摻雜濃度的隱埋層212，而不需要額外的遮罩和植入步驟。因此，按照本發明的方法實現Vcesat的減少而沒有顯著增加裝置製造的成本和複雜性。
可以平面及/或溝槽技術使用該磊晶層210，且因此可與很多裝置組態相容。圖8顯示在一溝槽閘極裝置中可如何使用該磊晶層210之一實例。與圖2的這些相同的特徵由相同參考數字參考。
對於該溝槽閘極裝置，在一p+半導體基板上形成一n半導體層208以及在該半導體層208上形成一n磊晶層210，如上所述。該覆蓋磊晶層210有一摻雜分佈，該摻雜分佈從一第一表面216向該半導體層208增加，例如如圖3中所示。該摻雜分佈將取決於該溝槽大小和該主體區域218的維數。接著在該磊晶層210上形成一遮罩層(未顯示)以及接著被圖案化並經蝕刻以提供一主體開口(未顯示)。接著經由該主體開口在該磊晶層210中植入或擴散一p型材料(如硼(B11+))而形成該p型主體區域218。該晶圓接著受到一高溫，例如1080℃左右，以驅動該p型主體區域218到該磊晶層210中。在該主體開口中形成一遮罩(未顯示)以遮住該主體開口並且留下該等發射極區域220的開口(未顯示)。接著經由植入一n材料(例如砷或磷)到該磊晶層210和該p主體區域218中，而形成該等發射極區域220。
接著形成溝槽800以便穿過該等發射極區域220、該主體區域218和該磊晶層210。接著在該等溝槽800的內壁上形成一閘極氧化層222以及在該等溝槽800中隱埋一閘極區域224(其作為該閘極電極)。接著根據標準製程繼續該溝槽閘極裝置的製造。
該隱埋層212的深度通常被配置成使得該隱埋層212延伸到大體上在該主體區域218以下或至少延伸到與該主體區域218相同的深度，但是不是與該等溝槽一樣深。如果該隱埋層212在該主體區域218以下延伸太深，將降低該裝置的崩潰電壓能力，而如果該隱埋層212沒有延伸足夠深到該主體區域218中，不會實現減少Vcesat的全部好處。此外，該隱埋層212必須與該等發射極區域220有一特定距離，以便不會顯著影響該臨限電壓，該臨限電壓是大體上在該等發射極區域220以下的淨摻雜濃度的直接函數。換言之，如在上述該平面配置中，該主體區域218與該磊晶層210之間的該PN接面的位置被配置成位於或大體上鄰近於具有最大摻雜濃度的該磊晶層210的一區域。
經由施加一電壓到該閘電極以及因此穿過該閘氧化層222，該裝置導通並且將在連接該等n+型發射極區域220與該p+型陽極層200的鄰近該溝槽的在該等n+發射極區域220與該半導體層208之間的該等p型主體區域218中形成一通道，允許一電流在該陽極與該陰極電極之間流動。
在以上說明書中，已經參考本發明的實施例的具體實例描述本發明。然而顯而易見的是，在不偏離本發明在所附請求項中闡述的較廣範圍下可在此做各種修飾和改變。
2．．．陽極電極
4．．．P+型陽極層
5．．．n型半導體層
6．．．n-型基極半導體層
8．．．p型主體區域
10．．．N+型發射極區域
12．．．多晶矽層區域
13．．．閘氧化介電層
14．．．陰極電極
200．．．p+型半導體基板
202．．．第一表面
204．．．第二表面
206．．．n磊晶層
207．．．n-磊晶層
208．．．n型半導體層
210．．．n型磊晶層
212．．．隱埋層
214．．．半導體層
216．．．第一表面
218．．．p型基極區域
220．．．發射極區域
222．．．介電層
224．．．閘極區域
226．．．介電層
228．．．金屬層
230．．．間隔
232．．．歐姆層
300．．．曲線
302．．．曲線
304．．．曲線
400．．．保護環
402．．．表面加強區域
500．．．主體開口
600．．．遮罩
602．．．開口
700．．．開口
800．．．溝槽
圖1是一典型IGBT裝置的一單元的一部分的示意性橫截面圖；
圖2是按照本發明的一實施例的一功率半導體裝置的一部分的示意性橫截面圖；
圖3是穿過圖2的該線A-A的該等摻雜濃度分佈的圖形化表示；
圖4是一功率半導體裝置的一終端區域的一部分的示意性橫截面圖；
圖5-7是在不同製造階段期間圖2的該半導體裝置的該部分的示意性橫截面圖；
圖8是按照本發明的另一實施例的一溝槽閘功率半導體裝置的一部分的示意性橫截面圖。
200．．．p+型半導體基板
202．．．第一表面
204．．．第二表面
206．．．n磊晶層
207．．．n-磊晶層
208．．．n型半導體層
210．．．n型磊晶層
212．．．隱埋層
214．．．半導體層
216．．．第一表面
218．．．p型基極區域
220．．．發射極區域
222．．．介電層
224．．．閘極區域
226．．．介電層
228．．．金屬層
230．．．間隔
232．．．歐姆層

Claims (19)

  1. 一種形成一功率半導體裝置之方法，其包括：形成一第一導電類型之一第一半導體層(208)，其延伸穿過該功率半導體裝置；在該第一半導體層(208)上形成該第一導電類型之一磊晶層(210)，該磊晶層具有一摻雜濃度，該摻雜濃度從該磊晶層之一第一表面(216)向該第一半導體層(208)增加，以提供鄰近於該第一表面之一第一區域，該第一區域具有小於鄰近於該第一半導體層之一第二區域的一摻雜濃度；在該磊晶層(210)中形成一第二導電類型之一主體區域(218)，其從該磊晶層之該第一表面(216)延伸到該磊晶層中，其中在該主體區域(218)與該磊晶層(210)之間之一PN接面延伸穿過該第一區域並進入該第二區域，使得該PN接面之一最大深度是位於或大體上鄰近於具有一最大摻雜濃度之該磊晶層(210)之一區域；以及形成一閘極區域(224)，使得該閘極區域鄰近於該主體區域之至少一部分，其中在該半導體裝置之作業中，鄰近於該閘極區域(224)之該主體區域之該部分作為該半導體裝置之一通道區域。
  2. 如請求項1之方法，其中形成一磊晶層(210)包括形成一覆蓋磊晶層(210)，其大體上延伸穿過該第一半導體層(208)之全部。
  3. 如請求項1或2之方法，其中該第一半導體層(208)是一磊 晶層(208)，且其中形成該第一半導體層(208)和該磊晶層(210)之該等步驟是在同一磊晶裝置中實施。
  4. 如請求項1或2之方法，其中該第一半導體層具有該第一導電類型之一第一摻雜濃度，且其中穿過該磊晶層(210)之該摻雜濃度大於該第一摻雜濃度。
  5. 如請求項1或2之方法，其中形成該閘極區域(224)之該步驟包括在該磊晶層(210)之該第一表面(216)上形成該閘極區域(224)，使得該閘極區域(224)在該主體區域(218)之一部分和該磊晶層(210)之至少一部分上延伸。
  6. 如請求項1或2之方法，進一步包括在該主體區域(218)中形成該第一導電類型之一電流電極區域(220)，其從該第一表面(216)延伸到該主體區域(218)中。
  7. 如請求項1或2之方法，其中形成一第一半導體層(208)包括在一半導體基板(200)上形成該第一半導體層。
  8. 如請求項7之方法，其中該半導體基板(200)是屬該第二導電類型的並且具有一第一表面(202)和一第二表面(204)，其中該第一半導體層(208)係形成在該半導體基板(200)之該第一表面(202)上，且其中該方法進一步包括在該半導體基板(200)之該第二表面(204)上形成一電流電極(232)。
  9. 如請求項1或2之方法，其中該功率半導體裝置包括一主動區域和一在該主動區域周圍之終端區域，其中該第一半導體層(208)和該磊晶層(210)延伸穿過該主動區域和該終端區域，且其中該主體區域(218)和該閘極區域 (224)係形成在該主動區域中，該方法進一步包括在該終端區域中形成至少一保護結構(400、402)，以補償該磊晶層(210)之摻雜濃度。
  10. 如請求項9之方法，其中該保護結構包括以下至少其中之一：在該終端區域中之該第二導電類型之一終端區(400)，該至少一終端區從該磊晶層(210)之該第一表面(216)延伸到該磊晶層(210)中；及在該磊晶層(210)中之鄰近於該磊晶層之該第一表面(216)之該第一導電類型之一終端區(402)。
  11. 一種功率半導體裝置，其包括：一第一導電類型之一第一半導體層(208)，其延伸穿過該功率半導體裝置；一形成於該第一半導體層(208)上之該第一導電類型之磊晶層(210)，該磊晶層具有一摻雜濃度，該摻雜濃度從該磊晶層(210)之一第一表面(216)向該第一半導體層(208)增加，以提供鄰近於該第一表面之一第一區域，該第一區域具有小於鄰近於該第一半導體層之一第二區域的一摻雜濃度；一形成於該磊晶層(210)中之一第二導電類型之主體區域(218)，其從該磊晶層(210)之該第一表面(216)延伸到該磊晶層中，其中在該主體區域(218)與該磊晶層(210)之間之一PN接面延伸穿過該第一區域並進入該第二區域，使得該PN接面之一最大深度是位於或大體上鄰近於 具有一最大摻雜濃度之該磊晶層(210)之一區域；以及一鄰近於該主體區域之至少一部分之閘極區域(224)，其中在該半導體裝置之作業中，鄰近於該閘極區域(224)之該主體區域之該部分作為該半導體裝置之一通道區域。
  12. 如請求項11之功率半導體裝置，其中該磊晶層(210)是一覆蓋磊晶層(210)，其大體上延伸穿過該第一半導體層(208)之全部。
  13. 如請求項11或12之功率半導體裝置，其中該第一半導體層具有該第一導電類型之一第一摻雜濃度，且其中穿過該磊晶層(210)之該摻雜濃度大於該第一摻雜濃度。
  14. 如請求項11或12之功率半導體裝置，其中該閘極區域(224)係形成在該磊晶層(210)之該第一表面(216)上，使得該閘極區域(224)在該主體區域(218)之至少一部分和該磊晶層(210)之至少一部分上延伸。
  15. 如請求項11或12之功率半導體裝置，進一步包括在該主體區域(218)中形成該第一導電類型之一電流電極區域(220)，其從該第一表面(216)延伸到該主體區域(218)中。
  16. 如請求項11或12之功率半導體裝置，進一步包括一半導體基板(200)，其中該第一半導體層(208)係形成於該半導體基板(200)上。
  17. 如請求項16之功率半導體裝置，其中該半導體基板(200)係屬該第二導電類型並且具有一第一表面(202)和一第二 表面(204)，其中該第一半導體層(208)係形成於該半導體基板(200)之該第一表面(202)上，且該半導體裝置進一步包括一形成於該半導體基板(200)之該第二表面(204)上之電流電極(232)。
  18. 如請求項11或12之功率半導體裝置，其中該功率半導體裝置包括一主動區域和一在該主動區域周圍之終端區域，其中該第一半導體層(208)和該磊晶層(210)延伸穿過該主動區域和該終端區域，且其中該主體區域(218)和該閘極區域(224)係形成在該主動區域中，該半導體裝置進一步包括至少一形成在該終端區域中之保護結構(400、402)以補償該磊晶層(210)之摻雜濃度。
  19. 如請求項18之功率半導體裝置，其中該保護結構包括以下至少其中之一：在該終端區域中之該第二導電類型之一終端區(400)，該至少一終端區從該磊晶層(210)之該第一表面(216)延伸到該磊晶層(210)中；及在該磊晶層(210)中之鄰近於該磊晶層之該第一表面(216)之該第一導電類型之一終端區(402)。
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