JP2008543031A - カソードセル設計 - Google Patents
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Abstract
【解決手段】 n型第3の層(8)によって囲まれたpチャネルウェル領域(6)を具備しているアクティブセル(5)を有するnチャネル絶縁ゲート半導体デバイス。このデバイスは、増強された安全動作を可能とするアクティブ半導体セル(5)の外側でチャネルウェル領域(6)に隣接して形成された付加的なウェル領域(11)を更に備えている。アクティブセル(5)の外側の付加的なウェル領域(11)は、セルピッチ、すなわちセル間隔のためのデザインルールおよび、セルの間のホールドレナージに関して、アクティブセル設計に影響を及ぼさない。それ故、低いオン状態損失のためのエミッタ側で最適キャリアプロファイルをもたらす。
【選択図】
Description
− 第2の導電型のチャネルウェル領域、
− 前記第1の層より高いドーピング密度を有する第1の導電型のソース領域、
− ドーピング密度を第1の層より高く、および、ソース領域のドーピング密度より低くしている第1の導電型の第3の層、および、
− 上部側に形成され、および、ソース領域、および、チャネルウェル領域にコンタクトするエミッター電極。
− 半導体デバイスは、第1の層中でアクティブ半分導体セルの外側でチャネルウェル領域に隣接して形成される第2の導電型の付加的なウェル領域を更に備え、前記付加的なウェル領域は、チャネルウェル領域より高ドーピング濃度を有し、前記付加的なウェル領域は、エミッター電極に前記チャネルウェル領域を介して電気的に接続されている。付加的なウェル領域より上に形成されているゲート電極またはソース領域の場合には、それで、導電チャネルが形成されないために、前記ゲート電極だけ、または前記ソース領域だけは、付加的なウェル領域より上に形成され、前記ソース領域と一緒に前記ゲート電極は形成されない、または、
− 半導体デバイスは、第1の層と、付加的なウェル領域との間の接合を有し、それは、第1の層と、チャネルウェル領域との間の接合より深く、半導体デバイスより高ドーピング濃度を有する付加的なウェル領域の代わりである。
− 前記第1および第2の層2、および、3の部分、
− p型チャネルウェル領域6、
− 前記第1の層2より高いドーピング密度を有する(n+)型ソース領域7、
− 前記第1の層2より高いドーピング密度を有し、ソース領域のドーピング密度より低い第3のn型層8、
− 前記上部側21に形成され、ソース領域7およびチャネルウェル領域6にコンタクトするエミッター電極9、および、
− 前記下部側31に形成され、前記第2の層3のコンタクトするコレクター電極10。
− 半導体デバイスの全エリアに対する付加的なウェル領域11のエリアの比率は、アクティブセル面積、および、オン状態の間、および、ターンオフの間のホールドレナージの最大利用に応じて選ばれる。この比率は、0.01(1パーセント)から0.1(10パーセント)までの範囲である。これは、付加的なウェル領域11の幅を考慮する。それは、1〜1000μm(マイクロメートル)の間のどこかを選ぶことができ、デザインレイアウトに依存する。もし面積比が0.1の値以下にあるならば、それで、ホールドレイン効果はIGBTのオン状態において明瞭にならない。それ故、付加的なウェル領域11の小さいエリアは、顕著にキャリアプロファイルに影響を及ぼさない。そして、低いオン状態損失をもたらす。
Claims (6)
- 第1の導電型の、上部側(21)を有する第1の層(2)と、前記上部側(21)に形成され、アクティブ半導体セル(5)を有する絶縁ゲート電極(4)を有する絶縁ゲート半導体デバイス(1)であって:
− 前記第1の層(2)の部分と、
− 第2の導電型のチャネルウェル領域(6)と、
− 前記第1の層(2)より高いドーピング密度を有する前記第1の導電型のソース領域(7)と、
− 前記第1の層(2)より高ドーピング密度を有する前記第1の導電型の第3の層(8)と、
− 前記上部側(21)に形成され、ソース領域(7)と、チャネルウェル領域(6)とにコンタクトするエミッター電極(9)と、を具備し、
前記チャネルウェル領域(6)、前記ソース領域(7)、および前記第3の層(8)は、前記第1の層(2)内に形成され、前記上部側(21)に隣接し、
前記第3の層(8)は、前記チャネルウェル領域(6)と、前記第1の層(2)とを少なくとも部分的に分離し、
前記半導体デバイス(1)は、前記第1の層(2)内に前記アクティブ半導体セル(5)の外側で前記チャネルウェル領域(6)に隣接して形成された前記第2の導電型の付加的なウェル領域(11)を更に具備し、
前記付加的なウェル領域(11)は、前記エミッター電極(9)に前記チャネルウェル領域(6)を介して電気的に接続され、
ゲート電極(4)またはソース領域(7)が前記付加的なウェル領域(11)より上に形成されている場合には、導電チャネルが形成されないために、前記ゲート電極(4)だけ、または前記ソース領域(7)だけが、前記付加的なウェル領域(11)より上に形成され、前記ソース領域(7)と一緒に前記ゲート電極(4)が形成されず、
前記付加的なウェル領域(11)は、次の特徴のうちの少なくとも1つを有することを特徴とする:
− 前記チャネルウェル領域(6)より高ドーピング密度を有する前記付加的なウェル領域(11)、または
− 前記第1の層(2)と、前記チャネルウェル領域(6)との間の接合より深い前記第1の層(2)と、前記付加的なウェル領域(11)との間の接合を有する半導体デバイス(1)。 - 前記半導体デバイス(1)は、前記第1の層(2)と、前記チャネルウェル領域(6)との間の接合より深い前記第1の層(2)と、前記付加的なウェル領域(11)との間の接合を有することを特徴とする請求項1に記載の半導体デバイス(1)。
- 前記半導体デバイスの全エリアに対する前記半導体デバイス(1)の全ての前記付加的なウェル領域(11)の全面積の比率は、0.01から0.10までの範囲であることを特徴とする請求項1又は2に記載の半導体デバイス(1)。
- 前記チャネルウェル領域(6)は、5から200まで範囲とする、ストライプの幅によって割られた前記ストライプの長さとして規定されるアスペクト比を有する前記ストライプの形状を有し、
前記半導体デバイス(1)内の全てのチャネルウェル領域(6)は、互いに並列して配置され、
前記付加的なウェル領域(11)は、前記チャネルウェル領域(6)の長い側と直角をなして位置合わせされることを特徴とする請求項1〜3のうちのいずれか1項に記載の半導体デバイス(1)。 - 前記付加的なウェル領域(11)は、ストライプの形状を有し、互いに並列して配置され、
前記付加的なウェル領域(11)は、2〜200マイクロメートルの範囲の幅を有し、
前記付加的なウェル領域(11)は、50〜2000マイクロメートル離れて間隔を置かれることを特徴とする請求項1〜4のうちのいずれか1項に記載の半導体デバイス(1)。 - 前記付加的なウェル領域(11)は、ストライプの形状を有し、互いに並列して配置され、
前記付加的なウェル領域(11)は、前記チャネルウェル領域(6)に位置づけられた電気的伝導コンタクトを介して前記エミッター電極(9)に電気的に接続されることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体デバイス(1)。
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