CN102738236A - 绝缘栅型半导体装置 - Google Patents
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Abstract
本发明公开一种绝缘栅型半导体装置。将MOSFET的栅极电极从基板周围引出的栅极引出线的引出部成为不能够配置以与元件区域内的效率相同地发挥作用的MOSFET晶体管单元。即，如果将栅极引出线例如沿着芯片的四边配置，则非工作区域增加，因此，扩大元件区域的面积和缩小芯片面积受到制约。在所述绝缘栅型半导体装置中，将栅极引出线和连接栅极引出线与保护二极管的导电体沿着芯片的同一边配置为不弯曲的直线状。并且，在栅极引出线和导电体的上部重叠并延伸且将保护二极管连接于栅极引出线和导电体的第一栅极层的弯曲部设为零或一个。而且，将保护二极管与导电体或栅极引出线邻接配置，并将保护二极管的一部分与栅极焊盘部靠近配置。
Description
技术领域
本发明涉及一种绝缘栅型半导体装置，特别是涉及一种有助于降低接通电阻的绝缘栅型半导体装置。
背景技术
在槽结构的绝缘栅型半导体装置中，已知俯视时槽的图案为格子状的结构(例如参照专利文件1)。
在槽结构的绝缘栅型半导体装置中，降低接通电阻成为重要课题，作为解决该课题的方法之一，正在进行晶体管单元(トランジスタセル)的微小化。作为晶体管单元的微小化的一个例子，已知在槽内埋设使埋设于槽内的栅极电极与设置在基板表面的源极电极绝缘的层间绝缘膜，并使基板表面平坦化的结构。在该结构中，槽在俯视基板时形成为条状，源极区域与槽交叉配置(例如参照专利文件2)。
如专利文件2所述，设置在基板上的槽以及埋设在该槽中的栅极电极(以下将这些统称为槽栅)呈条状，且以与槽栅正交的方式配置n型半导体区域(源极区域)和p型半导体区域(基极区域或体区域)，这种构成与如专利文件1所述的槽栅为格子状的图案相比，能够缩小槽栅间的宽度，具体而言，槽栅的间隔能够缩小到格子状图案中的槽栅间的宽度的三分之一。
并且，与槽栅为条状且在相邻的槽栅之间与该槽栅平行地将n型半导体区域与p型半导体区域邻接配置的构成相比，专利文件2的图案能够缩小槽栅之间的宽度且降低接通电阻。
专利文件1：(日本)特开2010-238796号公报
专利文件2：(日本)特开2009-224458号公报
但是，已知在如上所述的条状的槽栅结构中，充填在槽内的多晶硅中产生空隙，该空隙是产生特性偏差(接通电阻偏差、阈值电压(Vp)偏差、正向电压(Vf)偏差)的原因。
并且，为了进一步提高特性，还需要降低接通电阻。
发明内容
本发明鉴于上述课题，提供一种绝缘栅型半导体装置，其具有：一导电型的半导体层；逆导电型的沟道层，其设置在所述一导电型的半导体层表面；多个条状的第一槽，该第一槽的深度设置为贯穿该沟道层并到达所述一导电型半导体层，该第一槽在第一方向上延伸；第二槽，其与相邻的一组所述第一槽分别交叉为T形且在第二方向上延伸；第一绝缘膜，其设置在所述第一槽和所述第二槽的内壁；栅极电极，其埋设在所述第一槽和所述第二槽；第二绝缘膜，其埋设在所述第一槽和所述第二槽的所述栅极电极上；一导电型的源极区域，其在所述第二方向上延伸且在所述沟道层表面设置为条状。
根据本发明，能够得到以下效果。
第一，通过在条状的槽栅(第一槽)中设置交叉为T形(三岔路状)的槽栅(第二槽)，能够在槽内良好地埋入多晶硅，能够抑制空隙的产生，从而能够降低特性偏差(接通电阻偏差、阈值电压偏差、正向电压偏差)。
第二，通过追加第二槽(槽栅)，与只有条状的槽栅结构相比，能够增加总栅极长度。具体而言，总栅极长度能够增加约2.5％，有助于降低接通电阻。
第三，通过将俯视时的体区域的图案设置为由外框部和条状部构成的梯子状(目字形)图案，能够在元件区域的外周端部增加体区域的面积，并且能够提高抗雪崩能力。
第四，通过使栅极引出线的连接部沿着芯片的一边设置为不弯曲的直线状，能够缩小周边区域的面积，从而实现扩大元件区域的面积和芯片尺寸的小型化。
第五，不论是在栅极引出线的连接部，还是在与该栅极引出线连接的栅极金属层，都能够避免在芯片的角部形成以小曲率弯曲的弯曲部，由此实现扩大元件区域的面积和芯片尺寸的小型化。
附图说明
图1是说明本发明实施方式的绝缘栅型半导体装置的俯视图。
图2(A)、(B)是说明本发明实施方式的绝缘栅型半导体装置的俯视图。
图3(A)～(C)是说明本发明实施方式的绝缘栅型半导体装置的剖面图。
图4(A)～(C)是说明本发明实施方式的绝缘栅型半导体装置的剖面图。
附图标记说明
1n+型硅半导体基板
2n-型半导体层
6槽
61第一槽
62第二槽
63第三槽
7栅极电极
8栅极引出线
81引出部
82连接部
具体实施方式
以p沟道型MOSFET为例，参照图1至图4说明本发明的实施方式。
图1是本实施方式的MOSFET100的俯视图。
构成MOSFET100芯片的基板SB是在p+型硅半导体基板(未图示)上层叠p-型半导体层2来构成的。p-型半导体层2是例如在p+型硅半导体基板上通过例如外延生长等来形成的硅半导体层。元件区域20(单点划线)设置在p-型半导体层2的表面。
元件区域20被与MOSFET100的源极区域(未图示)连接的源极电极17覆盖。
槽6具有第一槽61、第二槽62及第三槽63。第一槽61以俯视时沿着第一方向(X方向)延伸的条状相互平行地设置有多个。
第二槽62在交叉部CR以与相邻的一组第一槽61连接的状态与第一槽61交叉为T形且在与X方向垂直的第二方向上延伸。
第三槽63以与相邻的一组第一槽61的终端部连接的状态在第二方向上延伸。
栅极电极7埋设在槽6(第一槽61、第二槽62及第三槽63)内。以下有时将槽6和埋设在该槽6中的栅极电极7统称为槽栅TG。
源极区域15是在沟道层表面扩散了p+型杂质的杂质区域，以在Y方向上延伸的条状设置有多个。
体区域14是在设置于p型半导体层2表面的n型沟道层(未图示)的表面扩散了n+型杂质的杂质区域，体区域14包围所有所述源极区域的外侧而与所述源极区域邻接。并且，体区域14设置到槽6的外侧以包围所有槽6。体区域14设置到第三槽63的外侧。体区域14在俯视时是由画框状的外框部14T与在Y方向上延伸的条状部14S构成的梯子状(目字形)图案，源极区域15与体区域14沿着Y方向邻接且交替配置。需要说明的是，为了便于说明，在图1中使元件区域20与体区域14的大小不同，但是在本实施方式中将直到体区域14(外框部14T)形成的区域为止设为元件区域20。
栅极引出线8配置在元件区域20外的基板SB的周边区域21，将栅极电极7引出到n-型半导体层2表面并与栅极焊盘部28连接。
栅极引出线8包括引出部81和连接部82。引出部81与第三槽63的一端(在此为右端)连接，并以与元件区域20的栅极电极7相同的构成将栅极电极7引出到元件区域20外。即引出部81通过在设置于基板SB的第一槽61埋设掺杂了杂质的多晶硅而构成。
连接部82以在元件区域20外连接多个引出部81的方式在基板SB表面对多晶硅构图而形成。连接部82在俯视时例如沿着基板SB(芯片)的一边以不弯曲的直线状延伸，与相邻的多个引出部81连接。并且，连接部82的一端经由例如电阻器(未图示)或设置在栅极焊盘部28下方的保护二极管(未图示)等与栅极焊盘部28连接。
并且，在栅极引出线8的连接部82上设置有与该连接部82连接的栅极金属层18，栅极金属层18与连接部82重叠且在基板SB的周边区域21延伸，并与栅极焊盘部28连接。栅极电极7经由栅极引出线8、栅极金属层18与栅极焊盘部28连接。栅极金属层18的弯曲部为零或一个，在此作为一个例子，栅极金属层18不弯曲而是沿着基板SB(芯片)的一边设置为直线状。
通过将栅极引出线8的连接部82沿着半导体基板的一边设置为不弯曲的直线状，能够避免这些连接部82在芯片的角部形成弯曲的弯曲部。
例如，如果连接部82延伸到芯片的角部而存在弯曲部，则元件区域20需要与该弯曲部以规定距离分开。但是，如果不存在弯曲部，则分开距离不受制约，与之相应地能够扩大元件区域20。
另外，如果存在与连接部82连接的电阻器，则电阻器也不弯曲而设置为直线状。
由此也能够使与栅极引出线8重叠并连接的栅极金属层18的弯曲部设定为最小。例如，根据栅极焊盘部28的配置情况，为了与该栅极焊盘部连接，也有时使栅极金属层18弯曲，但在芯片的角部不配置栅极金属层18。通过使栅极金属层18的弯曲部设定为最小，能够扩大元件区域20。
在本实施方式中，所有的第一槽61通过第二槽62或第三槽63连接，对此将在后面叙述。因此，例如在图1的栅极焊盘部28付近，即使存在没有与引出部81连接的第三槽63，也能够将栅极电位施加在所有栅极电极7上。虽然在图1中芯片的大致整个右边设置有栅极引出线8和栅极金属层18，但是，该栅极引出线8和栅极金属层18的设置长度也可以小于图示的长度(例如芯片边长的二分之一左右)。如果栅极引出线8和栅极金属层18的配置面积变小，则与之相应地能够扩大元件区域20。另外，引出部81也可以构成为与右端的所有第三槽63连接。
图2是元件区域20的局部俯视图，图2(A)是包括槽栅TG的终端部TR的元件区域20的俯视图，图2(B)是图2(A)的放大图。图2表示图1所示的元件区域20的上端部和左上角部分。即，配置在图2的最上段的槽栅TG是元件区域20最上段的槽栅TG。
如图2(A)所示，相邻的两个第一槽61(61a，61b)相互平行，并且例如以0.54μm的距离(间隔p1)分开配置。在元件区域20配置有多组第一槽61，且彼此以同等间隔p1分开。
第二槽62在一组第一槽61中至少设置有一个。在本实施方式中，将在每组的第一槽61分别设置多个第二槽62的情况作为一个例子来说明。第二槽62例如以同等的距离(间隔p2)分开。在此，第二槽62的间隔p2大于第一槽61的间隔p1。
第二槽62在交叉部CR与第一槽61交叉成T形，因此第二槽62(62a)与第二槽62(62b)以相互错开间隔p2的二分之一的状态配置，第二槽62(62a)设置在一组的第一槽61(61a，61b)之间，第二槽62(62b)分别设置在分别与一组的第一槽61a，61b相邻的第一槽61c，61d和第一槽61a，61b之间。
体区域14设置到源极区域15两端的外侧，以包围在Y方向上延伸的源极区域15的两端(在图2中是上下端)，并且体区域14设置到终端部TR的外侧以包围在X方向上延伸的槽栅TG的终端部TR。作为一个例子，在元件区域20的大致整个面上，将体区域14作为一个连续的区域注入杂质，并且将源极区域15的杂质注入成与第一槽61正交的Y方向上延伸的条状，从而在源极区域15之间配置有与该源极区域15邻接的体区域14。即，体区域14在俯视时具有画框状的外框部14T与Y方向的条状部14S两端连接的梯子状(目字形)图案。外框部14T配置在源极区域15两端的外侧且配置在槽栅TG的终端部TR的外侧。
体区域14的条状部14S与源极区域15在正交于第一槽61延伸方向的Y方向上延伸并且邻接而交替地配置。第一槽61的沿X方向的侧壁与体区域14的条状部14S和源极区域15交替地邻接。第二槽62的侧壁与源极区域15邻接。
如图2(B)所示，在一组的第一槽61(61a，61b)中相向的侧壁的局部设有开口，该开口部分与在Y方向上延伸的第二槽62的两端部分连接。即，第二槽62在与第一槽61的交叉部CR(画圆的部分)均交叉为T形(三岔路状)而不是十字形。
槽6的内壁由栅极绝缘膜11覆盖。栅极绝缘膜11例如为氧化膜，其连续覆盖第一槽61、第二槽62及第三槽63的内壁。需要说明的是，槽栅TG还包括栅极绝缘膜11。并且，槽栅TG通过第三槽63在终端部TR连接为“コ”形(U形)。
除槽栅TG的终端部TR附近之外，体区域14不与第二槽62邻接而配置在第二槽62之间。在槽栅TG的终端部TR附近，体区域14T和与终端TR最近的第二槽62邻接设置，该体区域14T配置为延伸到终端部TR的外侧。即，与终端部TR最近的第二槽62的一侧侧壁与源极区域15邻接，而另一侧侧壁与体区域14(外框部14T)邻接。
在本实施方式中，通过将体区域14设置为俯视时呈梯子状的图案，能够在外框部14T增加体区域14的面积，因此能够在元件区域20外周端部付近充分保证体区域14的面积，有助于提高抗雪崩能力。
进一步，通过邻接的两条第一槽61与两条第二槽62划分有用阴影表示的一个区域α。对于一个区域α而言，体区域14(条状部14S)在两处与源极电极17进行欧姆接触。并且，体区域14的条状部14S和与之相邻的条状部14S的距离W1是从条状部14S到相邻的第二槽62的距离W2的一倍至两倍。由此，使源极区域15下部的沟道层4中的电位均匀上升，从而谋求抑制寄生动作。
需要说明的是，也可以通过掩膜使体区域14形成为梯子状(目字形)的图案(注入杂质离子)，并在其间将源极区域15配置为条状。
参照图3和图4说明MOSFET100的剖面结构。图3(A)、(B)、(C)分别是图2的a-a向、b-b向、c-c向剖面图，图4(A)、(B)、(C)分别是图2的d-d向、e-e向、f-f向剖面图。
如图3(A)所示，基板SB构成为在p+型硅半导体基板1上设置有p-型半导体层(例如p-型硅外延层)2。在成为漏极区域的p-型半导体层2表面设置有作为n型杂质(例如磷(P))的扩散区域的沟道层4。
槽6在a-a向剖面中是第一槽61，其贯穿沟道层4到达p-型半导体层2。在第一槽61的内壁设置有栅极绝缘膜11。栅极绝缘膜11的膜厚根据MOSFET100的驱动电压设定为数百
左右。并且，在第一槽61内部通过埋设导电材料而设置栅极电极7。导电材料例如是多晶硅，为了谋求低电阻化，在该多晶硅中导入有例如p型杂质(例如硼(B))。
体区域14设置在与第一槽61邻接的沟道层4表面，该体区域14是杂质浓度大于沟道层4的n+型杂质(例如磷(P))的扩散区域。在该剖面中第一槽61与体区域14邻接，且在第一槽61之间只配置有体区域14而未配置有源极区域。
在第一槽61的栅极电极7上埋设有层间绝缘膜16。在基板SB表面设置有溅射铝(Al)等并构图成规定形状的源极电极17。源极电极17大致平坦地覆盖基板SB表面且设置在元件区域20的整个面上，在该剖面中与体区域14接触。并且，在基板SB的内表面设置有漏极电极19。
如图3(B)所示，在b-b向剖面中第一槽61与源极区域15邻接，在第一槽61之间的沟道层4表面只设置有源极区域15。
源极区域15是p+型杂质(例如硼(B))的扩散区域。在该剖面中源极电极17与源极区域15接触。需要说明的是，在制造工序中，例如在元件区域20的大致整个面上注入体区域14的杂质，接着将源极区域15的杂质注入成条状的情况下，以消除体区域14的杂质为条件在源极区域15的杂质注入区域进行离子注入。由此，如图3(B)所示，源极区域15的形成深度达到体区域14的形成深度，在源极区域15的下方不配置体区域14。
如图3(C)所示，在c-c向剖面中设置有第一槽61与第二槽62。并且，在与第一槽61邻接的沟道层4表面只配置有源极区域15，源极区域15与源极17接触。
如图4(A)所示，在d-d向剖面中配置有第二槽62，在与第二槽62邻接的沟道层4表面配置有源极区域15。并且，在相邻的第二槽62之间，源极区域15与体区域14交替邻接配置。如该剖面所示，体区域14之间的源极区域15也存在不与第一槽61邻接的情况。源极17与源极区域15和体区域14接触。
并且，图4(A)的左侧的第二槽62是与终端部最近的第二槽62，其一侧侧壁与源极区域15邻接，而另一侧侧壁与体区域14邻接。
如图4(B)所示，在e-e向剖面中只配置有第一槽61，栅极电极7通过在栅极电极7上部埋设在第一槽61内的层间绝缘膜16与源极17绝缘。
如图4(C)所示，在f-f向剖面中配置有第二槽62，在与第二槽62邻接的沟道层4表面配置有源极区域15。并且，在沟道层4表面，体区域14与源极区域15交替邻接配置，源极17与源极区域15和体区域14接触。
为了得到上述结构的制造方法的一个例子如下所述。在p-型半导体层2形成槽6，在槽6埋入多晶硅形成栅极电极7，之后在整个面形成沟道层4，并在整个面离子注入n+型杂质。然后，在相互分开的多个条状区域离子注入p+型杂质。然后，扩散n+型杂质和p+型杂质形成具有外框部和条状部的梯子状的体区域14和与条状部邻接的源极区域15。然后，在栅极电极7上部填入层间绝缘膜16，形成覆盖元件区域20的源极17。
这样，在本实施方式中，将第一槽61形成为条状，与所述第一槽61正交地配置源极区域15和体区域14(条状部14S)。在第一槽61(槽栅TG)为条状的情况下，只要在沿着槽栅TG的任一区域形成有源极区域15和体区域14，晶体管就能够工作。因此，与槽栅形成为格子状的结构比较，良好地达到为了形成源极区域和体区域的掩模而进行的掩模对准精度，相应地能够使第一槽61的间隔p1减小。
具体而言，与格子状的图案相比，能够将间隔p1缩小到约三分之一，从而晶体管单元的微小化有助于使接通电阻减小。
并且，与层间绝缘膜16设置在基板SB表面的情况相比，通过将层间绝缘膜16埋入槽6内来实现了晶体管单元的微小化。
此外，在本实施方式中设置与第一槽61连接成T形的第二槽62(槽栅TG)。由此，在交叉部CR，槽6内的多晶硅膜沿着俯视时直线状延伸的侧壁和弯曲成大致直角的两个侧壁这三个侧壁形成。即在交叉部CR从三个方向充填多晶硅。
从而，与槽栅只是条状的情况相比，能够防止在多晶硅中产生空隙，能够提高接通电阻、阈值电压(Vp)、正向电压(Vf)等特性。
第二槽62配置在与源极区域15邻接且夹在体区域14的条状部14S的区域。并且在邻接的第一槽61之间，第二槽62交替配置为错开间隔p2的二分之一。如果设置不与体区域14接触的沟道层4，则有可能电阻增加，发生寄生动作(锁定(ラツチアツプ))，但通过本实施方式的图案难以产生不与体区域14接触的沟道层4，从而能够抑制寄生动作。
与只设置条状的槽栅TG的结构相比，通过设置第二槽62，能够相应地增加栅极长度。具体而言，能够使栅极长度增加约2.5％，由此也能够有助于降低接通电阻。
进一步，与只配置为条状的体区域的结构相比，通过在元件区域20的外周端部配置体区域14(外框部14T)，能够增加体区域14的面积，因此能够提高抗雪崩能力。
在上述实施方式中，举例说明了在相邻的各组的第一槽61中以相同的间隔p2设置多个第二槽62，并且在元件区域20上均匀地配置有多个第二槽62的构成，但是本实施方式并不限于该构成。即，例如也可以构成为只在第一槽61的终端部TR付近配置第二槽62，这种构成与只通过条状的槽来构成的现有构成相比能够增加栅极长度。需要说明的是，只要减少埋设在第一槽61的多晶硅的空隙，与第一槽61交叉为T形的第二槽62的数量就可以具有一定数量。
以上，在本实施方式中，以在元件区域20配置p沟道型MOSFET100的情况为例进行了说明，但是，本发明也可以适用于导电型反转的n沟道型MOSFET，还可以适用于在一个芯片上共用漏极而配置有两个MOSFET的二次电池的保护电路用绝缘栅型半导体装置，并且能够得到相同的效果。
另外，虽然以槽结构的MOSFET为例进行了说明，但即使是栅极电极7设置在基板表面的平板结构，也能够同样实施。
此外，即使是图4所示的在n+型硅半导体基板1的下层设置p型半导体区域的n沟道型绝缘栅双极型晶体管(IGBT：Insulated Gate BipolarTransistor)，或者与其导电型反转的p沟道型IGBT，也能够同样实施并得到相同的效果。
Claims (7)
1.一种绝缘栅型半导体装置，其特征在于，具有：
一导电型的半导体层；
逆导电型的沟道层，其设置在所述一导电型的半导体层的表面；
多个条状的第一槽，该第一槽的深度设置为贯穿所述沟道层并到达所述一导电型半导体层，该第一槽在第一方向上延伸；
第二槽，其与相邻的一组所述第一槽分别交叉为T形且在第二方向上延伸；
第一绝缘膜，其设置在所述第一槽和所述第二槽的内壁；
栅极电极，其埋设在所述第一槽和所述第二槽；
第二绝缘膜，其埋设在所述第一槽和所述第二槽的所述栅极电极上；
一导电型的源极区域，其在所述第二方向上延伸且在所述沟道层表面设置为条状。
2.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述源极区域与所述第二槽邻接配置。
3.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述一组第一槽在终端部连续。
4.如权利要求3所述的绝缘栅型半导体装置，其特征在于，所述沟道层表面设置有逆导电型的体区域，该体区域包围所有所述源极区域的外侧并与该源极区域邻接。
5.如权利要求4所述的绝缘栅型半导体装置，其特征在于，所述体区域设置到所述终端部的外侧。
6.如权利要求1至5中任一项所述的绝缘栅型半导体装置，其特征在于，所述栅极引出线沿着所述一导电型半导体层的一边设置为直线状。
7.如权利要求6所述的绝缘栅型半导体装置，其特征在于，设置有在所述栅极引出线上延伸并与该栅极引出线连接的栅极金属层，该栅极金属层的弯曲部设置为零或一个。
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